電圧制御型スイッチング素子の共振ゲート駆動回路
【課題】従来の共振ゲート駆動回路においては、デューティー比５０％での動作（パワーＭＯＳＦＥＴのオン期間とオフ期間とが同じ期間となる動作）しか行うことができなかった。
【解決手段】パワーＭＯＳＦＥＴ素子Ｑ３と、直列接続された相補的な一対のスイッチング素子Ｑ１・Ｑ２を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第１の駆動部１１と、前記第１の駆動部１１における一方のスイッチング素子Ｑ１と他方のスイッチング素子Ｑ２との接続部Ｐ１と、前記パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に設けられる共振インダクタＬ１と、前記共振インダクタＬ１とゲートＧとの間に設けられ、直列接続された相補的な一対のスイッチング素子Ｑ４・Ｑ５を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第２の駆動部１２とを備える、パワーＭＯＳＦＥＴ素子Ｑ３の共振ゲート駆動回路。
【解決手段】パワーＭＯＳＦＥＴ素子Ｑ３と、直列接続された相補的な一対のスイッチング素子Ｑ１・Ｑ２を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第１の駆動部１１と、前記第１の駆動部１１における一方のスイッチング素子Ｑ１と他方のスイッチング素子Ｑ２との接続部Ｐ１と、前記パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に設けられる共振インダクタＬ１と、前記共振インダクタＬ１とゲートＧとの間に設けられ、直列接続された相補的な一対のスイッチング素子Ｑ４・Ｑ５を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第２の駆動部１２とを備える、パワーＭＯＳＦＥＴ素子Ｑ３の共振ゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ等の電圧制御型スイッチング素子を駆動するための共振ゲート駆動回路に関する。
【背景技術】
【０００２】
従来から、電力コンバータ用に用いられるパワーＭＯＳＦＥＴ等の電圧制御型スイッチング素子を駆動するための駆動回路が知られている。
このような電圧制御型スイッチング素子の駆動回路としては、該電圧制御型スイッチング素子のゲートに寄生する容量と、該ゲートに接続されるインダクタとで共振回路を構成し、この共振回路における共振現象を利用して消費電力の低減を図ったものがある。
【０００３】
例えば、特許文献１に示す駆動回路は、２個のパワーＭＯＳＦＥＴを駆動する回路に構成されており、該パワーＭＯＳＦＥＴの寄生キャパシタンス等で構成される共振キャパシタンスと、回路中の共振インダクタとで共振回路を構成している。
この特許文献１に示す駆動回路では、前記共振回路での共振現象を利用して、一方のパワーＭＯＳＦＥＴのゲートに蓄えられた電荷を、他方のパワーＭＯＳＦＥＴのゲートに移動させることで、該パワーＭＯＳＦＥＴを交互にオンさせるように構成し、該パワーＭＯＳＦＥＴのゲート駆動電力を削減するようにしている。
【特許文献１】特表２００３−５０３９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のごとく、特許文献１に示した駆動回路では、確かにパワーＭＯＳＦＥＴのゲート駆動電力を削減することができるが、各パワーＭＯＳＦＥＴのゲート電圧は共振により正弦波状に変化することとなり、その形状を変えることができない。
従って、特許文献１の駆動回路においては、デューティー比５０％での動作（パワーＭＯＳＦＥＴのオン期間とオフ期間とが同じ期間となる動作）しか行うことができない。
そこで、本発明においては、電圧制御型スイッチング素子のゲート駆動電力を大幅に削減しつつ、任意のデューティー比にて動作することが可能な電圧制御型スイッチング素子の共振ゲート駆動回路を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題を解決する電圧制御型スイッチング素子の共振ゲート駆動回路は、以下の特徴を有する。
即ち、請求項１記載の如く、電圧制御型スイッチング素子と、直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第１の駆動部と、前記第１の駆動部における一方のスイッチング素子と他方のスイッチング素子との接続部と、前記電圧制御型スイッチング素子のゲートとの間に設けられるインダクタと、 前記インダクタと電圧制御型スイッチング素子のゲートとの間に設けられ、直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第２の駆動部とを備える。
これにより、電圧制御型スイッチング素子のゲート駆動電力を大幅に削減しながら、該電圧制御型スイッチング素子を任意のデューティー比にて安定して動作することが可能となる。
【０００６】
また、請求項２記載の如く、前記第２の駆動部における一対のスイッチング素子は、それぞれ対応する前記第１の駆動部における一対のスイッチング素子のオンタイミングから所定の遅延時間だけ遅れてオンする。
これにより、電圧制御型スイッチング素子の共振ゲート駆動回路の電力消費をさらに抑えることができる。
【０００７】
また、請求項３記載の如く、前記遅延時間は、前記第１の駆動部における一対のスイッチング素子がオンしてから、前記インダクタと前記電圧制御型スイッチング素子のゲートの寄生容量との間での共振が完了するまでの時間に設定される。
これにより、電圧制御型スイッチング素子の共振ゲート駆動回路の動作を安定化しつつ、電力消費をさらに抑えることができる。
【発明の効果】
【０００８】
本発明によれば、電圧制御型スイッチング素子のゲート駆動電力を大幅に削減しながら、該電圧制御型スイッチング素子を任意のデューティー比にて安定して動作することが可能となる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１０】
図１に示す共振ゲート駆動回路１は、ゲートに加える電圧の大きさにより電流の制御が可能な電圧制御型スイッチング素子であるパワーＭＯＳＦＥＴ素子Ｑ３を駆動するための回路であり、該パワーＭＯＳＦＥＴ素子Ｑ３と、直列接続された相補的な一対のスイッチング素子Ｑ１・Ｑ２を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第１の駆動部１１と、前記第１の駆動部１１における一方のスイッチング素子Ｑ１と他方のスイッチング素子Ｑ２との接続部Ｐ１と、前記パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に設けられるインダクタＬ１と、前記インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に設けられ、直列接続された相補的な一対のスイッチング素子Ｑ４・Ｑ５を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第２の駆動部１２とを備えている。
【００１１】
前記第１の駆動部１１における一方のスイッチング素子Ｑ１は、Ｐ−ｃｈ ＭＯＳトランジスタに構成され、他方のスイッチング素子Ｑ２は、Ｎ−ｃｈ ＭＯＳトランジスタに構成されており、該一方のスイッチング素子Ｑ１のソースと他方のスイッチング素子Ｑ２のドレインとが前記接続部Ｐ１にて接続されている。
また、一方のスイッチング素子Ｑ１のドレインには第１の電源電圧Ｖｄｄが接続され、他方のスイッチング素子Ｑ２のソースは接地されている。
前記一方のスイッチング素子Ｑ１のゲートには駆動信号ＶｉｎＰが入力され、他方のスイッチング素子Ｑ２には駆動信号ＶｉｎＮが入力される。
【００１２】
さらに、第１の駆動部１１においては、前記一方のスイッチング素子Ｑ１と前記接続部Ｐ１との間に、一方のスイッチング素子Ｑ１から接続部Ｐ１へ向う方向を順方向とするダイオードＤ１が接続されるとともに、前記接続部Ｐ１と前記他方のスイッチング素子Ｑ２との間に、接続部Ｐ１から他方のスイッチング素子Ｑ２へ向う方向を順方向とするダイオードＤ２が接続されている。
【００１３】
このように構成される第１の駆動部１１においては、一方のスイッチング素子Ｑ１およびダイオードＤ１により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧに対して電流を流し出す方向にのみ駆動可能な回路が構成され、他方のスイッチング素子Ｑ２およびダイオードＤ２により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧから電流を引き込む方向にのみ駆動可能な回路が構成されている。
【００１４】
また、前記第２の駆動部１２における一方のスイッチング素子Ｑ４は、Ｐ−ｃｈ ＭＯＳトランジスタに構成され、他方のスイッチング素子Ｑ５は、Ｎ−ｃｈ ＭＯＳトランジスタに構成されており、該一方のスイッチング素子Ｑ４のソースと他方のスイッチング素子Ｑ５のドレインとが、前記パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧと接続される接続部Ｐ２にて接続されている。
また、一方のスイッチング素子Ｑ４のドレインには第２の電源電圧Ｖｄｄ２が接続され、他方のスイッチング素子Ｑ２のソースには負の電源電圧−Ｖｄｄが接続されている。
前記一方のスイッチング素子Ｑ４のゲートには駆動信号ＶｉｎＰ２が入力され、他方のスイッチング素子Ｑ５には駆動信号ＶｉｎＮ２が入力される。
【００１５】
さらに、第２の駆動部１２においては、前記一方のスイッチング素子Ｑ４と前記接続部Ｐ２との間に、一方のスイッチング素子Ｑ４から接続部Ｐ２へ向う方向を順方向とするダイオードＤ３が接続されるとともに、前記接続部Ｐ２と前記他方のスイッチング素子Ｑ５との間に、接続部Ｐ２から他方のスイッチング素子Ｑ５へ向う方向を順方向とするダイオードＤ４が接続されている。
また、一方のスイッチング素子Ｑ４とダイオードＤ３との間には抵抗Ｒ１が接続され、ダイオードＤ４と他方のスイッチング素子Ｑ５との間には抵抗Ｒ２が接続されている。
【００１６】
このように構成される第２の駆動部１２においては、一方のスイッチング素子Ｑ４およびダイオードＤ３により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧに対して電流を流し出す方向にのみ駆動可能な回路が構成され、他方のスイッチング素子Ｑ５およびダイオードＤ４により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧから電流を引き込む方向にのみ駆動可能な回路が構成されている。
【００１７】
また、前記共振ゲート駆動回路１においては、前記接続部Ｐ１と接続部Ｐ２との間に共振インダクタＬ１が接続されている。
【００１８】
前述のごとく構成される共振ゲート駆動回路１における一方のスイッチング素子Ｑ１および他方のスイッチング素子Ｑ２に、共通の矩形波となる駆動信号ＶｉｎＰおよび駆動信号ＶｉｎＮをそれぞれ入力した場合に生じる共振現象について説明する。
図２に示すように、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量に＋の電荷が蓄積されている状態のときに、駆動信号ＶｉｎＰ・ＶｉｎＮがＬｏからＨｉへ立ち上がると（図２における時刻ｔ１）、一方のスイッチング素子Ｑ１がオフするとともに他方のスイッチング素子Ｑ２がオンする。
【００１９】
他方のスイッチング素子Ｑ２がオンすると、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量との間で共振を開始し、ゲート電圧ＶＧが低下するとともに、共振インダクタＬ１の電流が負の方向に増加する。
ゲート電圧ＶＧが低下して０Ｖになっても共振インダクタＬ１には電流が流れ続け、ゲート電圧ＶＧは負の値にまで低下する。
その後、共振インダクタＬ１に蓄積されたエネルギーが全て放出されて、該共振インダクタＬ１の電流が０になると、ダイオードＤ２の働きにより電流の逆流が阻止され、共振現象が終了する。
【００２０】
逆に、図３に示すように、ゲート電圧ＶＧを−側から＋側へ切り換える際に、駆動信号ＶｉｎＰ・ＶｉｎＮがＨｉからＬｏへ立ち下がると（図３における時刻ｔ２）、一方のスイッチング素子Ｑ１がオンするとともに他方のスイッチング素子Ｑ２がオフする。
【００２１】
一方のスイッチング素子Ｑ１がオンすると、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量との間で共振を開始し、ゲート電圧ＶＧが上昇するとともに、共振インダクタＬ１の電流が正の方向に増加する。
ゲート電圧ＶＧが上昇してｖｄｄの電圧になっても共振インダクタＬ１には電流が流れ続け、ゲート電圧ＶＧは正の値にまで上昇する。
その後、共振インダクタＬ１に蓄積されたエネルギーが全て放出されて、該共振インダクタＬ１の電流が０になると、ダイオードＤ１の働きにより電流の逆流が阻止され、共振現象が終了する。
【００２２】
このように、共振ゲート駆動回路１においては、駆動信号ＶｉｎＰ・ＶｉｎＮをＬｏからＨｉへ切り換えてパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧを＋電位から−電位へ変化させた後、および駆動信号ＶｉｎＰ・ＶｉｎＮをＨｉからＬｏへ切り換えてパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧを−電位から＋電位へ変化させた後に、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量との間での共振現象が自動的に停止するため、ゲート電圧ＶＧを次に反転させるまでの時間を任意に設定することが可能である。
これにより、パワーＭＯＳＦＥＴ素子Ｑ３を任意のデューティーで駆動することが可能となっている。
【００２３】
図４には、共振ゲート駆動回路１によるパワーＭＯＳＦＥＴ素子Ｑ３の駆動波形を示す。
図４によると、駆動信号ＶｉｎＰ・ＶｉｎＮは０〜Ｖ１の振幅を有する信号であり、パワーＭＯＳＦＥＴ素子Ｑ３の駆動開始後から数サイクル後に、ゲート電圧ＶＧはパワーＭＯＳＦＥＴ素子Ｑ３を充分に駆動することができるだけの大きな値（Ｖ２・Ｖ３）に達している。
また、駆動信号ＶｉｎＰ・ＶｉｎＮは、オンタイムｔａ（駆動信号ＶｉｎＰ・ＶｉｎＮがＬｏである時間）がオフタイムｔｂ（駆動信号ＶｉｎＰ・ＶｉｎＮがＨｉである時間）よりも長くなっており、５０％とは異なる（本例では５０％よりも大きい）デューティーで駆動が行われている。
【００２４】
このようにパワーＭＯＳＦＥＴ素子Ｑ３を駆動する場合、例えば駆動信号ＶｉｎＰ・ＶｉｎＮのＨｉ時の電圧Ｖ１を４Ｖ、オンデューティーを７５％、および電源電圧Ｖｄｄを４Ｖとすると、パワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧの駆動波形の振幅は、ＧＮＤ（０Ｖ）と電源電圧Ｖｄｄ（４Ｖ）との平均である２Ｖを中心とした＋１２Ｖ（＝Ｖ３）〜−８Ｖ（＝Ｖ２）の範囲となり、消費電流は６２ｍＡとなり、消費電力は２４８ｍＷとなった。
【００２５】
これに対し、図５に示すような共振回路がない駆動回路にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動する場合、パワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧの振幅を図４に示した場合と同様の＋１２Ｖ〜−８Ｖの範囲となるように電源電圧を設定すると、電源電圧は＋１２Ｖおよび−８Ｖとなり、消費電流は図４の場合と同様の６２ｍＡとなって、消費電力は１２４０ｍＡとなる。
【００２６】
このように、共振回路を備えた共振ゲート駆動回路１にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動した場合の消費電力が２４８ｎＷであり、図５に示した共振回路がない駆動回路にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動した場合の消費電力が１２４０ｍＡであって、共振ゲート駆動回路１での消費電力は、共振回路がない駆動回路での消費電力に対して５分の１程度に抑えられている。
【００２７】
なお、本例では、共振ゲート駆動回路１をＧＮＤと正の電源間で動作させているが、この動作を正の電源と負の電源間で行ったり、ＧＮＤと負の電源間で行ったりすることで、任意のゲート電圧ＶＧを得ることが可能となる。
【００２８】
また、前記共振ゲート駆動回路１においては、例えばオンデューティーを０％、または１００％としてパワーＭＯＳＦＥＴ素子Ｑ３の駆動を行った場合、スイッチング素子Ｑ１・Ｑ２による駆動のみであると、パワーＭＯＳＦＥＴ素子Ｑ３の動作が不安定になる恐れがある。
【００２９】
例えば、オンデューティーが０％でスイッチング素子Ｑ２がオンしているときには、ゲート電圧ＶＧはダイオードＤ２の順方向電圧降下により最大で＋０．７Ｖ（０Ｖ＋０．７Ｖ）の電圧を取り得るため、パワーＭＯＳＦＥＴ素子Ｑ３が若干オンする可能性がある。
逆に、オンデューティーが１００％でスイッチング素子Ｑ１がオンしているときには、ゲート電圧ＶＧはダイオードＤ１により最小で（Ｖｄｄ−０．７Ｖ）の電圧を取り得るため、例えばＶｄｄ＝４Ｖとした場合、ゲート電圧ＶＧは最小で３．３Ｖまで低下することとなり、パワーＭＯＳＦＥＴ素子Ｑ３が充分にオンできない可能性がある。
【００３０】
そこで、本共振ゲート駆動回路１においては、前記第２の駆動部１２を設けて、オンデューティーが０％または１００％のときのパワーＭＯＳＦＥＴ素子Ｑ３の動作を安定化させるようにしている。
第２の駆動部１２においては、電源電圧Ｖｄｄ２は第１の駆動部１１の電源電圧Ｖｄｄよりも高く、電源電圧−ＶｄｄはＧＮＤよりも低く設定されており、一方および他方のスイッチング素子Ｑ４・Ｑ５は図６に示すように駆動されている。
【００３１】
つまり、駆動信号ＶｉｎＰ２が入力される一方のスイッチング素子Ｑ４は、駆動信号ＶｉｎＰにより駆動される第１の駆動部１１の一方のスイッチング素子Ｑ１がオンしてから所定の時間ｄｔＰだけ遅れてオンするように制御され（オフは一方のスイッチング素子Ｑ１と同時）、駆動信号ＶｉｎＮ２が入力される他方のスイッチング素子Ｑ５は、駆動信号ＶｉｎＮにより駆動される第１の駆動部１１の他方のスイッチング素子Ｑ２がオンしてから所定の時間ｄｔＮだけ遅れてオンするように制御され（オフは他方のスイッチング素子Ｑ２と同時）ている。
このように、一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５のオンタイミングを遅延させることで、省電力化を図っている。
【００３２】
なお、前記所定の時間ｄｔＰ・ｄｔＮは、例えば、第１の駆動部１１の一方のスイッチング素子Ｑ１または他方のスイッチング素子Ｑ２がオンしてから共振回路による共振現象が停止するまでの時間に設定することが望ましい。
【００３３】
このように一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５を駆動することで、例えば第１の駆動部１１の一方のスイッチング素子Ｑ１をオンしてオンデューティー１００％でパワーＭＯＳＦＥＴ素子Ｑ３を駆動する際には、共振現象によるゲート電圧の−側から＋側への遷移が完了した後に、一方のスイッチング素子Ｑ４によりパワーＭＯＳＦＥＴ素子Ｑ３を駆動して、電源電圧Ｖｄｄより高い電位の電源電圧Ｖｄｄ２（例えばＶｄｄ２＝１２Ｖに設定する）により、ゲート電圧ＶＧが低下することを防止し、パワーＭＯＳＦＥＴ素子Ｑ３の動作を安定化させることができる。
【００３４】
また、第１の駆動部１１の他方のスイッチング素子Ｑ２をオンしてオンデューティー０％でパワーＭＯＳＦＥＴ素子Ｑ３を駆動する際には、共振現象によるゲート電圧の＋側から−側への遷移が完了した後に、他方のスイッチング素子Ｑ５によりパワーＭＯＳＦＥＴ素子Ｑ３を駆動して、ＧＮＤより低い電位の電源電圧−Ｖｄｄ（例えば−Ｖｄｄ＝−８Ｖに設定する）により、ゲート電圧ＶＧが上昇することを防止し、パワーＭＯＳＦＥＴ素子Ｑ３の動作を安定化させることができる。
【００３５】
以上のごとく、共振ゲート駆動回路１においては、第１の駆動部１１および第２の駆動部１２にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動することにより、パワーＭＯＳＦＥＴ素子Ｑ３のゲート駆動電力を大幅に削減しながら、該パワーＭＯＳＦＥＴ素子Ｑ３を任意のデューティー比にて安定して動作することが可能となっている。
また、共振ゲート駆動回路１は、低い電圧で動作しながら、高いゲート電圧ＶＧでパワーＭＯＳＦＥＴ素子Ｑ３を駆動することができるため、駆動回路をＩＣ化することが容易となる。
【００３６】
なお、本例においては、一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５のオン駆動は、第１の駆動部１１の一方のスイッチング素子Ｑ１および他方のスイッチング素子Ｑ２のオン駆動から所定の時間ｄｔＰ・ｄｔＮだけ遅延させて行われるが、第２の駆動部１２の抵抗Ｒ１・Ｒ２の抵抗値が充分に大きく、消費電力が小さい場合には、所定の遅延時間ｄｔＰ・ｄｔＮを０（遅延なし）に設定することも可能である。
【００３７】
また、所定の遅延時間ｄｔＰ・ｄｔＮをもって一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５のオン駆動を行う場合には、第２の駆動部１２に設けられている抵抗Ｒ１・Ｒ２を省略することもできる。
【００３８】
また、第２の駆動部１２においては、ダイオードＤ３・Ｄ４を省略することも可能である。このように、ダイオードＤ３・Ｄ４を設けない場合、例えば共振ゲート駆動回路１により駆動されるパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧに対して電源電圧Ｖｄｄ２・−Ｖｄｄの絶対値が小さく設定されているときには、一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５が有する寄生ダイオードがゲート電圧ＶＧのクランプ回路として働く。
寄生ダイオードによりゲート電圧ＶＧがクランプされることにより、ゲート電圧ＶＧが異常に上昇することを防止することができる。
【００３９】
また、前述のように、ゲート電圧ＶＧをクランプして該ゲート電圧ＶＧの異常な上昇を防止するための構成としては、共振ゲート駆動回路を図７に示すような構成とすることもできる。
すなわち、図７に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、前記接続部Ｐ２と電源電圧Ｖｄｄ２との間に接続され、接続部Ｐ２から電源電圧Ｖｄｄ２へ向う方向を順方向とするダイオードＤ５と、前記接続部Ｐ２と電源電圧−Ｖｄｄとの間に接続され、電源電圧−Ｖｄｄから接続部Ｐ２へ向う方向を順方向とするダイオードＤ６とを備えている。
【００４０】
この場合、ゲート電圧ＶＧをクランプするためのクランプ電圧である電源電圧Ｖｄｄ２は、電源電圧Ｖｄｄよりも高く、かつパワーＭＯＳＦＥＴ素子Ｑ３の＋側の耐圧よりも低い電圧に設定し、同じく電源電圧−Ｖｄｄは、ＧＮＤよりも低く、かつパワーＭＯＳＦＥＴ素子Ｑ３の−側の耐圧よりも高い電圧に設定する。
【００４１】
このように、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３との間に前記ダイオードＤ５・Ｄ６を設けることで、ゲート電圧ＶＧのクランプ時のエネルギーを電源電圧Ｖｄｄ２・−Ｖｄｄにて回収することができ、少ない損失でゲート電圧ＶＧのクランプを行うことが可能となっている。
【００４２】
また、図８に示すように構成することでもゲート電圧ＶＧのクランプを行うことができる。
すなわち、図８に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、ＧＮＤとパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に挿入され、逆直列に接続した一対のツェナダイオードＺＤ１・ＺＤ２とを備えている。
【００４３】
このように、ツェナダイオードＺＤ１・ＺＤ２を設けることで、該ツェナダイオードＺＤ１・ＺＤ２によりゲート電圧ＶＧをクランプして、ゲート電圧ＶＧが一定値以上に上昇しないようにすることができ、該ゲート電圧ＶＧが異常上昇してパワーＭＯＳＦＥＴ素子Ｑ３の耐圧以上になることを防止できる。
【００４４】
また、図９に示すように構成することでもゲート電圧ＶＧの異常上昇を防止することができる。
すなわち、図９に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、前記接続部Ｐ１と共振インダクタＬ１との間に位置する接続部Ｐ３とＧＮＤとの間に挿入され、逆直列に接続した一対のツェナダイオードＺＤ３・ＺＤ４とを備えている。
【００４５】
このように、ツェナダイオードＺＤ３・ＺＤ４を設けることで、ゲート電圧ＶＧがツェナダイオードＺＤ３・ＺＤ４のツェナ電圧以上に昇圧された場合、共振現象によるゲート電圧ＶＧの変化後の保持状態において、ゲートＧの電荷が共振インダクタＬ１を通じてツェナダイオードＺＤ３・ＺＤ４側へ放電することとなるため、ゲート電圧ＶＧがツェナ電圧以上に上昇することを防止できる。
【００４６】
また、図１０に示すように構成することでもゲート電圧ＶＧの異常上昇を防止することができる。
すなわち、図１０に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、前記接続部Ｐ３と電源電圧Ｖｄｄ２との間に接続され、接続部Ｐ３から電源電圧Ｖｄｄ２へ向う方向を順方向とするダイオードＤ７と、前記接続部Ｐ３と電源電圧−Ｖｄｄとの間に接続され、電源電圧−Ｖｄｄから接続部Ｐ３へ向う方向を順方向とするダイオードＤ８とを備えている。
【００４７】
このように、ダイオードＤ７・Ｄ８を設けることで、図９に示した場合と同様に、ゲート電圧ＶＧが異常上昇しようとしたときに、ゲートＧの電荷が共振インダクタＬ１を通じてダイオードＤ７・Ｄ８側へ放電することとなるため、ゲート電圧ＶＧが異常上昇することを防止できる。
【００４８】
また、前述のごとく、第１の駆動部１１の他方のスイッチング素子Ｑ２のオン状態を保持してパワーＭＯＳＦＥＴ素子Ｑ３をオフした状態に保持する場合、ゲート電圧ＶＧがダイオードＤ２の順方向電圧降下により最大で＋０．７Ｖの電圧となり得るため、パワーＭＯＳＦＥＴ素子Ｑ３が若干オンする可能性があるが、このような場合にパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧを確実の０Ｖに保持するために、次のような構成をとることもできる。
【００４９】
つまり、図１１に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、ＧＮＤとパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に挿入された抵抗Ｒ３とを備えている。
このように、抵抗Ｒ３を設けることでも、パワーＭＯＳＦＥＴ素子Ｑ３のオフ時にゲート電圧ＶＧを確実に０Ｖに保持することができる。
【００５０】
また、前記第１の駆動部１１および共振インダクタＬ１を備えたパワーＭＯＳＦＥＴ素子Ｑ３の駆動回路においては、図１２に示すように、ＧＮＤとパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量に比べて大きな容量のキャパシタＣ１を挿入することで、ゲートＧの寄生容量のばらつきによる共振周波数のばらつきを減少させることができる。
【図面の簡単な説明】
【００５１】
【図１】共振ゲート駆動回路を示す回路図である。
【図２】共振ゲート駆動回路の第１の駆動部における他方のスイッチング素子Ｑ１がオンした際の共振現象時の動作波形を示す図である。
【図３】共振ゲート駆動回路の第１の駆動部における一方のスイッチング素子Ｑ２がオンした際の共振現象時の動作波形を示す図である。
【図４】共振ゲート駆動回路の動作波形を示す図である。
【図５】共振回路を有さない駆動回路を示す回路図である。
【図６】第１の駆動部における第１の駆動部および第２の駆動部の駆動波形を示す図である。
【図７】ゲート電圧ＶＧの異常な上昇を防止するために、共振インダクタとパワーＭＯＳＦＥＴ素子との間の接続部と＋側の電源電圧との間に接続され、該接続部から＋側の電源電圧へ向う方向を順方向とするダイオード、および前記接続部と−側の電源電圧との間に接続され、−側の電源電圧から前記接続部へ向う方向を順方向とするダイオードを備えた駆動回路を示す回路図である。
【図８】ゲート電圧ＶＧの異常な上昇を防止するために、ＧＮＤとパワーＭＯＳＦＥＴ素子のゲートとの間に挿入され、逆直列に接続した一対のツェナダイオードとを備えた駆動回路を示す回路図である。
【図９】ゲート電圧ＶＧの異常な上昇を防止するために、第１の駆動部とＧＮＤとの間に挿入され、逆直列に接続した一対のツェナダイオードを備えた駆動回路を示す回路図である。
【図１０】ゲート電圧ＶＧの異常な上昇を防止するために、第１の駆動部と共振インダクタとの間の接続部と＋側の電源電圧との間に接続され、該接続部から＋側の電源電圧へ向う方向を順方向とするダイオード、および前記接続部と−側の電源電圧との間に接続され、−側の電源電圧から前記接続部へ向う方向を順方向とするダイオードを備えた駆動回路を示す回路図である。
【図１１】パワーＭＯＳＦＥＴ素子のオフ時にゲート電圧を確実に０Ｖに保持するために、ＧＮＤとパワーＭＯＳＦＥＴ素子のゲートとの間に挿入された抵抗を備えた駆動回路を示す回路図である。
【図１２】ＧＮＤとパワーＭＯＳＦＥＴ素子のゲートとの間に、パワーＭＯＳＦＥＴ素子のゲートの寄生容量に比べて大きな容量のキャパシタを挿入して、ゲートの寄生容量のばらつきによる共振周波数のばらつきを減少させるように構成した駆動回路を示す回路図である。
【符号の説明】
【００５２】
１ 共振ゲート駆動回路
１１ 第１の駆動部
１２ 第２の駆動部
Ｄ１・Ｄ２ 第１の駆動部のダイオード
Ｄ３・Ｄ４ 第２の駆動部のダイオード
Ｇ （パワーＭＯＳＦＥＴ素子の）ゲート
ＶＧ ゲート電圧
Ｑ１・Ｑ２ 第１の駆動部のスイッチング素子
Ｑ３ パワーＭＯＳＦＥＴ素子
Ｑ４・Ｑ５ 第２の駆動部のスイッチング素子
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ等の電圧制御型スイッチング素子を駆動するための共振ゲート駆動回路に関する。
【背景技術】
【０００２】
従来から、電力コンバータ用に用いられるパワーＭＯＳＦＥＴ等の電圧制御型スイッチング素子を駆動するための駆動回路が知られている。
このような電圧制御型スイッチング素子の駆動回路としては、該電圧制御型スイッチング素子のゲートに寄生する容量と、該ゲートに接続されるインダクタとで共振回路を構成し、この共振回路における共振現象を利用して消費電力の低減を図ったものがある。
【０００３】
例えば、特許文献１に示す駆動回路は、２個のパワーＭＯＳＦＥＴを駆動する回路に構成されており、該パワーＭＯＳＦＥＴの寄生キャパシタンス等で構成される共振キャパシタンスと、回路中の共振インダクタとで共振回路を構成している。
この特許文献１に示す駆動回路では、前記共振回路での共振現象を利用して、一方のパワーＭＯＳＦＥＴのゲートに蓄えられた電荷を、他方のパワーＭＯＳＦＥＴのゲートに移動させることで、該パワーＭＯＳＦＥＴを交互にオンさせるように構成し、該パワーＭＯＳＦＥＴのゲート駆動電力を削減するようにしている。
【特許文献１】特表２００３−５０３９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のごとく、特許文献１に示した駆動回路では、確かにパワーＭＯＳＦＥＴのゲート駆動電力を削減することができるが、各パワーＭＯＳＦＥＴのゲート電圧は共振により正弦波状に変化することとなり、その形状を変えることができない。
従って、特許文献１の駆動回路においては、デューティー比５０％での動作（パワーＭＯＳＦＥＴのオン期間とオフ期間とが同じ期間となる動作）しか行うことができない。
そこで、本発明においては、電圧制御型スイッチング素子のゲート駆動電力を大幅に削減しつつ、任意のデューティー比にて動作することが可能な電圧制御型スイッチング素子の共振ゲート駆動回路を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題を解決する電圧制御型スイッチング素子の共振ゲート駆動回路は、以下の特徴を有する。
即ち、請求項１記載の如く、電圧制御型スイッチング素子と、直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第１の駆動部と、前記第１の駆動部における一方のスイッチング素子と他方のスイッチング素子との接続部と、前記電圧制御型スイッチング素子のゲートとの間に設けられるインダクタと、 前記インダクタと電圧制御型スイッチング素子のゲートとの間に設けられ、直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第２の駆動部とを備える。
これにより、電圧制御型スイッチング素子のゲート駆動電力を大幅に削減しながら、該電圧制御型スイッチング素子を任意のデューティー比にて安定して動作することが可能となる。
【０００６】
また、請求項２記載の如く、前記第２の駆動部における一対のスイッチング素子は、それぞれ対応する前記第１の駆動部における一対のスイッチング素子のオンタイミングから所定の遅延時間だけ遅れてオンする。
これにより、電圧制御型スイッチング素子の共振ゲート駆動回路の電力消費をさらに抑えることができる。
【０００７】
また、請求項３記載の如く、前記遅延時間は、前記第１の駆動部における一対のスイッチング素子がオンしてから、前記インダクタと前記電圧制御型スイッチング素子のゲートの寄生容量との間での共振が完了するまでの時間に設定される。
これにより、電圧制御型スイッチング素子の共振ゲート駆動回路の動作を安定化しつつ、電力消費をさらに抑えることができる。
【発明の効果】
【０００８】
本発明によれば、電圧制御型スイッチング素子のゲート駆動電力を大幅に削減しながら、該電圧制御型スイッチング素子を任意のデューティー比にて安定して動作することが可能となる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１０】
図１に示す共振ゲート駆動回路１は、ゲートに加える電圧の大きさにより電流の制御が可能な電圧制御型スイッチング素子であるパワーＭＯＳＦＥＴ素子Ｑ３を駆動するための回路であり、該パワーＭＯＳＦＥＴ素子Ｑ３と、直列接続された相補的な一対のスイッチング素子Ｑ１・Ｑ２を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第１の駆動部１１と、前記第１の駆動部１１における一方のスイッチング素子Ｑ１と他方のスイッチング素子Ｑ２との接続部Ｐ１と、前記パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に設けられるインダクタＬ１と、前記インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に設けられ、直列接続された相補的な一対のスイッチング素子Ｑ４・Ｑ５を備えた、前記パワーＭＯＳＦＥＴ素子Ｑ３駆動用の第２の駆動部１２とを備えている。
【００１１】
前記第１の駆動部１１における一方のスイッチング素子Ｑ１は、Ｐ−ｃｈ ＭＯＳトランジスタに構成され、他方のスイッチング素子Ｑ２は、Ｎ−ｃｈ ＭＯＳトランジスタに構成されており、該一方のスイッチング素子Ｑ１のソースと他方のスイッチング素子Ｑ２のドレインとが前記接続部Ｐ１にて接続されている。
また、一方のスイッチング素子Ｑ１のドレインには第１の電源電圧Ｖｄｄが接続され、他方のスイッチング素子Ｑ２のソースは接地されている。
前記一方のスイッチング素子Ｑ１のゲートには駆動信号ＶｉｎＰが入力され、他方のスイッチング素子Ｑ２には駆動信号ＶｉｎＮが入力される。
【００１２】
さらに、第１の駆動部１１においては、前記一方のスイッチング素子Ｑ１と前記接続部Ｐ１との間に、一方のスイッチング素子Ｑ１から接続部Ｐ１へ向う方向を順方向とするダイオードＤ１が接続されるとともに、前記接続部Ｐ１と前記他方のスイッチング素子Ｑ２との間に、接続部Ｐ１から他方のスイッチング素子Ｑ２へ向う方向を順方向とするダイオードＤ２が接続されている。
【００１３】
このように構成される第１の駆動部１１においては、一方のスイッチング素子Ｑ１およびダイオードＤ１により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧに対して電流を流し出す方向にのみ駆動可能な回路が構成され、他方のスイッチング素子Ｑ２およびダイオードＤ２により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧから電流を引き込む方向にのみ駆動可能な回路が構成されている。
【００１４】
また、前記第２の駆動部１２における一方のスイッチング素子Ｑ４は、Ｐ−ｃｈ ＭＯＳトランジスタに構成され、他方のスイッチング素子Ｑ５は、Ｎ−ｃｈ ＭＯＳトランジスタに構成されており、該一方のスイッチング素子Ｑ４のソースと他方のスイッチング素子Ｑ５のドレインとが、前記パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧと接続される接続部Ｐ２にて接続されている。
また、一方のスイッチング素子Ｑ４のドレインには第２の電源電圧Ｖｄｄ２が接続され、他方のスイッチング素子Ｑ２のソースには負の電源電圧−Ｖｄｄが接続されている。
前記一方のスイッチング素子Ｑ４のゲートには駆動信号ＶｉｎＰ２が入力され、他方のスイッチング素子Ｑ５には駆動信号ＶｉｎＮ２が入力される。
【００１５】
さらに、第２の駆動部１２においては、前記一方のスイッチング素子Ｑ４と前記接続部Ｐ２との間に、一方のスイッチング素子Ｑ４から接続部Ｐ２へ向う方向を順方向とするダイオードＤ３が接続されるとともに、前記接続部Ｐ２と前記他方のスイッチング素子Ｑ５との間に、接続部Ｐ２から他方のスイッチング素子Ｑ５へ向う方向を順方向とするダイオードＤ４が接続されている。
また、一方のスイッチング素子Ｑ４とダイオードＤ３との間には抵抗Ｒ１が接続され、ダイオードＤ４と他方のスイッチング素子Ｑ５との間には抵抗Ｒ２が接続されている。
【００１６】
このように構成される第２の駆動部１２においては、一方のスイッチング素子Ｑ４およびダイオードＤ３により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧに対して電流を流し出す方向にのみ駆動可能な回路が構成され、他方のスイッチング素子Ｑ５およびダイオードＤ４により、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧから電流を引き込む方向にのみ駆動可能な回路が構成されている。
【００１７】
また、前記共振ゲート駆動回路１においては、前記接続部Ｐ１と接続部Ｐ２との間に共振インダクタＬ１が接続されている。
【００１８】
前述のごとく構成される共振ゲート駆動回路１における一方のスイッチング素子Ｑ１および他方のスイッチング素子Ｑ２に、共通の矩形波となる駆動信号ＶｉｎＰおよび駆動信号ＶｉｎＮをそれぞれ入力した場合に生じる共振現象について説明する。
図２に示すように、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量に＋の電荷が蓄積されている状態のときに、駆動信号ＶｉｎＰ・ＶｉｎＮがＬｏからＨｉへ立ち上がると（図２における時刻ｔ１）、一方のスイッチング素子Ｑ１がオフするとともに他方のスイッチング素子Ｑ２がオンする。
【００１９】
他方のスイッチング素子Ｑ２がオンすると、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量との間で共振を開始し、ゲート電圧ＶＧが低下するとともに、共振インダクタＬ１の電流が負の方向に増加する。
ゲート電圧ＶＧが低下して０Ｖになっても共振インダクタＬ１には電流が流れ続け、ゲート電圧ＶＧは負の値にまで低下する。
その後、共振インダクタＬ１に蓄積されたエネルギーが全て放出されて、該共振インダクタＬ１の電流が０になると、ダイオードＤ２の働きにより電流の逆流が阻止され、共振現象が終了する。
【００２０】
逆に、図３に示すように、ゲート電圧ＶＧを−側から＋側へ切り換える際に、駆動信号ＶｉｎＰ・ＶｉｎＮがＨｉからＬｏへ立ち下がると（図３における時刻ｔ２）、一方のスイッチング素子Ｑ１がオンするとともに他方のスイッチング素子Ｑ２がオフする。
【００２１】
一方のスイッチング素子Ｑ１がオンすると、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量との間で共振を開始し、ゲート電圧ＶＧが上昇するとともに、共振インダクタＬ１の電流が正の方向に増加する。
ゲート電圧ＶＧが上昇してｖｄｄの電圧になっても共振インダクタＬ１には電流が流れ続け、ゲート電圧ＶＧは正の値にまで上昇する。
その後、共振インダクタＬ１に蓄積されたエネルギーが全て放出されて、該共振インダクタＬ１の電流が０になると、ダイオードＤ１の働きにより電流の逆流が阻止され、共振現象が終了する。
【００２２】
このように、共振ゲート駆動回路１においては、駆動信号ＶｉｎＰ・ＶｉｎＮをＬｏからＨｉへ切り換えてパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧを＋電位から−電位へ変化させた後、および駆動信号ＶｉｎＰ・ＶｉｎＮをＨｉからＬｏへ切り換えてパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧを−電位から＋電位へ変化させた後に、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量との間での共振現象が自動的に停止するため、ゲート電圧ＶＧを次に反転させるまでの時間を任意に設定することが可能である。
これにより、パワーＭＯＳＦＥＴ素子Ｑ３を任意のデューティーで駆動することが可能となっている。
【００２３】
図４には、共振ゲート駆動回路１によるパワーＭＯＳＦＥＴ素子Ｑ３の駆動波形を示す。
図４によると、駆動信号ＶｉｎＰ・ＶｉｎＮは０〜Ｖ１の振幅を有する信号であり、パワーＭＯＳＦＥＴ素子Ｑ３の駆動開始後から数サイクル後に、ゲート電圧ＶＧはパワーＭＯＳＦＥＴ素子Ｑ３を充分に駆動することができるだけの大きな値（Ｖ２・Ｖ３）に達している。
また、駆動信号ＶｉｎＰ・ＶｉｎＮは、オンタイムｔａ（駆動信号ＶｉｎＰ・ＶｉｎＮがＬｏである時間）がオフタイムｔｂ（駆動信号ＶｉｎＰ・ＶｉｎＮがＨｉである時間）よりも長くなっており、５０％とは異なる（本例では５０％よりも大きい）デューティーで駆動が行われている。
【００２４】
このようにパワーＭＯＳＦＥＴ素子Ｑ３を駆動する場合、例えば駆動信号ＶｉｎＰ・ＶｉｎＮのＨｉ時の電圧Ｖ１を４Ｖ、オンデューティーを７５％、および電源電圧Ｖｄｄを４Ｖとすると、パワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧの駆動波形の振幅は、ＧＮＤ（０Ｖ）と電源電圧Ｖｄｄ（４Ｖ）との平均である２Ｖを中心とした＋１２Ｖ（＝Ｖ３）〜−８Ｖ（＝Ｖ２）の範囲となり、消費電流は６２ｍＡとなり、消費電力は２４８ｍＷとなった。
【００２５】
これに対し、図５に示すような共振回路がない駆動回路にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動する場合、パワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧの振幅を図４に示した場合と同様の＋１２Ｖ〜−８Ｖの範囲となるように電源電圧を設定すると、電源電圧は＋１２Ｖおよび−８Ｖとなり、消費電流は図４の場合と同様の６２ｍＡとなって、消費電力は１２４０ｍＡとなる。
【００２６】
このように、共振回路を備えた共振ゲート駆動回路１にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動した場合の消費電力が２４８ｎＷであり、図５に示した共振回路がない駆動回路にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動した場合の消費電力が１２４０ｍＡであって、共振ゲート駆動回路１での消費電力は、共振回路がない駆動回路での消費電力に対して５分の１程度に抑えられている。
【００２７】
なお、本例では、共振ゲート駆動回路１をＧＮＤと正の電源間で動作させているが、この動作を正の電源と負の電源間で行ったり、ＧＮＤと負の電源間で行ったりすることで、任意のゲート電圧ＶＧを得ることが可能となる。
【００２８】
また、前記共振ゲート駆動回路１においては、例えばオンデューティーを０％、または１００％としてパワーＭＯＳＦＥＴ素子Ｑ３の駆動を行った場合、スイッチング素子Ｑ１・Ｑ２による駆動のみであると、パワーＭＯＳＦＥＴ素子Ｑ３の動作が不安定になる恐れがある。
【００２９】
例えば、オンデューティーが０％でスイッチング素子Ｑ２がオンしているときには、ゲート電圧ＶＧはダイオードＤ２の順方向電圧降下により最大で＋０．７Ｖ（０Ｖ＋０．７Ｖ）の電圧を取り得るため、パワーＭＯＳＦＥＴ素子Ｑ３が若干オンする可能性がある。
逆に、オンデューティーが１００％でスイッチング素子Ｑ１がオンしているときには、ゲート電圧ＶＧはダイオードＤ１により最小で（Ｖｄｄ−０．７Ｖ）の電圧を取り得るため、例えばＶｄｄ＝４Ｖとした場合、ゲート電圧ＶＧは最小で３．３Ｖまで低下することとなり、パワーＭＯＳＦＥＴ素子Ｑ３が充分にオンできない可能性がある。
【００３０】
そこで、本共振ゲート駆動回路１においては、前記第２の駆動部１２を設けて、オンデューティーが０％または１００％のときのパワーＭＯＳＦＥＴ素子Ｑ３の動作を安定化させるようにしている。
第２の駆動部１２においては、電源電圧Ｖｄｄ２は第１の駆動部１１の電源電圧Ｖｄｄよりも高く、電源電圧−ＶｄｄはＧＮＤよりも低く設定されており、一方および他方のスイッチング素子Ｑ４・Ｑ５は図６に示すように駆動されている。
【００３１】
つまり、駆動信号ＶｉｎＰ２が入力される一方のスイッチング素子Ｑ４は、駆動信号ＶｉｎＰにより駆動される第１の駆動部１１の一方のスイッチング素子Ｑ１がオンしてから所定の時間ｄｔＰだけ遅れてオンするように制御され（オフは一方のスイッチング素子Ｑ１と同時）、駆動信号ＶｉｎＮ２が入力される他方のスイッチング素子Ｑ５は、駆動信号ＶｉｎＮにより駆動される第１の駆動部１１の他方のスイッチング素子Ｑ２がオンしてから所定の時間ｄｔＮだけ遅れてオンするように制御され（オフは他方のスイッチング素子Ｑ２と同時）ている。
このように、一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５のオンタイミングを遅延させることで、省電力化を図っている。
【００３２】
なお、前記所定の時間ｄｔＰ・ｄｔＮは、例えば、第１の駆動部１１の一方のスイッチング素子Ｑ１または他方のスイッチング素子Ｑ２がオンしてから共振回路による共振現象が停止するまでの時間に設定することが望ましい。
【００３３】
このように一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５を駆動することで、例えば第１の駆動部１１の一方のスイッチング素子Ｑ１をオンしてオンデューティー１００％でパワーＭＯＳＦＥＴ素子Ｑ３を駆動する際には、共振現象によるゲート電圧の−側から＋側への遷移が完了した後に、一方のスイッチング素子Ｑ４によりパワーＭＯＳＦＥＴ素子Ｑ３を駆動して、電源電圧Ｖｄｄより高い電位の電源電圧Ｖｄｄ２（例えばＶｄｄ２＝１２Ｖに設定する）により、ゲート電圧ＶＧが低下することを防止し、パワーＭＯＳＦＥＴ素子Ｑ３の動作を安定化させることができる。
【００３４】
また、第１の駆動部１１の他方のスイッチング素子Ｑ２をオンしてオンデューティー０％でパワーＭＯＳＦＥＴ素子Ｑ３を駆動する際には、共振現象によるゲート電圧の＋側から−側への遷移が完了した後に、他方のスイッチング素子Ｑ５によりパワーＭＯＳＦＥＴ素子Ｑ３を駆動して、ＧＮＤより低い電位の電源電圧−Ｖｄｄ（例えば−Ｖｄｄ＝−８Ｖに設定する）により、ゲート電圧ＶＧが上昇することを防止し、パワーＭＯＳＦＥＴ素子Ｑ３の動作を安定化させることができる。
【００３５】
以上のごとく、共振ゲート駆動回路１においては、第１の駆動部１１および第２の駆動部１２にてパワーＭＯＳＦＥＴ素子Ｑ３を駆動することにより、パワーＭＯＳＦＥＴ素子Ｑ３のゲート駆動電力を大幅に削減しながら、該パワーＭＯＳＦＥＴ素子Ｑ３を任意のデューティー比にて安定して動作することが可能となっている。
また、共振ゲート駆動回路１は、低い電圧で動作しながら、高いゲート電圧ＶＧでパワーＭＯＳＦＥＴ素子Ｑ３を駆動することができるため、駆動回路をＩＣ化することが容易となる。
【００３６】
なお、本例においては、一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５のオン駆動は、第１の駆動部１１の一方のスイッチング素子Ｑ１および他方のスイッチング素子Ｑ２のオン駆動から所定の時間ｄｔＰ・ｄｔＮだけ遅延させて行われるが、第２の駆動部１２の抵抗Ｒ１・Ｒ２の抵抗値が充分に大きく、消費電力が小さい場合には、所定の遅延時間ｄｔＰ・ｄｔＮを０（遅延なし）に設定することも可能である。
【００３７】
また、所定の遅延時間ｄｔＰ・ｄｔＮをもって一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５のオン駆動を行う場合には、第２の駆動部１２に設けられている抵抗Ｒ１・Ｒ２を省略することもできる。
【００３８】
また、第２の駆動部１２においては、ダイオードＤ３・Ｄ４を省略することも可能である。このように、ダイオードＤ３・Ｄ４を設けない場合、例えば共振ゲート駆動回路１により駆動されるパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧに対して電源電圧Ｖｄｄ２・−Ｖｄｄの絶対値が小さく設定されているときには、一方のスイッチング素子Ｑ４および他方のスイッチング素子Ｑ５が有する寄生ダイオードがゲート電圧ＶＧのクランプ回路として働く。
寄生ダイオードによりゲート電圧ＶＧがクランプされることにより、ゲート電圧ＶＧが異常に上昇することを防止することができる。
【００３９】
また、前述のように、ゲート電圧ＶＧをクランプして該ゲート電圧ＶＧの異常な上昇を防止するための構成としては、共振ゲート駆動回路を図７に示すような構成とすることもできる。
すなわち、図７に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、前記接続部Ｐ２と電源電圧Ｖｄｄ２との間に接続され、接続部Ｐ２から電源電圧Ｖｄｄ２へ向う方向を順方向とするダイオードＤ５と、前記接続部Ｐ２と電源電圧−Ｖｄｄとの間に接続され、電源電圧−Ｖｄｄから接続部Ｐ２へ向う方向を順方向とするダイオードＤ６とを備えている。
【００４０】
この場合、ゲート電圧ＶＧをクランプするためのクランプ電圧である電源電圧Ｖｄｄ２は、電源電圧Ｖｄｄよりも高く、かつパワーＭＯＳＦＥＴ素子Ｑ３の＋側の耐圧よりも低い電圧に設定し、同じく電源電圧−Ｖｄｄは、ＧＮＤよりも低く、かつパワーＭＯＳＦＥＴ素子Ｑ３の−側の耐圧よりも高い電圧に設定する。
【００４１】
このように、共振インダクタＬ１とパワーＭＯＳＦＥＴ素子Ｑ３との間に前記ダイオードＤ５・Ｄ６を設けることで、ゲート電圧ＶＧのクランプ時のエネルギーを電源電圧Ｖｄｄ２・−Ｖｄｄにて回収することができ、少ない損失でゲート電圧ＶＧのクランプを行うことが可能となっている。
【００４２】
また、図８に示すように構成することでもゲート電圧ＶＧのクランプを行うことができる。
すなわち、図８に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、ＧＮＤとパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に挿入され、逆直列に接続した一対のツェナダイオードＺＤ１・ＺＤ２とを備えている。
【００４３】
このように、ツェナダイオードＺＤ１・ＺＤ２を設けることで、該ツェナダイオードＺＤ１・ＺＤ２によりゲート電圧ＶＧをクランプして、ゲート電圧ＶＧが一定値以上に上昇しないようにすることができ、該ゲート電圧ＶＧが異常上昇してパワーＭＯＳＦＥＴ素子Ｑ３の耐圧以上になることを防止できる。
【００４４】
また、図９に示すように構成することでもゲート電圧ＶＧの異常上昇を防止することができる。
すなわち、図９に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、前記接続部Ｐ１と共振インダクタＬ１との間に位置する接続部Ｐ３とＧＮＤとの間に挿入され、逆直列に接続した一対のツェナダイオードＺＤ３・ＺＤ４とを備えている。
【００４５】
このように、ツェナダイオードＺＤ３・ＺＤ４を設けることで、ゲート電圧ＶＧがツェナダイオードＺＤ３・ＺＤ４のツェナ電圧以上に昇圧された場合、共振現象によるゲート電圧ＶＧの変化後の保持状態において、ゲートＧの電荷が共振インダクタＬ１を通じてツェナダイオードＺＤ３・ＺＤ４側へ放電することとなるため、ゲート電圧ＶＧがツェナ電圧以上に上昇することを防止できる。
【００４６】
また、図１０に示すように構成することでもゲート電圧ＶＧの異常上昇を防止することができる。
すなわち、図１０に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、前記接続部Ｐ３と電源電圧Ｖｄｄ２との間に接続され、接続部Ｐ３から電源電圧Ｖｄｄ２へ向う方向を順方向とするダイオードＤ７と、前記接続部Ｐ３と電源電圧−Ｖｄｄとの間に接続され、電源電圧−Ｖｄｄから接続部Ｐ３へ向う方向を順方向とするダイオードＤ８とを備えている。
【００４７】
このように、ダイオードＤ７・Ｄ８を設けることで、図９に示した場合と同様に、ゲート電圧ＶＧが異常上昇しようとしたときに、ゲートＧの電荷が共振インダクタＬ１を通じてダイオードＤ７・Ｄ８側へ放電することとなるため、ゲート電圧ＶＧが異常上昇することを防止できる。
【００４８】
また、前述のごとく、第１の駆動部１１の他方のスイッチング素子Ｑ２のオン状態を保持してパワーＭＯＳＦＥＴ素子Ｑ３をオフした状態に保持する場合、ゲート電圧ＶＧがダイオードＤ２の順方向電圧降下により最大で＋０．７Ｖの電圧となり得るため、パワーＭＯＳＦＥＴ素子Ｑ３が若干オンする可能性があるが、このような場合にパワーＭＯＳＦＥＴ素子Ｑ３のゲート電圧ＶＧを確実の０Ｖに保持するために、次のような構成をとることもできる。
【００４９】
つまり、図１１に示す駆動回路は、前記第１の駆動部１１と、前記共振インダクタＬ１と、ＧＮＤとパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に挿入された抵抗Ｒ３とを備えている。
このように、抵抗Ｒ３を設けることでも、パワーＭＯＳＦＥＴ素子Ｑ３のオフ時にゲート電圧ＶＧを確実に０Ｖに保持することができる。
【００５０】
また、前記第１の駆動部１１および共振インダクタＬ１を備えたパワーＭＯＳＦＥＴ素子Ｑ３の駆動回路においては、図１２に示すように、ＧＮＤとパワーＭＯＳＦＥＴ素子Ｑ３のゲートＧとの間に、パワーＭＯＳＦＥＴ素子Ｑ３のゲートＧの寄生容量に比べて大きな容量のキャパシタＣ１を挿入することで、ゲートＧの寄生容量のばらつきによる共振周波数のばらつきを減少させることができる。
【図面の簡単な説明】
【００５１】
【図１】共振ゲート駆動回路を示す回路図である。
【図２】共振ゲート駆動回路の第１の駆動部における他方のスイッチング素子Ｑ１がオンした際の共振現象時の動作波形を示す図である。
【図３】共振ゲート駆動回路の第１の駆動部における一方のスイッチング素子Ｑ２がオンした際の共振現象時の動作波形を示す図である。
【図４】共振ゲート駆動回路の動作波形を示す図である。
【図５】共振回路を有さない駆動回路を示す回路図である。
【図６】第１の駆動部における第１の駆動部および第２の駆動部の駆動波形を示す図である。
【図７】ゲート電圧ＶＧの異常な上昇を防止するために、共振インダクタとパワーＭＯＳＦＥＴ素子との間の接続部と＋側の電源電圧との間に接続され、該接続部から＋側の電源電圧へ向う方向を順方向とするダイオード、および前記接続部と−側の電源電圧との間に接続され、−側の電源電圧から前記接続部へ向う方向を順方向とするダイオードを備えた駆動回路を示す回路図である。
【図８】ゲート電圧ＶＧの異常な上昇を防止するために、ＧＮＤとパワーＭＯＳＦＥＴ素子のゲートとの間に挿入され、逆直列に接続した一対のツェナダイオードとを備えた駆動回路を示す回路図である。
【図９】ゲート電圧ＶＧの異常な上昇を防止するために、第１の駆動部とＧＮＤとの間に挿入され、逆直列に接続した一対のツェナダイオードを備えた駆動回路を示す回路図である。
【図１０】ゲート電圧ＶＧの異常な上昇を防止するために、第１の駆動部と共振インダクタとの間の接続部と＋側の電源電圧との間に接続され、該接続部から＋側の電源電圧へ向う方向を順方向とするダイオード、および前記接続部と−側の電源電圧との間に接続され、−側の電源電圧から前記接続部へ向う方向を順方向とするダイオードを備えた駆動回路を示す回路図である。
【図１１】パワーＭＯＳＦＥＴ素子のオフ時にゲート電圧を確実に０Ｖに保持するために、ＧＮＤとパワーＭＯＳＦＥＴ素子のゲートとの間に挿入された抵抗を備えた駆動回路を示す回路図である。
【図１２】ＧＮＤとパワーＭＯＳＦＥＴ素子のゲートとの間に、パワーＭＯＳＦＥＴ素子のゲートの寄生容量に比べて大きな容量のキャパシタを挿入して、ゲートの寄生容量のばらつきによる共振周波数のばらつきを減少させるように構成した駆動回路を示す回路図である。
【符号の説明】
【００５２】
１ 共振ゲート駆動回路
１１ 第１の駆動部
１２ 第２の駆動部
Ｄ１・Ｄ２ 第１の駆動部のダイオード
Ｄ３・Ｄ４ 第２の駆動部のダイオード
Ｇ （パワーＭＯＳＦＥＴ素子の）ゲート
ＶＧ ゲート電圧
Ｑ１・Ｑ２ 第１の駆動部のスイッチング素子
Ｑ３ パワーＭＯＳＦＥＴ素子
Ｑ４・Ｑ５ 第２の駆動部のスイッチング素子
【特許請求の範囲】
【請求項１】
電圧制御型スイッチング素子と、
直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第１の駆動部と、
前記第１の駆動部における一方のスイッチング素子と他方のスイッチング素子との接続部と、前記電圧制御型スイッチング素子のゲートとの間に設けられるインダクタと、
前記インダクタと電圧制御型スイッチング素子のゲートとの間に設けられ、直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第２の駆動部とを備える、
ことを特徴とする電圧制御型スイッチング素子の共振ゲート駆動回路。
【請求項２】
前記第２の駆動部における一対のスイッチング素子は、それぞれ対応する前記第１の駆動部における一対のスイッチング素子のオンタイミングから所定の遅延時間だけ遅れてオンする、
ことを特徴とする請求項１に記載の電圧制御型スイッチング素子の共振ゲート駆動回路。
【請求項３】
前記遅延時間は、前記第１の駆動部における一対のスイッチング素子がオンしてから、前記インダクタと前記電圧制御型スイッチング素子のゲートの寄生容量との間での共振が完了するまでの時間に設定される、
ことを特徴とする請求項１または請求項２に記載の電圧制御型スイッチング素子の共振ゲート駆動回路。
【請求項１】
電圧制御型スイッチング素子と、
直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第１の駆動部と、
前記第１の駆動部における一方のスイッチング素子と他方のスイッチング素子との接続部と、前記電圧制御型スイッチング素子のゲートとの間に設けられるインダクタと、
前記インダクタと電圧制御型スイッチング素子のゲートとの間に設けられ、直列接続された相補的な一対のスイッチング素子を備えた、前記電圧制御型スイッチング素子駆動用の第２の駆動部とを備える、
ことを特徴とする電圧制御型スイッチング素子の共振ゲート駆動回路。
【請求項２】
前記第２の駆動部における一対のスイッチング素子は、それぞれ対応する前記第１の駆動部における一対のスイッチング素子のオンタイミングから所定の遅延時間だけ遅れてオンする、
ことを特徴とする請求項１に記載の電圧制御型スイッチング素子の共振ゲート駆動回路。
【請求項３】
前記遅延時間は、前記第１の駆動部における一対のスイッチング素子がオンしてから、前記インダクタと前記電圧制御型スイッチング素子のゲートの寄生容量との間での共振が完了するまでの時間に設定される、
ことを特徴とする請求項１または請求項２に記載の電圧制御型スイッチング素子の共振ゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−４２６３３（Ｐ２００８−４２６３３Ａ）
【公開日】平成２０年２月２１日（２００８．２．２１）
【国際特許分類】
【出願番号】特願２００６−２１５６９５（Ｐ２００６−２１５６９５）
【出願日】平成１８年８月８日（２００６．８．８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２０年２月２１日（２００８．２．２１）
【国際特許分類】
【出願日】平成１８年８月８日（２００６．８．８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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