【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】機器内で発生する電磁ノイズと同じ周波数の試験信号を注入した場合の近似的な分布を得ることのできる電磁ノイズ分布検出装置を得る。
【解決手段】信号発生器１は、供試機器１００内で発生する電磁ノイズの周波数から僅かにずらした周波数の信号を出力し、注入プローブ３によって供試機器１００に注入する。検出プローブ４は可動部７により供試機器１００上を走査し、供試機器１００の電磁界分布を検出し、電磁界強度計６によって電磁界強度の分布を測定する。ノイズ分布検出手段１１は、電磁界強度計６で測定された電磁界強度の分布を、供試機器１００内で発生する電磁ノイズの近似的な分布として検出する。 （もっと読む）

【課題】モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。
【解決手段】サーバー１００は、複数の接点を介してメモリ装置１０が接続され、複数の接点を介してメモリ装置１０から複数ビットのデータが入力するコネクタ２０と、コネクタ２０を介して入力する複数ビットのデータに含まれるビットにエラーが生じているか否かを判断するビットエラー検出部４１と、ビットエラー検出部４１によりエラーが検出されたビットに対応する接点を含む第１配線と、ビットエラー検出部４１によりエラーが検出されなかったビットに対応する接点を含む第２配線と、に対してテスト波形を入力し、このテスト波形に応じて第１及び第２配線夫々にて生じる反射波のレベル差を評価することで第１配線の状態を判定する接続確認回路５０と、を備える。 （もっと読む）

【課題】低コスト且つ短時間に送受信タイミングマージンを定量的に判定することが可能な通信試験回路を提供する。
【解決手段】本発明の通信試験回路１００は、変調クロック信号１２を生成する周波数拡散クロック生成回路６と、疑似ランダムパタン生成回路７と、変調クロック信号１２で疑似ランダムパタンを変調し、送信信号１１を生成する信号生成部４と、を備える送信部１と、送信信号１１から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路８と、再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号１５を出力する検出回路１０と、を備える受信部２と、受信部２から入力されるエラー情報を示す信号１５からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部３と、を備える。 （もっと読む）

【課題】簡易な構成により、検査対象装置のシリアルインターフェースの検査を容易化する。
【解決手段】検査装置１０は、第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力するＤＵＴ（検査対象装置）２０を検査するものであって、ＤＵＴ２０は、検査の際、後述する排他的論理和の各値から成るパターンが、第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであり、検査用データが変換されたシリアル信号をＤＵＴ２０から受信する信号受信部１１と、該受信したシリアル信号を、任意のビット位置から順次、第二ビット長のパラレル信号に変換するシリアルパラレル変換部１２と、整数個連続して変換された第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算部１４とを備える。 （もっと読む）

【課題】ディスパリティ・エラーから独立してシンボル・エラー・レート及びビット・エラー・レートを測定する。
【解決手段】被試験信号を受け(505)、被試験信号内の開始シーケンスを検出し(510)、開始シーケンスに応答して同期信号を発生する(515)。同期信号に応答して基準試験パターンをメモリから出力する(520)。メモリからの基準試験パターンの８ｂコード化シンボルを被試験信号の８ｂコード化シンボルと比較して、シンボル・エラー・レート値を発生する(525)。基準試験パターン及び被試験信号を８ｂコード化フォーマットから１０ｂコード化フォーマットに変換し(530)、１０ｂコード化基準試験パターンを１０ｂコード化被試験信号とビット毎に比較する(545)。 （もっと読む）

【課題】ＩＣが有するシリアル通信機能を利用してＩＣの接続検査を簡明化すること。
【解決手段】クロックがクロック入力端子に、クロックに同期する所定シリアルデータがシリアルデータ入出力端子にそれぞれ入力されるに従い、シリアルデータ入出力端子からの認知信号を出力するＩＣが２つ実装され、おのおののクロック入力端子、およびおのおののシリアルデータ入出力端子をそれぞれつなげる第１、第２の配線パターンを備えた回路板を対象として、第１、第２の配線パターンに導通して回路板に第１、第２の検査針をそれぞれ突き当て、第１の検査針にクロックを、第２の検査針に第１の所定シリアルデータをそれぞれ供給し、第２の検査針に第１の認知信号が検知できたか判定し、次にクロックを維持して第２の検査針に第２の所定シリアルデータを供給し、第２の検査針に第２の認知信号が検知できたか判定する。 （もっと読む）

【課題】電源ノイズに対応して効率良く、短い試験時間で、被検査回路の回路マージンに最適な動作率で試験を行うことを可能とし、信頼性の高い試験を実現する。
【解決手段】半導体装置のスキャンテストを行うに際して、複数のＦＦ回路に試験用データを入力し、ＦＦ回路の電源ノイズを計測して、計測されたＦＦ回路の電源ノイズに基づいてＦＦ回路の動作数を算出し、算出された動作数に基づいて、第１のスキャンチェーン２のＦＦ回路１１を同時に使用できるＦＦ回路１１の組に分類し、当該組ごとに順次試験を行う。 （もっと読む）

試験装置ＴＤによってセキュアドチップＳＣへのアクセスを認証する方法。試験装置は少なくとも１つの共通鍵ＣＫ及び１つの試験鍵ＴＫを格納し、セキュアドチップＳＣは同じ共通鍵ＣＫ及び試験鍵ＴＫへの暗号関数の適用から生じる基準ダイジェストＦ（ＴＫ）を格納する。本方法は、試験装置ＴＤによって、セキュアドチップＳＣにより生成されたチャレンジＲを受信するステップと、試験装置ＴＤによって、双方向数値演算（ｏｐ）を適用することにより、受信されたチャレンジＲを試験鍵ＴＫと組み合わせ、共通鍵ＣＫでその結果（ＴＫ ｏｐ Ｒ）を暗号化し、暗号ＣＫ（ＴＫ ｏｐ Ｒ）を得るステップと、暗号ＣＫ（ＴＫ ｏｐ Ｒ）をセキュアドチップＳＣに送信するステップと、セキュアドチップＳＣによって、共通鍵ＣＫで暗号ＣＫ（ＴＫ ｏｐ Ｒ）を解読し、チャレンジＲで、試験装置ＴＤによって以前に用いられた数値演算（ｏｐ）の逆演算（ｏｐ−１）を適用することによって、試験鍵ＴＫを表すイメージ鍵ＴＫ′を得るステップと、暗号一方向性関数でイメージ鍵ＴＫ′の予想されるダイジェストＦ（ＴＫ′）を算出するステップと、予想されたダイジェストＦ（ＴＫ′）を基準ダイジェストＦ（ＴＫ）と比較することによって有効性を確認するステップと、イメージ鍵ＴＫ′のダイジェストＦ（ＴＫ′）と基準ダイジェストＦ（ＴＫ）の比較の結果がポジティブである場合には、試験装置ＴＤによって、試験モードでセキュアドチップＳＣにアクセスするステップと、を含む。 （もっと読む）

本発明は、複数の順次素子（１０３、１０４、１０５、１０６）、入力順次素子を転送先順次素子へ接続する少なくとも一つのデータ伝導路（１０１、１０２）、そして順次素子の速度を設定するためにクロック・ツリー上にクロック信号（ｃｌｋ）を出力するクロックを含むデジタル電子回路（１００）に関する。前記回路は、伝導路上を伝わり転送先順次素子に到達する少なくとも一つのデータ信号（Ｄ１、Ｄ２）を入力として受けるモニタリング・デバイス（Ｓ１、Ｓ２）を含み、モニタリング・デバイスは、クロック・ツリーに従って少なくとも一つの検出ウィンドウを定義するための手段（Ｓ２、Ｘ３）、そして、検出ウィンドウ中に受けた各データ信号の遷移を検出するための手段（Ｘ１）を含むことを特徴とする。また、各検出ウィンドウは、前記データ信号を受ける転送先順次素子が受けるクロック信号エッジに対して、データ信号の上昇時間または保守時間の違反に対応する誤りの検出あるいは予想を可能にするよう定義される。
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【課題】高周波特性がよく、狭ピッチによる多ピン配置が可能なプローブ部を備えた基板接続検査装置を提供する。
【解決手段】基板接続検査装置のプローブ部６では、プローブ８として、プリント基板の所定のランドにそれぞれ接触する複数のプローブ８８ａと、プリント基板の接地電位のランドに接触するＧＮＤプローブ８８ｂが、それぞれ所定の位置に配置されている。複数のプローブ８８ａのそれぞれに対して、プローブ８８ａを取り囲む態様で、ピン形状のＧＮＤ部９が、プローブ８８ａと距離を隔てられるとともに、プローブ８８ａの周方向に間隔を隔てて配置されている。 （もっと読む）

【課題】ワード・レコグナイザ回路内の遅延を減らして、データ・バスの複数ビットがほぼ同時に変化した際の遅延差によるワードの認識の誤りを防ぐ。
【解決手段】第１差動対１４及び第２差動対１６が負荷１２に結合され、入力データＤ、／Ｄに応答する。第３差動対１８が第１及び上２差動対に結合され、第１制御信号３０及び第２制御信号３２に応答する。バイアス回路２０は、第１及び第２差動対の両方に結合されたノードを所定状態に引き込むように構成されている。電流源２２が第３差動対及びバイアス回路に結合される。 （もっと読む）

【課題】パターンメモリに記憶されたパターンデータを用いて期待値パターンと判定マスクパターンとを同時に生成することができ、これにより試験プログラム作成の自由度及び試験効率を高めることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、パターンデータＤ２を記憶するパターンメモリ１２と、外部から入力される設定信号Ｖ１による設定内容に基づいて、外部から入力される期待値生成データＤ１及びパターンデータＤ２の少なくとも一方を用いて期待値パターンＥ１を生成する期待値パターン生成回路１３と、外部から入力される設定信号Ｖ２による設定内容に基づいて、パターンデータＤ２を用いて判定マスクパターンＭ１を生成する判定マスクパターン生成回路１４と、期待値パターンＥ１及び判定マスクパターンＭ１を用いて半導体デバイスから出力される信号Ｓ１のパス／フェイルを判定する判定回路１６とを備える。 （もっと読む）

【課題】 半導体デバイスを試験する前に測定系起因の故障を確実に発見する半導体試験システム及び半導体デバイスの試験方法を提供する。
【解決手段】 第１及び第２の信号伝送経路２１ａ、２２を介して測定ボード２から出力された第１及び第２の測定信号を高速フーリエ変換し、測定信号の基本波スペクトル成分の大きさと第１の試験波の基本波スペクトル成分の大きさの理論値とを比較して接続手段３の異常の有無を検出する。その後接続手段に異常が無い場合、試験装置１から測定ボード２の入力端３３に第２の試験波を印加し、第１及び第２の信号伝送経路２１ｂ、２２を介して測定ボード２から出力された第３及び第４の測定信号を高速フーリエ変換し、第３及び第４の測定信号の基本波のスペクトル成分を取り出して、第３及び第４の測定信号の基本波スペクトル成分の大きさを比較し比較結果から半導体デバイスの異常の有無を検出する。 （もっと読む）

【課題】半導体装置の信頼性評価試験で見つけた不具合を、半導体装置の不具合解析の際に確実に再現することができ、これにより、信頼性評価試験で見つけた半導体装置の不具合を正しく解析することができる評価試験システムを得る。
【解決手段】半導体デバイスに印加する信頼性評価信号を発生する信頼性評価試験装置１００ａと、該半導体デバイスへの該信頼性評価信号の印加により生じた半導体デバイスの異常部位を解析する解析装置１００ｂとを備え、該信頼性評価試験装置および解析装置を、共通の接続治具（プローブカード）１２０により半導体デバイスと電気的に接続するようにした。 （もっと読む）

【課題】デバイス実装後の制御基板について、製造上のばらつきによって生じる特性の変化を、総合的に判定することにある。
【解決手段】検査装置２０は、ＡＳＩＣ７と、ＡＳＩＣ７からの信号を受信するＡＤ変換回路９と、ＡＳＩＣ７とＡＤ変換回路９とを接続するクロックライン１１とを有する制御基板１の特性を検査するための装置であって、基準伝送路２１と、オシロスコープ２３とを備えている。基準伝送路２１は、クロックライン１１上のＡＤ変換回路９側のパッド１１ｂに接続され、特性インピーダンス及び線長が規定されている。オシロスコープ２３は、クロックライン１１上のＡＳＩＣ７側のパッド１１ａに接続され、ＡＳＩＣ７からクロックライン１１上をＡＤ変換回路９側に伝播する信号の波形を観測するための装置である。 （もっと読む）

【課題】無駄な待機状態を短縮することによりテスト効率を改善できる半導体テストシステムを実現すること。
【解決手段】ＤＵＴに試験信号を出力する試験信号発生部と、前記ＤＵＴからデータを取り込み演算を行う演算テストモジュールと、前記ＤＵＴの切替を行うハンドラと、これら試験信号発生部と演算テストモジュールとハンドラの動作を制御するテストシステム制御部とで構成された半導体テストシステムにおいて、前記テストシステム制御部が演算終了通知を確認した後に、前記演算テストモジュールから前記テストシステム制御部へのデータ転送と、前記ハンドラによるＤＵＴの切替動作とが並行して実行されることを特徴とするもの。 （もっと読む）

【課題】チップごとの特異性が高く、同一チップで再現性の高い固有識別情報を生成する手段を低コストかつ高スループットの製造工程で実現する。
【解決手段】半導体集積回路を構成するＭＯＳ閾値電圧や寄生容量などの特性ばらつきに起因する過渡応答変動を複数回のサンプリングによってチップ固有の識別情報を生成する。 （もっと読む）

【課題】選択した所望のビットにのみジッタ又はノイズを付加した波形データを発生させる。
【解決手段】信号発生装置の表示装置の画面上に、ジッタ／ノイズ設定領域１８とビット選択領域２０が表示される。ビット選択領域２０で選択されたビットに限定して、ジッタ／ノイズ設定領域１８で設定されたジッタ又はノイズが設定される。ビットの選択方法としては、ユーザが直接選択するビット・パターンを入力するもの、ビットに対応した箱型オブジェクトを表示し、箱型オブジェクトを個別に選択することでビットを選択するもの、「０１又は１０」などいくつかの所定ビット・パターンをメニューから選択するもの、選択する上位の連続ビット数又は下位の連続ビット数を指定するものなどがある。 （もっと読む）

【課題】選択パターンに変更が生じたときでも柔軟に対応することができるデータセレクト方法を提供する。
【解決手段】複数のデータ信号から選択パターンに基づいて１つのデータ信号を選択して出力するデータセレクト方法であって、少なくとも１つの上記選択パターンをメモリに書き込むステップＳ１と、上記メモリに書き込まれている選択パターンのうち、コントロール信号により、上記１つのデータ信号を選択して出力するために用いる選択パターンを選択するステップＳ２と、上記選択した選択パターンに応じてデータ切替信号を出力するステップＳ３と、上記出力したデータ切替信号により、上記１つのデータ信号を選択するステップＳ４とを含む。 （もっと読む）