【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】大電流を含む変調電流で発光素子を低電圧駆動させることができるとともに、製造コストの点でも有利な駆動素子アレイを提供する。
【解決手段】パッシブマトリクス方式で電流駆動する発光素子２１と、その発光素子２１への電流供給を制御するカラム選択用トランジスタ３１Ａ及びライン選択用トランジスタ３１Ｂとを有する駆動素子アレイ１０であって、そのカラム選択用トランジスタ３１Ａとライン選択用トランジスタ３１Ｂを、発光素子２１と同一の基板１９上に形成された縦型有機トランジスタであるように構成して上記課題を解決した。この縦型有機トランジスタ３１Ａ，３１Ｂは、電流変調を容易に行うことができ、特に大面積の表示装置に用いる場合には大電流を発光素子列に供給することができる。さらに、縦型有機トランジスタ３１Ａ，３１Ｂには、光吸収層又は光反射層を施す等の遮光処理がなされていることが好ましい。 （もっと読む）

【課題】工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成し、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法の提供。
【解決手段】半導体基板１０１上に、コレクタの一部となる埋込み領域１０２を、第１、第２のバイポーラトランジスタの形成領域に同一工程で形成し、エピタキシャル層１０４を形成し、第１の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の全体に形成し、第２の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の１箇所に埋込み領域を形成しない領域を有して形成する。第２の縦型バイポーラトランジスタの埋込み領域を形成しない領域では、周囲からの不純物の拡散により、縦方向の拡散拡がり量が連続的に狭くなり、埋込み領域を形成しない領域が形成される。 （もっと読む）

【課題】抵抗が増加するのを抑制するとともに、高速応答性（高周波特性）が低下するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、ｐ型シリコン基板１上にイオン注入による欠陥の増加を抑制する窒化膜３０を形成する第１工程と、窒化膜３０上からイオンを注入し、ｐ型シリコン基板１表面にソース領域１２およびドレイン領域１３などの素子活性領域を形成する第２工程と、窒化膜３０を除去する第３工程と、素子活性領域の界面準位の上昇を抑制する第１酸化膜５を素子活性領域上に形成する第４工程とを含む半導体装置の製造方法であって、窒化膜３０は、第１酸化膜５よりも欠陥の増加を抑制でき、第１酸化膜５は、窒化膜３０よりも界面準位の上昇を抑制できることを特徴とする。 （もっと読む）

【課題】同一の半導体層上に、半導体素子とセンサ素子とが形成され、半導体素子の温度が、高い応答速度でセンサ素子により検出される複合半導体装置を提供すること。

【解決手段】同一の半導体層上に、ＦＲＤとＳＢＤとが並存するように形成した複合半導体装置は、
ＦＲＤ１１が、Ｎ型の第１半導体層１と、第１半導体層１上に島状に形成され、且つ、第１半導体層１とＰＮ接合が形成されるＰ型の第２半導体層２と、第２半導体層２上に形成され第２半導体層２と電気的に接続される第１電極５と、で構成され、
ＳＢＤ１２が、第１半導体層１と、第１半導体層１上に形成され、且つ、第１半導体層１との間にショットキー接合が形成される第２電極６と、で構成され、
第２電極６、又は、第２電極６と接触する伝熱板が、平面的に見て第１電極５と重なるように延伸して形成されている。 （もっと読む）

【課題】高い信頼性を持つ車載用高耐圧のバイポ−ラ型半導体装置を提供する。
【解決手段】面方位（１１１）オフアングル ３〜４°の支持基板上に活性領域をエピタキシャル成長させたエピ基板を用いて形成した高耐圧バイポ−ラ型半導体装置（以下、高耐圧ＢＩＰ−ＩＣ）において、コンタクト孔底部および、接合分離層上面を除き、高耐圧ＢＩＰ−ＩＣ表面を減圧熱分解ＣＶＤ法により形成した薄い窒化シリコン膜（下層）と薄い酸化膜シリコン（上層）の積層膜で被覆することにより、保護膜として用いるプラズマＣＶＤによる窒化シリコン膜（以下、プラズマ窒化シリコン膜）中の水素に起因したフィ−ルド部の寄生ＭＯＳのしきい値：フィ−ルドＶｔの低下を抑止し回路誤動作の防止するとともに、前記薄い窒化シリコン膜と薄い酸化膜シリコンの積層膜をコンデンサ膜の一部として用いることによりコンデンサの信頼性を向上せしめる。 （もっと読む）

【課題】バイポーラおよびＭＯＳ、受動素子を含む集積回路の製造方法において、ＭＯＳ、受動素子を絶縁膜で覆った後に、バイポーラのベース以降の工程を行うことを特徴とする半導体装置を提供する。
【解決手段】基板にバイポーラ・トランジスタの能動領域及びＭＯＳ素子の能動領域４１を形成し、能動領域の周りに水平面において絶縁領域８１を形成し、ＭＯＳ素子の能動領域上にＭＯＳゲート領域１１１、１１２を形成し、ＭＯＳゲート領域及びトランジスタの能動領域４１上に絶縁材料層１４１を形成し、絶縁層１４１の残りの部分がバイポーラ・トランジスタの能動領域を部分的に覆うように、絶縁層１４１に開口１４３を形成することにより、トランジスタの能動領域内にベース領域を画定する。絶縁層１４１は、ＭＯＳゲート領域上に残り、後続の製造工程の間ＭＯＳゲート領域を密閉及び保護する。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】静電気等による帯電から回路素子を保護し、回路素子の特性不良を防止できると共に、安価に製造することのできるセンサチップを提供する。
【解決手段】センサ素子３１と該センサ素子３１の制御回路３２とが同じ半導体基板１０に形成されてなるセンサチップ１００であって、制御回路３２が、半導体基板１０においてＰＮ接合分離された複数の回路素子３２ａ，３２ｂを有してなり、複数の回路素子３２ａ，３２ｂのうち、少なくとも１個の回路素子上に、該回路素子を取り囲む導電膜２１，２２が形成され、該導電膜２１，２２が、所定の電位Ｖ１，Ｖ２に固定されてなるセンサチップ１００とする。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】最終製品での電気特性検査において半導体装置の歩留まりが低下するのを抑制することが可能な半導体装置の品質評価方法を提供する。
【解決手段】この半導体装置（安定化電源用ＩＣ）の品質評価方法は、ｎ型エピタキシャル層１３およびアノードショットキー電極層２７からなるショットキーバリアダイオードの電気特性を測定する工程と、アノードショットキー電極層２７と同時に形成され、半導体層（ｎ⁺型エミッタ拡散層１７、ｐ⁺型ベース拡散層１５ｂ、ｎ⁺型コレクタ補償拡散層１８およびｐ⁺型ベース拡散層１９ａ〜１９ｄ）にそれぞれオーミック接触されるオーミック電極層（エミッタオーミック電極層２３、ベースオーミック電極層２４、コレクタオーミック電極層２５および抵抗オーミック電極層２６ａ〜２６ｄ）の品質を、ショットキーバリアダイオードの電気特性により評価する工程とを備えている。 （もっと読む）

【課題】高特性の合併したバイポーラ回路とＣＭＯＳ回路とをＣＭＯＳ処理工程だけのコストで製造する方法および回路を提供する。
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 （もっと読む）

【課題】バイポーラトランジスタの電極形成時に、ＭＯＳトランジスタを覆う層間絶縁膜上のポリシリコン膜のエッチング残りの発生を低減可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）バイポーラトランジスタ５とＭＯＳトランジスタ６ａ、６ｂとが形成された半導体基板５１を覆うように層間絶縁膜６５を形成する工程と、（ｂ）層間絶縁膜６５を平坦化する工程と、（ｃ）層間絶縁膜６６におけるバイポーラトランジスタ５の電極７０用の開口部６８を形成する工程と、（ｄ）層間絶縁膜６６及び開口部６８を覆うようにポリシリコン膜６９を形成する工程と、（ｅ）層間絶縁膜６６上のポリシリコン膜６９をエッチバックして、開口部６８内に電極７０を形成する工程とを具備する。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

本発明の様々な実施形態は、3次元クロスバーアレイ(500,1000)を対象とする。本発明の一態様では、3次元クロスバーアレイ(1000)は、複数のクロスバーアレイ(1102〜1104)と、第1のデマルチプレクサ(1106)と、第2のデマルチプレクサ(1108)と、第3のデマルチプレクサ(1110)とを含む。各クロスバーアレイは、ナノワイヤ(702〜704)の第1の層、ナノワイヤの第1の層に重なるナノワイヤ(706〜708)の第2の層、及びナノワイヤの第2の層に重なるナノワイヤ(710〜712)の第3の層を含む。第1のデマルチプレクサは、各クロスバーアレイのナノワイヤの第1の層におけるナノワイヤをアドレス指定するように構成され、第2のデマルチプレクサは、各クロスバーアレイのナノワイヤの第2の層におけるナノワイヤをアドレス指定するように構成され、第3のデマルチプレクサは、各クロスバーアレイのナノワイヤの第3の層におけるナノワイヤに信号を供給するように構成される。 （もっと読む）

【課題】
単結晶半導体材料よりエミッタドーパントに対して少なくとも１桁大きい材料の層の速い横方向拡散特性を用いる減少されたマスクの組とインプラントの複雑さを有する（高周波数応用）相補的バイポーラトランジスタ構造の製造プロセスを提供する。
【解決手段】
別のベースとエミッタポリ層がドープされずに形成される。それからあるデバイスのエミッタポリと他のデバイスのベースポリのエッジとはドーパントマスクを介して露出され、同時にドープされる。エミッタドーパントはエミッタポリの表面内に直接入り、ここでそれはベース上に位置し、それと接触している。ベース接触ドーパントは外因性ベースを形成するために高い拡散係数を有する材料の層を含むベースポリのエッジ内に入り、その層を通り抜けて迅速に横方向に拡散し、それからコレクタ材料（例えばアイランド）表面内に下方に拡散する。第二のマスクは第二のデバイスのエミッタと第一のデバイスのベースポリのエッジを露出するようパターン化され、それからドープされる。 （もっと読む）

【課題】ＢＩＣＭＯＳ統合のために選択的エピタキシャル成長を用いる、隆起した外因性自己整合型ベースを有するバイポーラ・トランジスタを提供する。
【解決手段】隆起した外因性自己整合型ベースを有する高性能バイポーラ・トランジスタが、ＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造と統合される。パッド層を形成して、先在するＣＭＯＳデバイスのソースおよびドレインに対して真性ベース層の高さを隆起させることにより、かつ選択的エピタキシを介して外因性ベースを形成することにより、表面の凹凸の影響は、外因性ベースのリソグラフィによるパターン形成時に最小になる。また、バイポーラ構造の製作の間に、化学機械研磨プロセスを使用しないことにより、プロセス統合の複雑さが軽減される。内側のスペーサまたは外側のスペーサが、エミッタからベースを分離するために形成されうる。パッド層、真性ベース層、および外因性ベース層は、一致した外側の側壁表面を有するメサ構造を形成する。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がる等により、分離領域の形成領域が狭め難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上にエピタキシャル層７が形成されている。基板６及びエピタキシャル層７には、分離領域１、２、３が形成され、複数の素子形成領域に区分されている。分離領域１は、Ｐ型の埋込拡散層８、９及びＰ型の拡散層１０が連結し、形成されている。そして、Ｐ型の埋込拡散層８とＰ型の拡散層１０との間にＰ型の埋込拡散層９が配置されることで、Ｐ型の埋込拡散層８の横方向拡散幅Ｗ１が狭められる。この構造により、分離領域１の形成領域が狭められる。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）