【課題】高いＥＳＤ保護耐圧を確保しつつ、ＥＳＤ保護素子の静電容量を極力小さくし、しかも、集積化の際における占有サイズを小さくする。
【解決手段】ＥＳＤ保護回路１０３は、共通端子４１とグランドとの間に設けられており、共通端子４１側から順に、ＥＳＤ保護スイッチ素子としての複数の直列接続された電界効果トランジスタ３１−１〜３１−４と、逆接続された一組のＥＳＤ保護素子としてのダイオード３２−１，３２−２が直列接続されると共に、電界効果トランジスタ３１−１〜３１−４は、ゲートが相互に接続されてグランドに接続されており、ＥＳＤ保護素子のダイオード３２−１，３２−２による静電容量を低減し、高いＥＳＤ保護耐圧の確保が可能となっている。 （もっと読む）

直流電圧フリーかつ差動の、ＥＩＡ−４８５／ＥＩＡ−４２２準拠の、ＴＴＰプロトコルに従った信号伝送を備えたフィールドバスのバスライン（１０２）へのバス接続ユニット（１０１）のための結合回路であって、バス接続ユニット（１０１）の送信／受信コンポーネント（１０４）の両方の入力部／出力部（１０８、１０９）が信号発信装置（１０３）の第一のコイルと、およびバスライン（１０２）の両方の極が信号発信装置第二のコイルと、接続されており、第一のコイルが中心タップ（１０７）を備え、この中心タップ（１０７）がバス接続ユニット（１０１）のローカル規準ポテンシャルとコンデンサー（１０５）とを接続しており、このコンデンサーの容量が少なくとも発信装置（１０３）の寄生容量（１１０）の１００倍である結合回路。 （もっと読む）

【課題】デジタル回路とアナログ回路とを混載して成る半導体集積回路において、前記デジタル回路によってメモリなどの外部負荷を駆動するにあたって、グランドバウンスによるアナログ回路への影響を抑えつつ、前記外部負荷がデジタル回路からの矩形波パルスを受信するにあたって、ＯＮ／ＯＦＦ（「１」／「０」）判定のマージンを最大にする。
【解決手段】外部負荷３を駆動するメインドライバ回路７を、複数段のインバータＩＮＶ１〜ＩＮＶ３を備える多段階電圧制御型のプリドライバ回路６を介して駆動するようにし、そのインバータＩＮＶ１〜ＩＮＶ３の使用段数を切換え回路１２で切換えられるようにする。そして、雑音検出回路１３によって検出されるグランドバウンスのレベルが、小さいときにはインバータＩＮＶ３のみを使用して前記矩形波パルスの鈍りを小さくし、大きいときにはインバータＩＮＶ１〜ＩＮＶ３を使用して、グランドバウンスを抑える。 （もっと読む）

【課題】
回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供する
【解決手段】
ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。 （もっと読む）

【課題】電源電圧を変更することなく、広い温度範囲でリーク電流を抑えて動作する半導体装置を提供する。
【解決手段】しきい値電圧が第１電圧である第１トランジスタを含む高ＶＴ部７と、しきい値電圧が第１電圧よりも低い第２電圧である第２トランジスタを含む低ＶＴ部８と、温度を測定し、温度が所定の温度より高い高温状態であるか、温度が所定の温度よりも低い低温状態であるかを判定し、高温状態を示す信号又は低温状態を示す信号を出力する温度検知部６と、高温状態を示す信号、又は低温状態を示す信号を受信し、高温状態を示す信号に基づいて高ＶＴ部７を動作させ、低温状態を示す信号に基づいて低ＶＴ部８を動作させる制御を行う制御部９とを具備する。 （もっと読む）

【課題】高周波スイッチ回路を介して伝達される高周波信号の２次高調波歪を低減するとともに、静電気放電破壊耐性を確保する。
【解決手段】高周波スイッチ回路は、受信用の受信側トランスファ回路（１１）と、送信用の送信側トランスファ回路（１２）と、受信端子（１）への高周波信号の漏洩を防止する受信側シャント回路（１３ａ）と、送信端子（２）への高周波信号の漏洩を防止する送信側シャント回路（１４ａ）とを備える。受信側トランスファ回路を構成するＳＯＩ構造のＭＯＳＦＥＴ（１０１−１０４）として、蓄積型で動作するトランジスタを用いる。また、アンテナ端子（３）に対して、送信側シャント回路と同一のトランジスタ構成を有するＥＳＤ保護回路（１５）を接続する。 （もっと読む）

【課題】信号入力端子に静電気ノイズが印加された場合に、そのノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供すること。
【解決手段】ノイズを検出するノイズ検出回路（２００）と、ノイズが検出されたときに第１のスイッチ回路（ＳＷ１）をオフしてノイズ伝達を遮断する機能をもつノイズキャンセラ（３００）と、を設ける。第１のスイッチ回路（ＳＷ１）がオフしているときは、第２のスイッチ回路（ＳＷ２）がオンして、直前の電圧をラッチする。ノイズ検出回路２００に含まれるノイズ検出用トランジスタは、Ｎウエルの電位を適応的に最適化することができるフローティングＮウエルトランジスタによって構成される。 （もっと読む）

【課題】 接地側のＮＭＯＳドライバを小さな面積で、かつ、接地側のＮＭＯＳドライバの活性化の遷移時間を短くし、接地側のＮＭＯＳドライバのゲート電圧をより確実に接地電位にするＩ／Ｏ回路を提供すること
【解決手段】 Ｉ／Ｏ回路１は、ドレインがパッドに接続される第１ＮＭＯＳドライバ１０と、第１ＮＭＯＳドライバ１０と異なるアクティブ領域に配置され、ドレインが第１ＮＭＯＳドライバ１０のソースに接続され、ソースが接地電位に接続される第２ＮＭＯＳドライバ１１と、内部電源電位のレベルを電源電位のレベルに変換するレベルコンバータと、ドレインがレベルコンバータの一方の出力端子に接続され、ソースが接地電位に接続され、ゲートがレベルコンバータの他方の出力端子に接続される第１ＮＭＯＳトランジスタ２６と、を備えており、第１ＮＭＯＳトランジスタ２６のドレインが第２ＮＭＯＳ１１ドライバのゲートに接続されている。 （もっと読む）

【課題】出力スイッチング素子をオフ状態からオン状態に切り替えるタイミングを制御し、出力特性が不安定になることを抑制することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力スイッチング素子Ｍ１、Ｍ２を駆動する駆動部２０と、出力スイッチング素子Ｍ１、Ｍ２の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出部３０と、駆動部２０に接続され、検出部３０の検出結果に応じて、出力スイッチング素子Ｍ１、Ｍ２の駆動能力を変更する補助駆動部４０と、を備える。 （もっと読む）

【課題】放射線に対する耐性を強化する。
【解決手段】ＰチャネルトランジスタＰ１はソースおよびバックゲートを電源に接続し、ゲートを入力端子ＩＮに接続し、ドレインを出力端子ＯＵＴに接続する。また、ＮチャネルトランジスタＮ１はソースおよびバックゲートを接地し、ゲートを入力端子ＩＮに接続し、ドレインを出力端子ＯＵＴに接続する。ダイオードＤ１はカソードを電源に接続し、アノードを出力端子ＯＵＴに接続する。ダイオードＤ２はカソードを出力端子ＯＵＴに接続し、アノードを接地する。インバータ回路が形成される基板の垂直方向から見て、ダイオードＤ１のｐ＋拡散層３２の領域の投影面がＮチャネルトランジスタＮ１のｎ＋拡散層２４の領域の投影面を含み、ダイオードＤ２のｎ＋拡散層４１の領域の投影面がＰチャネルトランジスタＰ１のｐ＋拡散層１４の領域の投影面を含むように配置する。 （もっと読む）

【課題】
本発明の課題は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することにある。
【解決手段】
上記の課題を解決するため、反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、フィードバック回路の入力端子に、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路と、を備え、フィードバック回路は、２以上の入力端子に、同時に入力信号又は前記入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路を提供する。 （もっと読む）

【課題】ゲート酸化膜の経時劣化が懸念されるデカップリング容量セルや修正用セルに対して用いるＴＤＤＢ抑制回路の使用個数を削減し、チップ面積の増大を抑制する。
【解決手段】ソースが第１の電源配線に接続された第１のトランジスタＱＰ１とソースが第２の電源配線に接続された第２のトランジスタＱＮ２からなり、第１のトランジスタのドレインが第２のトランジスタのゲートに、第２のトランジスタのドレインが第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路１と、ソースおよびドレインが第１の電源配線に接続され、ゲートがＴＤＤＢ抑制回路１における第２のトランジスタのドレインに接続された第３のトランジスタＱＰ３からなるデカップリング容量回路２と、ＴＤＤＢ抑制回路１の第１のトランジスタのドレインと第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子ＯＵＴ１，ＯＵＴ２とを備える。 （もっと読む）

【課題】動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできる入出力バッファを提供すること。
【解決手段】入出力バッファは、外部から入力される電圧信号ＥＢを高電位電源ＶＤＥに対応する適切な電位に変換して基準電源ＶＤ０を生成する電源作成回路１６を備える。電源作成回路１６は、ダイオード接続されたトランジスタＰｔ１１〜Ｐｔ１５を備え、それらトランジスタＰｔ１１〜Ｐｔ１５のバックゲートは高電位電源ＶＤＥ及び低電位電源ＶＳＳ以外の電位を持つノードに接続されている。これにより、高電位電源ＶＤＥの供給時／非供給時に関わらず、外部からの電圧信号ＥＢの入力時には各トランジスタＰｔ１１〜Ｐｔ１５のゲート−バックゲート間に高電圧が印加されることが防止される （もっと読む）

【課題】電気的過剰ストレス（ＥＯＳ）に対する耐久性を向上させることで、組立ラインでの不良な歩留まりを大幅に減少させ、且つ製造コストを低下させるタイミングコントローラチップを提供する。
【解決手段】本発明のタイミングコントローラチップは、第１の抵抗器と、第２の抵抗器と、第１の静電気放電（ＥＳＤ）保護回路と、第２の静電気放電（ＥＳＤ）保護回路と、演算増幅器と、を備えている。前記第１および第２の抵抗器は、それぞれ前記タイミングコントローラチップの第１および第２の低電圧差動信号（ＬＶＤＳ）入力ピンに電気的に接続されている。前記第１および第２の静電気放電（ＥＳＤ）保護回路は、それぞれ第１および第２の抵抗器に電気的に接続されている。さらに、前記増幅演算器は、前記第１の抵抗器と前記第１のＥＳＤ保護回路とに電気的に接続された非反転入力端子と、前記第２の抵抗器と前記第２のＥＳＤ保護回路とに電気的に接続された反転入力端子とを有している。 （もっと読む）

【課題】プログラム可能な装置用の静電放電（ＥＳＤ）保護機器を提供する。
【解決手段】このＥＳＤ保護機器は、ＥＳＤイベントによって誘発された障害からプログラム可能な装置を守るために、パッドからパワーシステムまでの電気経路に沿って高インピーダンスを提供し、また、通常の読み取り動作と書き込み動作の最中に、インピーダンスを故意に低減することができる。 （もっと読む）

【課題】ＥＳＤ保護回路の占有面積を削減する。
【解決手段】複数の信号それぞれのデータを第１のコア電源Ｅ１の系統に属するパワーダウン領域１０から第２のコア電源Ｅ２の系統に属するバックアップ領域２０に転送する異電源間インターフェースであり、上記複数の信号それぞれのデータからなるパラレルデータをシリアルデータに変換するコマンドレジスタ１０１，アドレスレジスタ１０２，ライトデータレジスタ１０３，受信バッファ１０６と、上記シリアルデータの信号ｔｘをパワーダウン領域１０側から１本の信号線に送信する送信バッファ１０６と、上記送信されたシリアルデータを上記信号線からバックアップ領域２０側で受信する受信バッファ２０４と、上記受信されたシリアルデータをパラレルデータに戻すコマンドレジスタ２０１，アドレスレジスタ２０２，ライトデータレジスタ２０３，受信バッファ２０４とを備える。 （もっと読む）

【課題】 大規模化した半導体装置の歩留向上および信頼性向上が容易に図れるようにすること。
【解決手段】 制御回路１０８からの制御信号Ｓ（ｉ）によって電流測定タイミングになると、各分割論理回路ブロック１０５_{１〜ｒ−１}の静止電源電流値が測定される。そして制御回路１０８は、分割論理回路ブロック１０５_{１〜ｒ−１}の静止電源電流値と基準値とを比較して、静止電源電流が基準値を超える場合、判定信号（ｉ）をＬｏレベルに設定する一方、静止電源電流が基準値を超えないときは判定信号（ｉ）をＨｉレベルに設定する。そして、判定信号（ｉ）がＬｏレベルである不良ブロックを冗長回路ブロック１０５_ｒと置換するように、セレクタ１０６_２〜ｒ，１０７_{１〜ｒ−１}に切替え制御信号Ｒ（１）〜Ｒ（ｒ）を出力し、入出力バスの接続を切り替え、その不良ブロックへの電源供給も停止する。
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【課題】 半導体装置をＥＳＤ（サージ）からゲート絶縁膜を保護する保護機能を備えた半導体装置のための保護装置を提供する。
【解決手段】 分割されたＧＮＤライン及び電源ラインを有するＥＳＤ保護回路内における出力トランジスタ（６ａ、６ｂ）のＶＣＣ端子１３側又はＧＮＤ端子１２側の電極とゲート電極との間に、保護トランジスタを接続し、さらに、該保護トランジスタ（３０ａ、３０ｂ）のゲート電極側に遅延回路（３１ａ、３１ｂ）及び抵抗（３２ａ、３２ｂ）を設けることにより、負方向の電圧が出力トランジスタ（６ａ、６ｂ）に印加された場合であっても、出力トランジスタ（６ａ、６ｂ）のゲート電極に電圧を印加し、ドレイン電流を放電し、ゲート絶縁膜の破壊を防止できる。 （もっと読む）

【課題】 耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】 一のｐＭＯＳトランジスタ１１に、少なくとも１つの他のｐＭＯＳトランジスタ１２又は少なくとも１つの他のｐＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、ｐＭＯＳトランジスタ１１及び他のｐＭＯＳトランジスタ１２のゲートに共通の信号が入力される第１の回路ブロック１、及び／又は、一のｎＭＯＳトランジスタ２１に、少なくとも１つの他のｎＭＯＳトランジスタ２２又は少なくとも１つの他のｎＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、ｎＭＯＳトランジスタ２１及び他のｎＭＯＳトランジスタ２２のゲートに共通の信号が入力される第２の回路ブロック２を備える半導体回路。 （もっと読む）