【課題】ターンオフスイッチング時に発生するノイズとスイッチング損失のトレードオフ特性を改善する。
【解決手段】半導体素子をターンオフさせるとき、半導体素子のコレクタ・エミッタ間電圧がコレクタ・エミッタ間に印加された直流電圧に達するまでは、前記コレクタ・エミッタ間電圧の変化率を大きくし、半導体素子のコレクタ・エミッタ間電圧が直流電圧に達した後は、前記コレクタ・エミッタ間電圧の変化率を小さくする。 （もっと読む）

【課題】より簡単な構成で、出力トランジスタを確実にオフ状態に維持できるトランジスタ駆動回路を提供する。
【解決手段】ＮチャネルＭＯＳＦＥＴ５とコイル２との共通接続点；出力端子ＯＵＴとグランドとの間にフライホイールダイオード３を接続する。ＦＥＴ５のゲートには、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７のプッシュプル回路により制御信号を出力し、トランジスタ７のベースとグランドとの間にＮＰＮトランジスタ１１を接続し、トランジスタ１１のベースとグランドとの間にＮチャネルＭＯＳＦＥＴ１４を接続して、ＦＥＴ１４にＰＷＭ信号を入力する。ダイオード１３は、ＦＥＴ１４がオフ状態になるとトランジスタ１１のベースにベース電流を供給し、ダイオード１５をダイオード１３のアノードとトランジスタ６及び７のベースとの間に接続する。ＮＰＮトランジスタ２２をＦＥＴ５のゲートと出力端子との間に接続し、トランジスタ２２をＰＷＭ信号に応じてＦＥＴ５がオフする際にオンさせる。 （もっと読む）

【課題】パワーＭＯＳＦＥＴを高速駆動する場合であっても、寄生インダクタンスに流れる電流の時間変化に応じて発生する電圧に起因したセルフターンオンの発生を防止できるようにしたパワーＭＯＳＦＥＴの駆動回路、また、その素子値決定方法を提供する。
【解決手段】制御回路が、駆動回路によってスイッチを駆動制御することで、（２）区間においてスイッチＳ２ＨおよびＳ２Ｌをオンすると共にその他をオフとし、（３）区間においてスイッチＳ１ＬおよびＳ３Ｈをオンすると共にその他をオフとする。すると、（２）〜（３）区間にかけて、ハイサイド側のＭＯＳＦＥＴのゲートソース間を所定のインピーダンスに切り替えることができ、リカバリー後半に至ったとしてもハイサイド側のＭＯＳＦＥＴのゲートソース間電圧Ｖｇｓ１を閾値電圧Ｖｔ未満に抑制できる。 （もっと読む）

【課題】微細化に適し、且つ演算処理を行う各種論理回路において、演算処理を実行中に電源をオフする場合でも、電源をオフする直前に入力された電位を保持できる論理回路を提供することである。また、該論理回路を有する半導体装置を提供することである。
【解決手段】入力端子および出力端子と、入力端子および出力端子に電気的に接続された主要論理回路部と、入力端子および主要論理回路部に電気的に接続されたスイッチング素子を有し、スイッチング素子の第１端子は入力端子と電気的に接続されており、スイッチング素子の第２端子は主要論理回路を構成する１以上のトランジスタのゲートと電気的に接続されており、スイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０^−１７Ａ以下のトランジスタとする論理回路である。また、このような論理回路を有する半導体装置である。 （もっと読む）

【課題】スイッチングトランジスタを適切にオフ動作する。
【解決手段】スイッチング回路装置は，高電位端子に接続されたドレインと低電位電源に接続されたソースとゲートとを有し，高電位端子と低電位電源との間に接続されたスイッチングトランジスタと，入力制御信号に応答して，スイッチングトランジスタのゲートにスイッチングトランジスタの閾値電圧より高い高電位と前記低電位電源の電位とを有する駆動パルスを出力する駆動回路とを有し，駆動回路は，スイッチングトランジスタのゲートとソースとの間に設けられた第１の駆動トランジスタを含む第１のインバータを有し，駆動パルスにより前記スイッチングトランジスタがオンからオフに変化するときに，第１の駆動トランジスタが導通してスイッチングトランジスタのゲートとソース間を短絡する。 （もっと読む）

【課題】プッシュ・プル接続された二つのスイッチ素子のＯＮ／ＯＦＦを切り換えること
によって生じる電力損失を抑制する。
【解決手段】プッシュ・プル接続された二つのスイッチ素子に対して並列に還流ダイオー
ドを設けておく。そして、何れのスイッチ素子もＯＦＦの期間（デッドタイム期間）では
、ＯＮにしようとする方のスイッチ素子に設けられた還流ダイオードに順方向電圧がかか
ったら、デッドタイム期間を終了して、一方のスイッチ素子をＯＮにする。こうすれば、
二つのスイッチ素子の寄生容量での電荷の回生および充電が完了した後に、スイッチ素子
をＯＮに切り換えることができるので、ＯＮにしようするスイッチ素子の寄生容量に蓄え
られた電荷が、ＯＮにしたスイッチ素子を流れて電力損失が発生することを回避すること
が可能となる。 （もっと読む）

【課題】高位電源の電位より高い又は低位電源の電位より低い伝送信号を、ＭＯＳトランジスタを用いたアナログスイッチにより好適に阻止可能なアナログスイッチ回路を提供する。
【解決手段】第１のアナログスイッチ１１と、第１のアナログスイッチ１１の制御端子１１ｃに至る制御信号経路２１上に設けられた第２のアナログスイッチ１２と、伝送信号の電位が所定の高電位レベルより高い場合又は伝送信号の電位が所定の低電位レベルより低い場合に第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡するよう構成された第３のアナログスイッチ１３と、を備え、第２のアナログスイッチ１２は、少なくとも第３のアナログスイッチ１３が第１のアナログスイッチ１１の一方の入出力端子１１ａと制御端子１１ｃとを短絡する場合に、所定のレベルの電位が印加されてオフするようＭＯＳトランジスタを用いて構成される。 （もっと読む）

【課題】マルチモードシステムにおいてＳＯＩ基板上に形成された高周波スイッチの挿入損失特性を改善する。
【解決手段】少なくとも１つの第１ポート１０および第２ポート２０、共通ポート３０、第１および第２シリーズスイッチ４０，５０を有する。第１ポート、第２ポートは、各々高周波信号を入力または出力する。共通ポートは、第１ポートまたは第２ポートを介して入出力される高周波信号を送信または受信する。第１シリーズスイッチは、少なくとも１つの第１のＦＥＴを備え、第１のＦＥＴのゲートに接続される第１ゲート抵抗への印加電圧に応じて第１ポートと共通ポートとの間を導通または遮断する。第２シリーズスイッチは、少なくとも１つの第２のＦＥＴを備え、第２のＦＥＴのゲートに接続され、第１ゲート抵抗よりも大きな抵抗値を有する第２ゲート抵抗への印加電圧に応じて第２ポートと共通ポートとの間を導通または遮断する。 （もっと読む）

【課題】トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。
【解決手段】電源電位（ＶＤＤ、ＶＳＳ）が供給される第１のトランジスタ（３２、３３）を有するスイッチ回路（３１）と、入力信号が印加される入力端（ＩＮ）と第１のトランジスタの制御端子（ゲート）との間に接続された補正回路（３４、３６）とを有し、前記制御端子と入力端との間に接続された容量（Ｃ２、Ｃ３）と、該容量と前記制御端子との間のノード（Ｎ５、Ｎ６）と電源電位との間に設けられた、第１のトランジスタと概ね同じしきい値を有するダイオード接続された第２のトランジスタ（３５、３７）と、第２のトランジスタに直列に接続されたスイッチ（ＳＷ２、ＳＷ３）とを有するデジタル回路（３０）を提供する。 （もっと読む）

【課題】 スイッチ回路におけるリーク電流を低減すること。
【解決手段】 本電子回路は、一端がそれぞれの入力端子ＡＮ１〜ＡＮｎに接続され、他端が共通の出力端子ＯＵＴに接続された複数のスイッチ回路ＳＷ１〜ＳＷｎであって、入力端子ＡＮｉと出力端子ＯＵＴとの間に直列に接続された第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂを含む複数のスイッチ回路ＳＷ１〜ＳＷｎと、第１スイッチＳＷｉａと第２スイッチＳＷｉｂとの中間に位置する中間ノードＭｉに対し、出力端子ＯＵＴの電圧を供給する電圧供給回路２０と、を備えることを特徴とする。 （もっと読む）

【課題】リーク電流がスイッチ回路に接続される回路に影響を与えることを抑制することが可能なスイッチ回路の提供。
【解決手段】第１の電位と第２の電位の間の接続状態をオンオフする第１のトランジスタと、該第１のトランジスタのドレインにソースが接続され、前記第１のトランジスタと略同一の特性を有する第２のトランジスタとを備え、前記第１のトランジスタをオフした時に、前記第１のトランジスタのゲート−ソース間電圧Ｖ_GS1と、前記前記第２のトランジスタのゲート−ソース間電圧Ｖ_GS2が略等しくなることを特徴とするスイッチ回路。 （もっと読む）

【課題】端子切替時の挿入損失の増加を抑制した半導体スイッチを提供する。
【解決手段】実施形態によれば、電源回路部と制御回路部とスイッチ部とを備えた半導体スイッチが提供される。前記電源回路部は、内部電位生成回路と第１のトランジスタとを有する。前記内部電位生成回路部は、電源線に接続され、入力電位よりも高い第１の電位を生成する。前記第１のトランジスタは、前記内部電位生成回路の入力と出力との間に接続され、前記第１の電位が前記入力電位よりも低下したときオンして前記第１の電位を前記入力電位以上に保持するようにしきい値電圧が設定されたことを特徴とする。前記制御回路部は、前記第１の電位を供給され、ハイレベルまたはローレベルの制御信号を出力する。前記スイッチ部は、前記制御信号を入力して端子間の接続を切り替える。 （もっと読む）

【課題】小型化と高いアイソレーションを実現可能な半導体装置を提供する。
【解決手段】装置本体２は、半導体素子搭載部３と、第１の導電体４及び第２の導電体５を有する。第１の導電体４及び第２の導電体５は、半導体素子搭載部３の周囲に互いに近接して設けられている。半導体素子は、半導体素子搭載部に配設される。半導体素子は、第１のスルースイッチＦＥＴ１と、第１のシャントスイッチＦＥＴ１と、第２のスルースイッチＦＥＴ２と、第２のシャントスイッチＦＥＴ２と、を有する。第１のスルースイッチＦＥＴ１は、共通端子ＡＮＴと第１の高周波端子ＲＦ１との間に接続される。第１のシャントスイッチＦＥＴ１は、第１の高周波端子ＲＦ１に接続される。第２のスルースイッチＦＥＴ２は、共通端子ＡＮＴと第２の高周波端子ＲＦ２との間に接続される。第２のシャントスイッチＦＥＴ２は、一端が第２の高周波端子ＲＦ２に接続される。 （もっと読む）

【課題】しきい電圧Ｖ_Ｔが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するＣＭＯＳ回路さらには半導体装置を提供することである。
【解決手段】ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなＭＯＳＴ（Ｍ）を含む出力段回路において、その非活性時には、前記ＭＯＳＴ（Ｍ）のゲートとソース間を逆バイアスするように該ＭＯＳＴ（Ｍ）のゲートに電圧を印加する。すなわち、ＭＯＳＴ（Ｍ）がｐチャンネル型の場合にはｐ型のソースに比べて高い電圧をゲートに印加し、また、ＭＯＳＴ（Ｍ）がｎチャンネル型の場合にはｎ型のソースに比べて低い電圧をゲートに印加する。活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する。 （もっと読む）

【課題】高周波信号が通る信号線と、オーディオ信号が通る複数の信号線が合流して使用される場合において、高周波信号およびオーディオ信号に発生する歪成分を抑制する。
【解決手段】高周波信号を伝送可能なケーブルの端子と、オーディオ信号を専用に伝送するケーブルの端子を共通に挿し込むことができる共通端子５０からの信号線は二つに分岐して、高周波系スイッチ（ＵＳＢスイッチ１０）の一端と、第１階層のオーディオ系スイッチ（オーディオスイッチ２０）の一端にそれぞれ接続される。高周波系スイッチの他端からの信号線は目的の回路に接続される。第１階層のオーディオ系スイッチの他端からの信号線は複数に分岐して、それぞれ第２階層のオーディオ系スイッチ（ヘッドホンスイッチ２１、マイクスイッチ２２）の一端に接続される。第２階層の複数のオーディオ系スイッチの他端からのそれぞれの信号線はそれぞれの目的の回路に接続される。 （もっと読む）

【課題】負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とする。
【解決手段】負電圧レベルシフト回路４ａは、第３のレベルシフタ１３ａと、第４のレベルシフタ１４ａとを具備すると共に、レベルシフト基準電圧回路３からの切替信号に応じて第４のレベルシフタ１４ａを短絡、開放するレベルシフト切替スイッチ８ａとを具備してなり、負電圧ＶＳＳの大きさに応じて、レベルシフト切替スイッチ８ａのオン、オフを選択することで、負電圧ＶＳＳの変動に対して正常な回路動作を確保できる範囲である動作ウィンドの拡張が可能に構成されたものとなっている。 （もっと読む）

【課題】発振信号にノイズが発生してデッドタイムパルスが短くなる場合でも、ハイサイドドライブ信号およびローサイドドライブ信号を切り替えて出力することが可能なドライブ信号生成回路を提供する。
【解決手段】ドライブ信号生成回路１は、第１のパルス信号を出力するデッドタイムパルス生成回路１ａと、第２のパルス信号Ａを出力するデッドタイム調整回路１ｂと、第３のパルス信号Ｂを出力する補償パルス生成回路１ｃと、第２のパルス信号Ａと第３のパルス信号Ｂとの論理和を演算し、この演算結果に応じた第４のパルス信号Ｚを出力するＯＲ回路１ｄと、第４のパルス信号Ｚに応じて、ハイサイドドライブ信号ＳＨおよびローサイドドライブ信号ＳＬを出力する論理回路１ｅと、を備える。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】直列に複数個接続されたそれぞれのＭＩＳＦＥＴＱ_Ｎ１〜Ｑ_Ｎ５のソース領域とドレイン領域の間に、ソース領域の電位を基準としてドレイン領域に正電圧を印加する場合と、ソース領域の電位を基準としてドレイン領域に負電圧を印加する場合のいずれの状態においても、ソース領域の電位とドレイン電極の電位が同電位の状態よりも容量が減少する電圧依存性を持つ歪補償用容量回路ＣＡＰＣ２が接続されている。 （もっと読む）

【課題】通過損失が少なく出力特性が良いＳＯＩ基板上の高周波スイッチ回路を提供する。
【解決手段】本発明の実施形態の高周波スイッチ回路は、シリコン基板２０上に形成された酸化膜２１上に、第１の端子１と、入出力端子２と、第１の電極４ｂが前記第１の端子１に電気的に接続され、第２の電極４ｃが前記入出力端子２に接続されたＦＥＴ４とを備える。第１の層間絶縁膜２２が前記ＦＥＴを周囲から離間分離し前記酸化膜２１に達する溝に埋め込まれて配置され、前記酸化膜２１と接続され、前記ＦＥＴ４を周囲から絶縁する。導電体層１０が、前記溝内の前記第１の層間絶縁膜２２上に形成され、接地端子ＧＮＤに接続される。第２の層間絶縁膜２３が、前記導電体層１０上及び前記ＦＥＴ４上に形成される。直流電圧を供給する配線層７が、前記溝内の第１の層間絶縁膜２２上且つ前記導電体層１０上に前記第２の層間絶縁膜２３を介して形成されている。 （もっと読む）

【課題】コストの増大を抑え、ひずみ特性の良好な高周波スイッチ回路およびその設計方法を提供する。
【解決手段】共通端子と個別端子との間に高周波スイッチ部を備え、高周波スイッチ部は、スタック段数ｎ段の直列スイッチ素子群と、スタック段数ｎ＋１段以上の直列スイッチ素子群で構成されている。スタック段数の異なる直列スイッチ素子群は、レイアウト面積と高調波特性に関連するコスト係数のトレードオフ関係を微調整し、最適なひずみ特性を実現しつつ、チップ面積の増加を抑制する。 （もっと読む）