【課題】ヘテロ接合を利用した新規な保護素子を提供すること。
【解決手段】 半導体装置１０の保護部３６は、配線下層１１Ｂと、配線下層１１Ｂとは異なるバンドギャップを有する配線上層１３を有している。配線上層１３は、第１部位４１と中間部位４３と第２部位４５を含んでいる。配線上層１３と配線下層１１Ｂの接合面に形成される２次元電子ガス層が、第１部位４１と中間部位４３の間で分離されており、第２部位４５と中間部位４３の間で分離されている。第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ドレイン電極２１に電気的に接続されている。第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ソース電極２８に電気的に接続されている。中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ゲート電極２５に電気的に接続されている。 （もっと読む）

【課題】サージ印加時における内部回路の誤動作を防止する。
【解決手段】半導体チップ（１０）は、複数のパッド（Ｐ１１、Ｐ１２）と、複数のパッド（Ｐ１１、Ｐ１２）と電源ライン（１５、１６）との間に接続された複数の静電破壊保護素子（１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ）と、複数のパッドのうち少なくとも２つのパッド（Ｐ１１、Ｐ１２）に現れる印加電圧（Ｓ１１、Ｓ１２）が同一の論理レベルか否かを監視するサージ検出部（１３）と、サージ検出部（１３）の検出結果（Ｓ１３）に応じてその動作が許可／禁止される内部回路（１４）と、を有する。 （もっと読む）

【課題】ＧａＮ系半導体を用い耐圧の異なるトランジスタを作り分ける。
【解決手段】基板１上方に第１、第２ＧａＮ系半導体層３，４、電極層５、第１絶縁膜６を積層し、電極層５及び第１絶縁膜６をパターニングして、第１ゲート電極５と第１絶縁膜６が積層された第１構造と、第２ゲート電極５と第１絶縁膜６が積層された第２構造を形成し、第１、第２構造を覆って第２絶縁膜７を形成し、第１ゲート電極５とその両側領域を露出する第１開口８ＳＤ、第２ゲート電極５を挟んでそれぞれ一方側、他方側に配置された第２、第３開口８Ｓ，８Ｄを有する第１マスクを用いて、第２絶縁膜７を異方性エッチングし、第１開口内８ＳＤにおいて、第１構造の側面上にサイドウォール絶縁膜７ＳＷを残しつつ、第１ゲート電極を挟んでコンタクトホール９Ｓ，９Ｄを形成し、第２、第３開口内に、それぞれコンタクトホール９Ｓ，９Ｄを形成し、各コンタクトホールに電極を形成する。 （もっと読む）

【課題】 従来に比べて小型で、素子機能部間で、高い周波数の信号を高精度に伝送することができる集積型半導体装置を提供する。
【解決手段】
サファイア単結晶基板１０の一方主面１０Ａ上に配置された第１素子機能部２６と、一方主面上１０Ａに配置された第１アンテナ部２３と、他方主面１０Ｂに配置された第２素子機能部３６と、他方主面１０Ｂ上に配置された第２アンテナ部３３とを備え、第１素子機能部２６が第１アンテナ部２３に送信用電気信号を送り、第１アンテナ部２３が送信用電気信号に応じた電波を発信し、第２アンテナ部３３がサファイア単結晶基板１０を透過した電波を受信することで、高い周波数の信号を基板の上下面で高精度に処理することができる。 （もっと読む）

【課題】 少ない工程数で形成でき、耐熱性に優れた温度センサを備える炭化珪素半導体装置を得る。
【解決手段】 炭化珪素基板１の活性領域ＡＲに形成された半導体素子と、活性領域ＡＲを取り囲むように炭化珪素基板１中に形成されたウエル領域５と、炭化珪素基板１上に配設される多結晶シリコンからなるゲート電極８と、ゲート電極８と同時に形成され、その一部を用いて形成した測温抵抗体１７と、を備えることを特徴とする。 （もっと読む）

【課題】半導体素子が有する寄生容量や寄生インダクタンスによる電力の損失を抑えるこ
とが出来る、整流回路の提供を課題とする。
【解決手段】入力された交流電圧の振幅に従い、前段の回路と該整流回路の間におけるイ
ンピーダンスを整合または不整合にする。入力される交流電圧が規定の振幅以下である場
合は、インピーダンスを整合にし、該交流電圧をそのまま整流回路に印加する。逆に入力
される交流電圧が規定の振幅よりも大きい場合は、インピーダンスを不整合にし、反射に
より該交流電圧の振幅を小さくしてから整流回路に印加する。 （もっと読む）

【課題】本発明は、基板に元々付着していた不純物及び成長炉内の不純物を低減することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板を成長炉内に搬入する搬入工程と、該基板の上と該成長炉の内壁に、該基板表面と該成長炉内の不純物を吸収する不純物吸収層を形成する吸収層形成工程と、該不純物吸収層と、該基板の一部とをエッチングすることで該基板を薄化基板にするエッチング工程と、該薄化基板の上にバッファ層を形成するバッファ層形成工程と、該バッファ層の上に半導体層を形成する半導体層形成工程と、を備えたことを特徴とする。 （もっと読む）

【課題】バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供する。
【解決手段】バーティカル型のバイポーラトランジスタ１０は、シリコン基板１に形成されたＰ型のベース領域１３と、シリコン基板１に形成されてベース領域１３に接するエミッタ領域１５と、シリコン基板１の表面であってベース領域１３とエミッタ領域１５との境界部２１上に形成されたシリコン酸化膜１７と、シリコン酸化膜１７上に形成されたポリシリコンパターン１９と、を有する。シリコン酸化膜１７とシリコン基板１との界面に塩素が１×１０^１７ｃｍ^−３以上の濃度で存在する。 （もっと読む）

【課題】静電破壊による歩留まりの低下を防ぐことができる半導体装置。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが含まれるものとする。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）