ヘテロ接合バイポーラトランジスタ
【課題】高電流注入における高周波特性が改善されたダブルヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】基板１上に、サブコレクタ層２、コレクタ層、ベース層４、エミッタ層５、キャップ層６が順次積層されたダブルヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層が、第１の半導体層３１と第２の半導体層３２の積層構造から形成され、第１の半導体層３１と第２の半導体層３２がＴｙｐｅ−ＩＩ型のヘテロ接合を形成し、第２の半導体層３２とベース層４がホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成することを特徴とするダブルヘテロ接合バイポーラトランジスタを構成する。
【解決手段】基板１上に、サブコレクタ層２、コレクタ層、ベース層４、エミッタ層５、キャップ層６が順次積層されたダブルヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層が、第１の半導体層３１と第２の半導体層３２の積層構造から形成され、第１の半導体層３１と第２の半導体層３２がＴｙｐｅ−ＩＩ型のヘテロ接合を形成し、第２の半導体層３２とベース層４がホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成することを特徴とするダブルヘテロ接合バイポーラトランジスタを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘテロ接合バイポーラトランジスタに関し、特に、基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたｎｐｎ形のヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）には、ベース層とコレクタ層に同じ半導体材料を用いたシングルヘテロ接合バイポーラトランジスタ（ＳＨＢＴ：Single HBT）と、異なる半導体材料を用いたダブルへテロ接合バイポーラトランジスタ（ＤＨＢＴ：Double HBT）とがある。一般に、エピタキシャル結晶成長が容易なことからＳＨＢＴ構造が用いられる場合が多いが、コレクタ耐圧を大きくする必要がある場合などは、コレクタ層に広バンドギャップ半導体材料を用いたＤＨＢＴ構造が採用されている。
【０００３】
さらに、ＤＨＢＴには、ベース層の半導体材料とコレクタ層の広バンドギャップ半導体材料がＴｙｐｅ−Ｉ型のヘテロ接合を形成するもの（以下、単に「Ｔｙｐｅ−Ｉ型ＤＨＢＴ」という）と、Ｔｙｐｅ−ＩＩ型のヘテロ接合を形成するもの（以下、単に「Ｔｙｐｅ−ＩＩ型ＤＨＢＴ」という）がある。
【０００４】
Ｔｙｐｅ−Ｉ型ＤＨＢＴは、使用できる半導体材料の組み合わせが豊富にあり、しかも、エピタキシャル結晶成長が比較的容易なことから、早い時期から、多くの研究機関で開発が進められてきた。このＴｙｐｅ−Ｉ型ＤＨＢＴは、ベース層と広バンドギャップ層の間に伝導帯端エネルギ障壁が生じてしまうために、いわゆる電流ブロッキング効果が働いてしまうという問題があったが、現在では、組成傾斜層などを用いることによって良好なデバイス特性が得られている。しかしながら、高電流注入領域においては、コレクタ空間電荷の増加とともに組成傾斜層の効果が緩和されてしまうために、ＳＨＢＴ並みの高周波特性を得ることは難しいものとされている。
【０００５】
一方、Ｔｙｐｅ−ＩＩ型ＤＨＢＴは、Ｔｙｐｅ−ＩＩ型ヘテロ接合を形成する半導体材料の組み合わせが少なく、エピタキシャル結晶成長も比較的難しいこともあり、最近になって開発が進められるようになった。しかしながら、Ｔｙｐｅ−ＩＩ型ＤＨＢＴは、ベース層と広バンドギャップ層の間に伝導帯端エネルギ障壁が発生しないために、層構造に特殊な工夫を施さなくとも良好なデバイス特性を得ることができる。その結果、Ｔｙｐｅ−Ｉ型ＤＨＢＴと同等かそれ以上の性能を示すものが既に報告されている。
【０００６】
図４は、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴの一例を示す図である。同図に示すように、半絶縁性ＩｎＰからなる基板１上に高濃度に不純物が添加されたｎ型のＩｎＰからなるサブコレクタ層２が形成され、サブコレクタ層２上にｎ型のＩｎＰからなるコレクタ層３が形成され、コレクタ層３上に高濃度に不純物が添加されたｐ型のＧａＡｓＳｂからなるベース層４が形成され、ベース層４上にｎ型のＩｎＡｌＰからなるエミッタ層５が形成され、エミッタ層５上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層６が形成され、キャップ層６上にエミッタ電極１３が形成されている。また、サブコレクタ層２上にコレクタ電極１１が形成され、ベース層４上にベース電極１２が形成されている。
【０００７】
図５は、図４記載の破線Ａ−Ａ’における、エミッタ層５からコレクタ層３までのエネルギ・バンド図である。同図に示すように、ベース層４に使用されるＧａＡｓＳｂとコレクタ層３に使用されるＩｎＰは、Ｔｙｐｅ−ＩＩ型ヘテロ接合を形成するために、ベース層４からコレクタ層３へと注入される電子に対して伝導帯端エネルギ障壁が形成されない。このため、図４に示すＴｙｐｅ−ＩＩ型ＤＨＢＴは、コレクタ耐圧が大きく、かつ、高電流注入領域においても優れた高周波特性が得られるものと期待されている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】C. Maneux, M. Belhaj, B. Grandchamp, N. Labat,and A. Touboul, “Two-Dimensional DC Simulation Methodology for InP/GaAs0.51Sb0.49/InP Heterojunction Bipolar Transistor,”Solid-State Electronics, Vol. 49, pp. 956−964, 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
さらに、図５に示すように、Ｔｙｐｅ−ＩＩ型ＤＨＢＴでは、ベース層４とコレクタ層３の間に価電子帯端エネルギ障壁が形成されるために、ベース層４からコレクタ層３へ正孔が注入されることがない。このため、Ｔｙｐｅ−ＩＩ型ＤＨＢＴでは、ＳＨＢＴとは異なり、高電流注入領域においてベース・プッシュ・アウト効果（あるいは、カーク効果）が発生しない。従って、Ｔｙｐｅ−ＩＩ型ＤＨＢＴは、ＳＨＢＴと比べても、より優れた高周波特性を示すことが期待される。
【００１０】
しかしながら、実際は、Ｔｙｐｅ−ＩＩ型ＤＨＢＴが、ＳＨＢＴと同等あるいはそれ以上の高周波特性を示すことを報告した例はない。図６は、実際に、本発明者らが試作した図４に記載のＴｙｐｅ−ＩＩ型ＤＨＢＴと、ＩｎＰ／ＩｎＧａＡｓ系ＳＨＢＴの電流利得遮断周波数を、コレクタ電流密度の関数としてプロットし、比較したものである。ここでは、両者の高周波特性を公平に比較評価するために、エミッタ層、ベース層、コレクタ層を同じ厚さにしている。具体的には、エミッタ層は４０ｎｍ、ベース層は３５ｎｍ、コレクタ層は１５０ｎｍである。同図から分かるように、電流利得遮断周波数のピーク値として、Ｔｙｐｅ−ＩＩ型ＤＨＢＴでは３００GHｚ、ＳＨＢＴでは３４０GHｚが得られており、Ｔｙｐｅ−ＩＩ型ＤＨＢＴの高周波特性が、必ずしもＳＨＢＴよりも優れているわけではない。さらに重要なことは、電流利得遮断周波数のピーク値を与えるコレクタ電流密度（〜６ｍＡ／μｍ２）を超えた高電流注入領域においては、Ｔｙｐｅ−ＩＩ型ＤＨＢＴの方が、ＳＨＢＴより、はるかに急激に電流利得遮断周波数が劣化していくということである。この事実は、高電流注入領域において、ベース・プッシュ・アウト効果以外の深刻な問題が、Ｔｙｐｅ−ＩＩ型ＤＨＢＴで生じていることを示唆している。
【００１１】
こうした問題は、最近、２次元デバイス・シミュレーションによって以下のように説明されている（上記非特許文献１参照）。図７と図８に、各々、高電流注入領域におけるＳＨＢＴと従来のＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図を示す。ここで、ＳＨＢＴのコレクタ層、ベース層、エミッタ層は、各々、ｎ型のＩｎＧａＡｓ、ｐ型のＩｎＧａＡｓ、ｎ型のＩｎＰから形成されている。ＳＨＢＴでは、図７に示すように、コレクタ空間電荷によってエネルギ・バンドが湾曲し、ベース層からコレクタ層へ正孔が注入されやすくなる。そのため、コレクタ層において、走行電子が少数キャリアとなる擬似的なベース領域（ベース・プッシュ・アウト領域）が形成される。その結果、実効的なベース走行時間が増加するとともにコレクタ容量が増加する。これが、いわゆる、ベース・プッシュ・アウト効果（あるいは、カーク効果）である。
【００１２】
一方、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴでは、図８に示すように、ベース層４とコレクタ層３の間に価電子帯端不連続によるエネルギ障壁が存在するために、正孔がベース層４からコレクタ層３へ注入されることはない。そのため、コレクタ層３にベース・プッシュ・アウト領域は形成されない。しかしながら、正孔がコレクタ層３へ注入されないためにコレクタ電子による空間電荷が補償されず、エネルギ・バンドがより大きく湾曲してしまうという別の問題が発生する。その結果、ベース層とコレクタ層の接合付近に伝導帯端ポテンシャル・ノッチ構造が形成され、同時に、電子蓄積層が形成される。このように、局所的な領域に電子蓄積が生じると電子のコレクタ走行時間が急激に増加してしまうので、電流利得遮断周波数は急激に減少することになる。また、蓄積された電子は、ベース層４の正孔とダイポールを形成することになるので、コレクタ容量も急激に増加してしまう。その結果、最大発振周波数も急激に減少することになる。すなわち、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴでは、ベース・プッシュ・アウト効果とは異なる、別の機構に基づくコレクタ空間電荷効果が働く結果、高周波性能が劣化することになる。
【００１３】
この新しい空間電荷効果は、Ｔｙｐｅ−ＩＩ型ヘテロ接合に由来するものであり、図６に示す実験事実から、ＳＨＢＴで生じる空間電荷効果に比べて高周波特性に及ぼす影響が大きいことが推察できる。
【００１４】
本発明は、この問題を解決するためになされたものであり、高電流注入領域における、Ｔｙｐｅ−ＩＩ型ＤＨＢＴの高周波特性を改善することを目的としている。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明においては、基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層が、前記サブコレクタ層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層とから構成されており、前記第１の半導体層と前記第２の半導体層が、Ｔｙｐｅ−ＩＩ型のヘテロ接合を形成しており、前記第２の半導体層と前記ベース層が、ホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成していることを特徴とする。
【００１６】
この場合、前記第１の半導体層の材料として、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかが用いられており、前記第２の半導体層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられており、前記ベース層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられていることを特徴としてもよい。
【発明の効果】
【００１７】
本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴは、ベース層と第２の半導体層がホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成しているために、コレクタ空間電荷が大きくなると、ベース層から第２の半導体層へ正孔が注入される結果、第２の半導体層における負電荷量が緩和され、コレクタ空間電荷によるバンド・ベンディングを緩和させることができる。これにより、接合付近における電子蓄積を回避することが可能となり、高電流注入領域における高周波特性を大幅に改善することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴを示す図である。
【図２】本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【図３】発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【図４】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴを示す図である。
【図５】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【図６】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴとＳＨＢＴの高周波特性を比較した図である。
【図７】ＳＨＢＴのエネルギ・バンド図である。
【図８】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【発明を実施するための形態】
【００１９】
図１に、本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴ構造の一例を示す。同図に示すように、コレクタ層は、サブコレクタ層２上に形成されたｎ型のＩｎＰからなる第１の半導体層である第１のコレクタ層３１と、第１のコレクタ層３１上に形成されたｎ型あるいはｉ型のＧａＡｓＳｂからなる第２の半導体層である第２のコレクタ層３２とによって構成されている。なお、その他の構成については、図４に示すものと同様なため、ここでは説明を省略する。
【００２０】
図２は、図１記載の破線Ａ−Ａ’における、エミッタ層５から第１のコレクタ層３１までのエネルギ・バンド図である。同図に示すように、第１のコレクタ層３１と第２のコレクタ層３２はＴｙｐｅ−ＩＩ型のヘテロ接合を形成しており、また、第２のコレクタ層３２とベース層４はホモ接合を形成している。
【００２１】
図３は、図１記載の破線Ａ−Ａ’における、高電流注入時のエネルギ・バンド図である。図３に示すように、ベース層４と第２のコレクタ層３２がホモ接合を形成しているために、高電流注入によってコレクタ空間電荷が大きくなると、ベース層４から第２のコレクタ層３２へ正孔が注入される。その結果、コレクタ電子による負電荷量が緩和され、空間電荷によるバンド・ベンディングも抑制される。すなわち、接合付近の空間電荷量に対して自動的な負帰還制御が働くことになり、局所的で急激な電荷蓄積を抑制あるいは回避することが可能となる。ベース層４から第２のコレクタ層３２への正孔注入は、ＳＨＢＴと同様のベース・プッシュ・アウト効果を招くことになるが、第２のコレクタ層３２の厚さを全コレクタ層厚の１／３以下にしておけば、その影響を比較的小さく抑えることができる。また第２のコレクタ層３２と第１のコレクタ層３１はＴｙｐｅ−ＩＩ型のヘテロ接合を形成していることから、伝導帯端不連続からの（高エネルギ）電子放出効果が働くことになる。その結果、第２のコレクタ層３２における電子濃度は減少し、空間電荷効果がより一層緩和されることが期待できる。以上のことから、高電流注入領域におけるＴｙｐｅ−ＩＩ型ＤＨＢＴの高周波特性を大幅に改善することが可能となる。
【００２２】
なお、上記の説明では、ベース層４と第２のコレクタ層３２に同じＧａＡｓＳｂを用いているが、本発明の効果を得るのに、必ずしも、ベース層４と第２のコレクタ層３２に同じ半導体材料を用いる必要はない。例えば、ベース層４に、ＡｌＡｓＳｂ組成（ｘ）をエミッタ側からコレクタ側に向かって０．１から０まで変化させたＡｌｘＧａ１−ｘＡｓＳｂからなる傾斜ベース構造を用い、第２のコレクタ層３２にＧａＡｓＳｂを用いてもよい。この場合、ベース層４と第２のコレクタ層３２の接合面が、ホモ接合を形成していれば十分である。
【００２３】
また、ベース層４と第２のコレクタ層３２がＴｙｐｅ−Ｉ型のヘテロ接合を形成しても良い。この場合、接合付近において正孔蓄積層が形成される結果、コレクタ空間電荷をより効率的に補償することができる。
【００２４】
なお、第２のコレクタ層３２は、一般に衝突イオン化係数が大きい狭バンドギャップ半導体材料で形成されることになるが、第２のコレクタ層３２の厚さを全コレクタ層厚の１／５以下にしておけば、コレクタ耐圧の劣化を十分小さく抑えることができる。すなわち、本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴにおいては、本来ＤＨＢＴ構造に要求されている高耐圧特性が損なわれることはない。
【００２５】
以上の実施の形態から、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴ構造に特有の空間電荷効果を抑制できるという、本発明によるコレクタ層構造の効果が分かる。本発明を用いることによって、高電流注入領域においても優れた高周波特性が実現できる結果、高耐圧と高速性能を兼ねそろえたＤＨＢＴ素子を提供することができる。本発明によるＴｙｐｅ−ＩＩ型ＤＨＢＴ構造は、高電流密度注入による高速動作を図る上で有利となる。
【００２６】
なお、本発明では、第１のコレクタ層３１にＩｎＰを、第２のコレクタ層３２にＧａＡｓＳｂを、ベース層４にＧａＡｓＳｂを用いた場合について詳細に述べたが、同様な効果は、第１のコレクタ層３１にＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかを用いた場合に対しても有効である。また、第２のコレクタ層３２にＡｌＧａＡｓＳｂやＩｎＧａＡｓＳｂのいずれかを用いた場合に対しても有効である。また、ベース層４にＡｌＧａＡｓＳｂやＩｎＧａＡｓＳｂのいずれかを用いた場合に対しても有効である。
【００２７】
また、本発明は上述した実施の形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは云うまでもない。
【符号の説明】
【００２８】
１：基板、２：サブコレクタ層、３：コレクタ層、４：ベース層、５：エミッタ層、６：キャップ層、１１：コレクタ電極、１２：ベース電極、１３：エミッタ電極、３１：第１のコレクタ層（請求項記載の第１の半導体層）、３２：第２のコレクタ層（請求項記載の第２の半導体層）。
【技術分野】
【０００１】
本発明はヘテロ接合バイポーラトランジスタに関し、特に、基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたｎｐｎ形のヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）には、ベース層とコレクタ層に同じ半導体材料を用いたシングルヘテロ接合バイポーラトランジスタ（ＳＨＢＴ：Single HBT）と、異なる半導体材料を用いたダブルへテロ接合バイポーラトランジスタ（ＤＨＢＴ：Double HBT）とがある。一般に、エピタキシャル結晶成長が容易なことからＳＨＢＴ構造が用いられる場合が多いが、コレクタ耐圧を大きくする必要がある場合などは、コレクタ層に広バンドギャップ半導体材料を用いたＤＨＢＴ構造が採用されている。
【０００３】
さらに、ＤＨＢＴには、ベース層の半導体材料とコレクタ層の広バンドギャップ半導体材料がＴｙｐｅ−Ｉ型のヘテロ接合を形成するもの（以下、単に「Ｔｙｐｅ−Ｉ型ＤＨＢＴ」という）と、Ｔｙｐｅ−ＩＩ型のヘテロ接合を形成するもの（以下、単に「Ｔｙｐｅ−ＩＩ型ＤＨＢＴ」という）がある。
【０００４】
Ｔｙｐｅ−Ｉ型ＤＨＢＴは、使用できる半導体材料の組み合わせが豊富にあり、しかも、エピタキシャル結晶成長が比較的容易なことから、早い時期から、多くの研究機関で開発が進められてきた。このＴｙｐｅ−Ｉ型ＤＨＢＴは、ベース層と広バンドギャップ層の間に伝導帯端エネルギ障壁が生じてしまうために、いわゆる電流ブロッキング効果が働いてしまうという問題があったが、現在では、組成傾斜層などを用いることによって良好なデバイス特性が得られている。しかしながら、高電流注入領域においては、コレクタ空間電荷の増加とともに組成傾斜層の効果が緩和されてしまうために、ＳＨＢＴ並みの高周波特性を得ることは難しいものとされている。
【０００５】
一方、Ｔｙｐｅ−ＩＩ型ＤＨＢＴは、Ｔｙｐｅ−ＩＩ型ヘテロ接合を形成する半導体材料の組み合わせが少なく、エピタキシャル結晶成長も比較的難しいこともあり、最近になって開発が進められるようになった。しかしながら、Ｔｙｐｅ−ＩＩ型ＤＨＢＴは、ベース層と広バンドギャップ層の間に伝導帯端エネルギ障壁が発生しないために、層構造に特殊な工夫を施さなくとも良好なデバイス特性を得ることができる。その結果、Ｔｙｐｅ−Ｉ型ＤＨＢＴと同等かそれ以上の性能を示すものが既に報告されている。
【０００６】
図４は、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴの一例を示す図である。同図に示すように、半絶縁性ＩｎＰからなる基板１上に高濃度に不純物が添加されたｎ型のＩｎＰからなるサブコレクタ層２が形成され、サブコレクタ層２上にｎ型のＩｎＰからなるコレクタ層３が形成され、コレクタ層３上に高濃度に不純物が添加されたｐ型のＧａＡｓＳｂからなるベース層４が形成され、ベース層４上にｎ型のＩｎＡｌＰからなるエミッタ層５が形成され、エミッタ層５上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層６が形成され、キャップ層６上にエミッタ電極１３が形成されている。また、サブコレクタ層２上にコレクタ電極１１が形成され、ベース層４上にベース電極１２が形成されている。
【０００７】
図５は、図４記載の破線Ａ−Ａ’における、エミッタ層５からコレクタ層３までのエネルギ・バンド図である。同図に示すように、ベース層４に使用されるＧａＡｓＳｂとコレクタ層３に使用されるＩｎＰは、Ｔｙｐｅ−ＩＩ型ヘテロ接合を形成するために、ベース層４からコレクタ層３へと注入される電子に対して伝導帯端エネルギ障壁が形成されない。このため、図４に示すＴｙｐｅ−ＩＩ型ＤＨＢＴは、コレクタ耐圧が大きく、かつ、高電流注入領域においても優れた高周波特性が得られるものと期待されている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】C. Maneux, M. Belhaj, B. Grandchamp, N. Labat,and A. Touboul, “Two-Dimensional DC Simulation Methodology for InP/GaAs0.51Sb0.49/InP Heterojunction Bipolar Transistor,”Solid-State Electronics, Vol. 49, pp. 956−964, 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
さらに、図５に示すように、Ｔｙｐｅ−ＩＩ型ＤＨＢＴでは、ベース層４とコレクタ層３の間に価電子帯端エネルギ障壁が形成されるために、ベース層４からコレクタ層３へ正孔が注入されることがない。このため、Ｔｙｐｅ−ＩＩ型ＤＨＢＴでは、ＳＨＢＴとは異なり、高電流注入領域においてベース・プッシュ・アウト効果（あるいは、カーク効果）が発生しない。従って、Ｔｙｐｅ−ＩＩ型ＤＨＢＴは、ＳＨＢＴと比べても、より優れた高周波特性を示すことが期待される。
【００１０】
しかしながら、実際は、Ｔｙｐｅ−ＩＩ型ＤＨＢＴが、ＳＨＢＴと同等あるいはそれ以上の高周波特性を示すことを報告した例はない。図６は、実際に、本発明者らが試作した図４に記載のＴｙｐｅ−ＩＩ型ＤＨＢＴと、ＩｎＰ／ＩｎＧａＡｓ系ＳＨＢＴの電流利得遮断周波数を、コレクタ電流密度の関数としてプロットし、比較したものである。ここでは、両者の高周波特性を公平に比較評価するために、エミッタ層、ベース層、コレクタ層を同じ厚さにしている。具体的には、エミッタ層は４０ｎｍ、ベース層は３５ｎｍ、コレクタ層は１５０ｎｍである。同図から分かるように、電流利得遮断周波数のピーク値として、Ｔｙｐｅ−ＩＩ型ＤＨＢＴでは３００GHｚ、ＳＨＢＴでは３４０GHｚが得られており、Ｔｙｐｅ−ＩＩ型ＤＨＢＴの高周波特性が、必ずしもＳＨＢＴよりも優れているわけではない。さらに重要なことは、電流利得遮断周波数のピーク値を与えるコレクタ電流密度（〜６ｍＡ／μｍ２）を超えた高電流注入領域においては、Ｔｙｐｅ−ＩＩ型ＤＨＢＴの方が、ＳＨＢＴより、はるかに急激に電流利得遮断周波数が劣化していくということである。この事実は、高電流注入領域において、ベース・プッシュ・アウト効果以外の深刻な問題が、Ｔｙｐｅ−ＩＩ型ＤＨＢＴで生じていることを示唆している。
【００１１】
こうした問題は、最近、２次元デバイス・シミュレーションによって以下のように説明されている（上記非特許文献１参照）。図７と図８に、各々、高電流注入領域におけるＳＨＢＴと従来のＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図を示す。ここで、ＳＨＢＴのコレクタ層、ベース層、エミッタ層は、各々、ｎ型のＩｎＧａＡｓ、ｐ型のＩｎＧａＡｓ、ｎ型のＩｎＰから形成されている。ＳＨＢＴでは、図７に示すように、コレクタ空間電荷によってエネルギ・バンドが湾曲し、ベース層からコレクタ層へ正孔が注入されやすくなる。そのため、コレクタ層において、走行電子が少数キャリアとなる擬似的なベース領域（ベース・プッシュ・アウト領域）が形成される。その結果、実効的なベース走行時間が増加するとともにコレクタ容量が増加する。これが、いわゆる、ベース・プッシュ・アウト効果（あるいは、カーク効果）である。
【００１２】
一方、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴでは、図８に示すように、ベース層４とコレクタ層３の間に価電子帯端不連続によるエネルギ障壁が存在するために、正孔がベース層４からコレクタ層３へ注入されることはない。そのため、コレクタ層３にベース・プッシュ・アウト領域は形成されない。しかしながら、正孔がコレクタ層３へ注入されないためにコレクタ電子による空間電荷が補償されず、エネルギ・バンドがより大きく湾曲してしまうという別の問題が発生する。その結果、ベース層とコレクタ層の接合付近に伝導帯端ポテンシャル・ノッチ構造が形成され、同時に、電子蓄積層が形成される。このように、局所的な領域に電子蓄積が生じると電子のコレクタ走行時間が急激に増加してしまうので、電流利得遮断周波数は急激に減少することになる。また、蓄積された電子は、ベース層４の正孔とダイポールを形成することになるので、コレクタ容量も急激に増加してしまう。その結果、最大発振周波数も急激に減少することになる。すなわち、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴでは、ベース・プッシュ・アウト効果とは異なる、別の機構に基づくコレクタ空間電荷効果が働く結果、高周波性能が劣化することになる。
【００１３】
この新しい空間電荷効果は、Ｔｙｐｅ−ＩＩ型ヘテロ接合に由来するものであり、図６に示す実験事実から、ＳＨＢＴで生じる空間電荷効果に比べて高周波特性に及ぼす影響が大きいことが推察できる。
【００１４】
本発明は、この問題を解決するためになされたものであり、高電流注入領域における、Ｔｙｐｅ−ＩＩ型ＤＨＢＴの高周波特性を改善することを目的としている。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明においては、基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層が、前記サブコレクタ層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層とから構成されており、前記第１の半導体層と前記第２の半導体層が、Ｔｙｐｅ−ＩＩ型のヘテロ接合を形成しており、前記第２の半導体層と前記ベース層が、ホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成していることを特徴とする。
【００１６】
この場合、前記第１の半導体層の材料として、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかが用いられており、前記第２の半導体層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられており、前記ベース層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられていることを特徴としてもよい。
【発明の効果】
【００１７】
本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴは、ベース層と第２の半導体層がホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成しているために、コレクタ空間電荷が大きくなると、ベース層から第２の半導体層へ正孔が注入される結果、第２の半導体層における負電荷量が緩和され、コレクタ空間電荷によるバンド・ベンディングを緩和させることができる。これにより、接合付近における電子蓄積を回避することが可能となり、高電流注入領域における高周波特性を大幅に改善することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴを示す図である。
【図２】本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【図３】発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【図４】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴを示す図である。
【図５】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【図６】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴとＳＨＢＴの高周波特性を比較した図である。
【図７】ＳＨＢＴのエネルギ・バンド図である。
【図８】従来のＴｙｐｅ−ＩＩ型ＤＨＢＴのエネルギ・バンド図である。
【発明を実施するための形態】
【００１９】
図１に、本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴ構造の一例を示す。同図に示すように、コレクタ層は、サブコレクタ層２上に形成されたｎ型のＩｎＰからなる第１の半導体層である第１のコレクタ層３１と、第１のコレクタ層３１上に形成されたｎ型あるいはｉ型のＧａＡｓＳｂからなる第２の半導体層である第２のコレクタ層３２とによって構成されている。なお、その他の構成については、図４に示すものと同様なため、ここでは説明を省略する。
【００２０】
図２は、図１記載の破線Ａ−Ａ’における、エミッタ層５から第１のコレクタ層３１までのエネルギ・バンド図である。同図に示すように、第１のコレクタ層３１と第２のコレクタ層３２はＴｙｐｅ−ＩＩ型のヘテロ接合を形成しており、また、第２のコレクタ層３２とベース層４はホモ接合を形成している。
【００２１】
図３は、図１記載の破線Ａ−Ａ’における、高電流注入時のエネルギ・バンド図である。図３に示すように、ベース層４と第２のコレクタ層３２がホモ接合を形成しているために、高電流注入によってコレクタ空間電荷が大きくなると、ベース層４から第２のコレクタ層３２へ正孔が注入される。その結果、コレクタ電子による負電荷量が緩和され、空間電荷によるバンド・ベンディングも抑制される。すなわち、接合付近の空間電荷量に対して自動的な負帰還制御が働くことになり、局所的で急激な電荷蓄積を抑制あるいは回避することが可能となる。ベース層４から第２のコレクタ層３２への正孔注入は、ＳＨＢＴと同様のベース・プッシュ・アウト効果を招くことになるが、第２のコレクタ層３２の厚さを全コレクタ層厚の１／３以下にしておけば、その影響を比較的小さく抑えることができる。また第２のコレクタ層３２と第１のコレクタ層３１はＴｙｐｅ−ＩＩ型のヘテロ接合を形成していることから、伝導帯端不連続からの（高エネルギ）電子放出効果が働くことになる。その結果、第２のコレクタ層３２における電子濃度は減少し、空間電荷効果がより一層緩和されることが期待できる。以上のことから、高電流注入領域におけるＴｙｐｅ−ＩＩ型ＤＨＢＴの高周波特性を大幅に改善することが可能となる。
【００２２】
なお、上記の説明では、ベース層４と第２のコレクタ層３２に同じＧａＡｓＳｂを用いているが、本発明の効果を得るのに、必ずしも、ベース層４と第２のコレクタ層３２に同じ半導体材料を用いる必要はない。例えば、ベース層４に、ＡｌＡｓＳｂ組成（ｘ）をエミッタ側からコレクタ側に向かって０．１から０まで変化させたＡｌｘＧａ１−ｘＡｓＳｂからなる傾斜ベース構造を用い、第２のコレクタ層３２にＧａＡｓＳｂを用いてもよい。この場合、ベース層４と第２のコレクタ層３２の接合面が、ホモ接合を形成していれば十分である。
【００２３】
また、ベース層４と第２のコレクタ層３２がＴｙｐｅ−Ｉ型のヘテロ接合を形成しても良い。この場合、接合付近において正孔蓄積層が形成される結果、コレクタ空間電荷をより効率的に補償することができる。
【００２４】
なお、第２のコレクタ層３２は、一般に衝突イオン化係数が大きい狭バンドギャップ半導体材料で形成されることになるが、第２のコレクタ層３２の厚さを全コレクタ層厚の１／５以下にしておけば、コレクタ耐圧の劣化を十分小さく抑えることができる。すなわち、本発明に係るＴｙｐｅ−ＩＩ型ＤＨＢＴにおいては、本来ＤＨＢＴ構造に要求されている高耐圧特性が損なわれることはない。
【００２５】
以上の実施の形態から、従来のＴｙｐｅ−ＩＩ型ＤＨＢＴ構造に特有の空間電荷効果を抑制できるという、本発明によるコレクタ層構造の効果が分かる。本発明を用いることによって、高電流注入領域においても優れた高周波特性が実現できる結果、高耐圧と高速性能を兼ねそろえたＤＨＢＴ素子を提供することができる。本発明によるＴｙｐｅ−ＩＩ型ＤＨＢＴ構造は、高電流密度注入による高速動作を図る上で有利となる。
【００２６】
なお、本発明では、第１のコレクタ層３１にＩｎＰを、第２のコレクタ層３２にＧａＡｓＳｂを、ベース層４にＧａＡｓＳｂを用いた場合について詳細に述べたが、同様な効果は、第１のコレクタ層３１にＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかを用いた場合に対しても有効である。また、第２のコレクタ層３２にＡｌＧａＡｓＳｂやＩｎＧａＡｓＳｂのいずれかを用いた場合に対しても有効である。また、ベース層４にＡｌＧａＡｓＳｂやＩｎＧａＡｓＳｂのいずれかを用いた場合に対しても有効である。
【００２７】
また、本発明は上述した実施の形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは云うまでもない。
【符号の説明】
【００２８】
１：基板、２：サブコレクタ層、３：コレクタ層、４：ベース層、５：エミッタ層、６：キャップ層、１１：コレクタ電極、１２：ベース電極、１３：エミッタ電極、３１：第１のコレクタ層（請求項記載の第１の半導体層）、３２：第２のコレクタ層（請求項記載の第２の半導体層）。
【特許請求の範囲】
【請求項１】
基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記コレクタ層が、前記サブコレクタ層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層とから構成されており、
前記第１の半導体層と前記第２の半導体層が、Ｔｙｐｅ−ＩＩ型のヘテロ接合を形成しており、
前記第２の半導体層と前記ベース層が、ホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成していることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１に記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層の材料として、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかが用いられており、
前記第２の半導体層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられており、
前記ベース層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項１】
基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記コレクタ層が、前記サブコレクタ層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層とから構成されており、
前記第１の半導体層と前記第２の半導体層が、Ｔｙｐｅ−ＩＩ型のヘテロ接合を形成しており、
前記第２の半導体層と前記ベース層が、ホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成していることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１に記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層の材料として、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかが用いられており、
前記第２の半導体層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられており、
前記ベース層の材料として、ＧａＡｓＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＧａＡｓＳｂのいずれかが用いられていることを特徴とするヘテロ接合バイポーラトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−９３３０（Ｐ２０１１−９３３０Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１４９４４４（Ｐ２００９−１４９４４４）
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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