半導体装置

【課題】保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供すること。
【解決手段】回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧アナログＩＣ（電源用、モータードライバ用ＩＣ等）の回路内部で生じるサージからドライバ用ＭＯＳ型半導体装置のゲート酸化膜を保護し、その手段としてパンチスルー耐圧を利用すること特徴とした半導体装置に関する。
【背景技術】
【０００２】
高耐圧アナログＩＣの出力（ドライバ）回路として用いられるＭＯＳ型半導体装置の中には、図５のようにドレイン−ソース間は高耐圧（例：５Ｖ、１２Ｖ等）に耐えうる構造を備えているが、ゲート酸化膜のみ薄くした構造とし、電源電圧が低下（例えば３．６Ｖ以下）してきても駆動可能な装置が使われる場合がある。
【０００３】
しかし、アナログＩＣには高圧電源を印加するため、図６に示したように出力回路を駆動するにはその回路の前段で出力回路への入力電圧を降圧して使用する必要がある。（なお、この前段回路はドレイン−ソース間、ゲート−ソース間どちらも高耐圧に耐えうる構造を有している。）
【０００４】
よって、出力回路の入力（ゲート）に予期しない条件下（サージ等）で高電圧が印加される可能性があり、出力回路のゲート酸化膜が破壊又はダメージを受ける。これを防ぐため、例えば図７のように、出力回路のゲートに印加できる電圧＋αでクランプ動作し、出力回路のゲート酸化膜を保護する半導体装置が必要となる。
【０００５】
一般的なｐｎ接合ダイオードを保護素子として使用する例もあるが、出力回路の入力電圧に合わせて動作電圧を下げるにはｐ型、ｎ型層の濃度を上げる必要があり、その副作用でリーク電流が増大してしまう。よって、リーク電流が低く抑えられ、かつ、動作電圧の低い保護素子が求められる。
【０００６】
特開２００９−２５３０５９（特許文献１）に開示された従来技術では、図８に示した縦型バイポーラトランジスタのコレクタ領域（２）とベース領域（５）を配線（１１）でショートさせ、エミッタ領域（６）−コレクタ領域（２）間のパンチスルー耐圧がクランプ電圧となるように使用することで、図９に示すようにリーク電流を抑えつつクランプ電圧を下げている。なお、パンチスルーとは、一般的には、電圧印加によりコレクタから伸びた空乏層がエミッタに達してブレイクダウンする現象であるが、特許文献１の場合は、エミッタからコレクタに空乏層が伸びてブレイクダウンする現象を指す。
【０００７】
一般的なｐｎ接合ダイオードの耐圧を下げて保護素子として使用するにはｐ型層、ｎ型層の濃度を上げるという手段しかないが、図９の破線で示すようにリーク電流も増加する。これに対してこの従来技術の保護素子はベース領域を低濃度で形成できるのでリーク電流が抑えられる。
【０００８】
さらに、この技術では、コレクタ−ベース間の接合耐圧をクランプ電圧として利用する一般的なバイポーラトランジスタの使用方法と違い、エミッタ（６）に最高電位を与え、エミッタ−コレクタ間耐圧を利用している。ｎ＋層のエミッタとｐ−層のベース間を逆バイアスすることで、積極的にベース側へ空乏層を延ばして、パンチスルーさせやすくする為である。パンチスルー耐圧はベース領域（５）の濃度と深さで決まり、これを変更することで保護素子のクランプ電圧を低くすることが可能となる（図９の実線で示された部分）。
【０００９】
また、特許文献２では、回路外部からのサージに対する保護（ＥＳＤ）のためにラテラル型トランジスタを用いる技術が開示されている。しかし、特許文献２に開示の技術は、回路外部からのサージに対する保護を目的とするものであり、回路内部の前段回路から過大電圧が入力された場合の保護を目的とするものではない。また特許文献３では、ＭＯＳ型トランジスタのソースとラテラル型トランジスタのエミッタを共用した構造を特徴とする、ＭＯＳ型トランジスタ保護素子が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２５３０５９号公報
【特許文献２】特開昭６２−０６９６７８号公報
【特許文献３】特開平０７−２０２１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１では、クランプ電圧がベース領域（Ｐ−型拡散層、図８の（５））の濃度と幅で決まるため、複数の異なったクランプ電圧の保護素子を形成する場合、動作電圧毎にこの層を形成する注入エネルギーやドーズを変える必要があり、コスト増加につながる。
【００１２】
また、あえて低い電圧でパンチスルーするように設計された専用の濃度プロファイルとなるので、通常の回路で使用するバイポーラトランジスタとの構造共通化は難しいという問題点がある。
【００１３】
本発明の目的は、保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
第１の視点において、本発明に係る半導体装置は、回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする。
【発明の効果】
【００１５】
従来技術では、所望のクランプ電圧に合わせてベース幅（注入深さ）またはベース濃度（注入量）を変える必要があるが、本発明ではベース幅を決定しているＳＴＩ（またはＬＯＣＯＳ）のマスク寸法を変えるだけでその調整が可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例に係る出力回路、前段回路、出力回路用保護素子接続図である。
【図２】本発明の一実施例に係る出力回路用保護素子の断面模式図である。
【図３】本発明の一実施例に係る出力回路用保護素子の動作を説明するための断面模式図である。
【図４】本発明の一実施例に係る出力回路用保護素子の効果を説明するための断面模式図である。
【図５】出力回路に用いられるＭＯＳ形半導体装置の一例の断面模式図である。
【図６】出力回路及び前段回路の接続の一例を示す説明図である。
【図７】出力回路、前段回路、出力回路用保護素子の接続の一例を示す説明図である。
【図８】従来技術の一例である保護素子の断面模式図である。
【図９】図８に示す保護素子における電流−印加電圧グラフである。
【発明を実施するための形態】
【００１７】
第１の視点において、前記横型バイポーラトランジスタは、コレクタとベースをショートさせて前記ＭＯＳ型半導体装置のゲート及び前記前段回路に接続し、エミッタを該ＭＯＳ型半導体装置のソースに接続することが好ましい。
【００１８】
または、前記横型バイポーラトランジスタは、エミッタとベースをショートさせて前記ＭＯＳ型半導体装置のゲート及び前記前段回路に接続し、コレクタを該ＭＯＳ型半導体装置のソースに接続することが好ましい。
【００１９】
また、前記横型バイポーラトランジスタのエミッタ−コレクタ間パンチスルー耐圧は、前記ＭＯＳ型半導体装置のゲート−ソース間推奨最大動作電圧よりも高く、絶対最大定格よりも低く設定されていることが好ましい。
【００２０】
また、前記横型バイポーラトランジスタのパンチスルー耐圧の大きさは、該横型バイポーラトランジスタのベース幅により調整されていることが好ましい。
【００２１】
また、前記ＭＯＳ型半導体装置は、高耐圧アナログＩＣに用いられる出力回路用ＭＯＳ型半導体装置であることが好ましい。
【実施例】
【００２２】
以下に本発明に係る半導体装置の実施例を、添付図面を参照して説明する。図１は、本発明の実施例１に係る半導体装置の、保護素子を含む回路構成図である。図１に示すように、本発明の典型的な実施例１は、出力回路であるＭＯＳ型半導体装置と、その前段回路の間にゲート保護素子を接続した回路構成で、そのゲート保護素子の構造は図２に示すような横型のバイポーラトランジスタを用いる。
【００２３】
図２で示した横型バイポーラトランジスタのコレクタとベースを、図１に示すように配線でショートさせ、その端子を出力回路の入力へ、エミッタは出力回路のソースに接続する。図３は、実施例１に係る保護素子（横型バイポーラトランジスタ）の動作を示す断面模式図である。横型バイポーラトランジスタは逆バイアスされ、図３に示すように、エミッタからコレクタへ向かって空乏層が広がり、パンチスルーによるブレイクダウンでクランプが動作する。
【００２４】
横型バイポーラトランジスタのクランプ電圧はベース幅を決定しているＳＴＩ（またはＬＯＣＯＳ）のマスク寸法を変えるだけで容易に変更できるため、図４（Ａ）、（Ｂ）にそれぞれ示すように、同一の半導体濃度プロファイルで、複数の異なるクランプ電圧を持った保護素子を形成できる。図４に示した例では、図４（Ａ）に示す保護素子のベース幅ａのほうが、図４（Ｂ）に示す保護素子のベース幅ｂよりも小さい。ベース幅がａ＜ｂなので、クランプ電圧も（Ａ）の装置＜（Ｂ）の装置となる。即ち、マスク寸法以外の製造装置や製造条件を変えることなく、異なるクランプ電圧を持つ保護素子を形成でき、コスト低減を図ることができる。
【００２５】
実施例１の構造ではベース層の濃度は薄くしたままでよいため、エミッタ−ベース間ジャンクション耐圧が大きく設定でき、先にパンチスルー耐圧でクランプ動作電圧が決まるようにできる。また、ベース濃度が薄いことで、通常電圧動作時のリーク電流を低減できるという効果もある。
【００２６】
実施例１の構造ではコレクタ、エミッタの両方を高濃度拡散層で形成しているため、ベースとコレクタを同電位としているが、他の実施例として、ベースとエミッタを配線でショートし、この端子を出力回路の入力と接続し、コレクタを出力回路のソースに接続することも可能である（図示せず）。
【００２７】
さらに、本保護素子と同一の構造を有する横型バイポーラトランジスタは、そのベース幅を広げることで耐圧を上げることができるので、一般的な小信号回路用の能動素子としても使用することが可能である。即ち、通常の回路で使用するバイポーラトランジスタとの構造共通化を図ることができる。
【００２８】
以上、本発明を上記実施形態に即して説明したが、本発明は上記実施形態の構成にのみ制限されるものではなく、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。即ち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正及び開示した要素ないし組成の、目的に応じた任意の選択、組み合わせを含むことは勿論である。

【特許請求の範囲】
【請求項１】
回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、
該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。
【請求項２】
前記横型バイポーラトランジスタは、コレクタとベースをショートさせて前記ＭＯＳ型半導体装置のゲート及び前記前段回路に接続し、エミッタを該ＭＯＳ型半導体装置のソースに接続することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記横型バイポーラトランジスタは、エミッタとベースをショートさせて前記ＭＯＳ型半導体装置のゲート及び前記前段回路に接続し、コレクタを該ＭＯＳ型半導体装置のソースに接続することを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記横型バイポーラトランジスタのエミッタ−コレクタ間パンチスルー耐圧は、前記ＭＯＳ型半導体装置のゲート−ソース間推奨最大動作電圧よりも高く、絶対最大定格よりも低く設定されていることを特徴とする、請求項１〜３のいずれか一に記載の半導体装置。
【請求項５】
前記横型バイポーラトランジスタのパンチスルー耐圧の大きさは、該横型バイポーラトランジスタのベース幅により調整されていることを特徴とする、請求項１〜４のいずれか一に記載の半導体装置。
【請求項６】
前記ＭＯＳ型半導体装置は、高耐圧アナログＩＣに用いられる出力回路用ＭＯＳ型半導体装置であることを特徴とする、請求項１〜５のいずれか一に記載の半導体装置。

【図１】