【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】ＩｎＰの半導体基板２１上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード５０において、半導体基板２１上にエピタキシャル結晶成長させた層には、ｐ型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板２１よりも小さい材料からなるｐ領域５０ｄと、ｐ領域５０ｄの半導体基板２１寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるＩ領域５０ｃと、Ｉ領域５０ｃの半導体基板２１寄りの面に接し、ｎ型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板２１よりも大きい材料からなり、Ｉ領域５０ｃから半導体基板２１側に向かう程不純物濃度が低下する濃度減少部（５４〜５７）を有するｎ領域５０ｂが含まれている。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】本発明は、基板に元々付着していた不純物及び成長炉内の不純物を低減することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板を成長炉内に搬入する搬入工程と、該基板の上と該成長炉の内壁に、該基板表面と該成長炉内の不純物を吸収する不純物吸収層を形成する吸収層形成工程と、該不純物吸収層と、該基板の一部とをエッチングすることで該基板を薄化基板にするエッチング工程と、該薄化基板の上にバッファ層を形成するバッファ層形成工程と、該バッファ層の上に半導体層を形成する半導体層形成工程と、を備えたことを特徴とする。 （もっと読む）

【課題】バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供する。
【解決手段】バーティカル型のバイポーラトランジスタ１０は、シリコン基板１に形成されたＰ型のベース領域１３と、シリコン基板１に形成されてベース領域１３に接するエミッタ領域１５と、シリコン基板１の表面であってベース領域１３とエミッタ領域１５との境界部２１上に形成されたシリコン酸化膜１７と、シリコン酸化膜１７上に形成されたポリシリコンパターン１９と、を有する。シリコン酸化膜１７とシリコン基板１との界面に塩素が１×１０^１７ｃｍ^−３以上の濃度で存在する。 （もっと読む）

【課題】ホールド電圧が高いエミッタ・ベース短絡型の保護素子が設けられた半導体装置を提供する。
【解決手段】半導体装置１は、基板１０と、前記基板上に形成された第１導電形の半導体層１１と、前記基板と前記半導体層との間に形成された第１導電形の埋込層１３と、前記半導体層上に形成された第２導電形のウェル１４と、前記半導体層上であって、前記ウェルから離隔し、前記埋込層の直上域に形成された第１導電形の第１コンタクト層１５と、前記ウェル上に形成された第２導電形の第２コンタクト層１６と、前記ウェル上であって、前記第１コンタクト層と前記第２コンタクト層との間に形成された第１導電形の第３コンタクト層１７と、前記埋込層と前記第１コンタクト層との間に形成され、前記第１コンタクト層に接した第１導電形のディープ層１８と、を備える。 （もっと読む）

【課題】所望のブレークダウン電圧を確保し、大きな放電電流を流せるＥＳＤ保護特性の良好なＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３からなるＰＮ接合ダイオード３５と、Ｐ＋型拡散層６と繋がるＰ＋型引き出し層５ａをエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ型半導体基板１をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とでＥＳＤ保護素子を構成する。Ｐ＋型埋め込み層３はアノード電極１０に接続され、Ｐ＋型拡散層６と、それと接続され、取り囲むＮ＋型拡散層７とはカソード電極９に接続される。カソード電極９に正の大きな静電気が印加されるとＰＮ接合ダイオード３５がブレークダウンし、そのときの放電電流Ｉ１によりＰ＋型引き出し層５ａよりＮ−型エピタキシャル層４の電位が下がり寄生ＰＮＰバイポーラトランジスタ３８がオンし、大きな放電電流Ｉ２が流れる。 （もっと読む）

【課題】所望のブレークダウン電圧が確保でき、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を実現する。
【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成する。Ｐ＋型埋め込み層３はＰ＋型引き出し層５と一体となりＮ−型エピタキシャル層４を貫通させアノード電極１０と接続される。Ｐ＋型埋め込み層３等で囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７と該Ｎ＋型拡散層７と接続され、これを取り囲むＰ＋型拡散層６を形成する。Ｎ＋型拡散層７、Ｐ＋型拡散層６はカソード電極９に接続される。Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５等をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とＰＮ接合ダイオード３５でＥＳＤ保護素子を構成する。 （もっと読む）

【課題】成長時間を短縮してスループットを向上することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】基板２上に、電子供給層６，１０及びチャネル層８を有する高電子移動度トランジスタ構造層３を形成する工程と、高電子移動度トランジスタ構造層３上に、コレクタ層１４、ベース層１５、エミッタ層１６及びノンアロイ層１８を有するヘテロバイポーラトランジスタ構造層４を形成する工程と、を有するトランジスタ用エピタキシャルウェハの製造方法において、ヘテロバイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下で、かつ、一定の成長温度で成長するようにした。 （もっと読む）

【課題】保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供すること。
【解決手段】回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。 （もっと読む）

【課題】ラテラル・バイポーラトランジスタを有する半導体装置であって、エミッタポリシリコンに対する良好なコンタクトを得ることができる半導体装置及びその半導体装置の製造方法を提供する。
【解決手段】ラテラル・バイポーラトランジスタを有する半導体装置であって、ラテラル・バイポーラトランジスタは、第１の導電層を構成する基板と、第１の導電層上に配置されたｎ−ｈｉｌｌ層３１２と、ｎ−ｈｉｌｌ層３１２を囲む素子分離酸化膜３２０に開口されたオープン領域と、オープン領域上に形成されるポリシリコン膜９１０と、ポリシリコン膜９１０から固相拡散されたエミッタ領域と、素子分離酸化膜３２０に形成されたダミーゲートポリシリコン７０６と、を有し、ダミーゲートポリシリコン７０６によってポリシリコン膜９１０からの固相拡散されるエミッタ領域の形状が制御される。 （もっと読む）

【課題】半導体ウエハに厚みばらつきがある前提で、コストアップをすることなく高品質の半導体素子を提供すること。
【解決手段】第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、活性層と埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、活性層に、埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、活性層に、埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、ベース領域内に、ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、ベース領域を形成するステップは、活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする。 （もっと読む）

【課題】単体構造のＨＢＴデバイスと同等の信頼性を得る。
【解決手段】化合物半導体からなる、高電子移動度トランジスタ（ＨＥＭＴ）とヘテロバイポーラトランジスタ（ＨＢＴ）とを、同一基板上に重ねてエピタキシャル成長した多層構造のトランジスタ素子において、エピ層として内在するインジウムガリウムリン層（ＩｎＧａＰ）のバンドギャップエネルギを１．９１ｅＶ以上にすることを特徴とする。 （もっと読む）

【課題】ダイオード等の保護素子の外付けによる部品点数の増加及び占有面積の増大を抑えた、双方向に高いアバランシュエネルギー耐量を有する窒化物半導体装置を提供する。
【解決手段】半導体基板１０は、第１のｎ型領域１２Ａ、第２のｎ型領域１２Ｂとともにトランジスタ１１を構成する。半導体基板１０の裏面には、裏面電極１３が接合され、また、半導体基板１０の上には、ＨＦＥＴ２１が形成されている。ＨＦＥＴ２１は、ＡｌＧａＮ層２３Ａ及びＧａＮ層２３Ｂを備える半導体層積層体２３と、第１のオーミック電極２４Ａ、第２のオーミック電極２４Ｂ、第１のゲート電極２５Ａ、第２のゲート電極２５Ｂにより構成されている。第１のオーミック電極２４Ａと第１のｎ型領域１２Ａ、第２のオーミック電極２４Ｂと第２のｎ型領域１２Ｂはそれぞれ電気的に接続されている。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】充分な選択比を備え、また、除去が比較的容易なエッチングストッパ層を得る。
【解決手段】ＧａＡｓ基板１０上に設けられた高電子移動度トランジスタ構造２０と、高電子移動度トランジスタ構造２０の上に設けられたヘテロ接合バイポーラトランジスタ構造４０と、を備え、高電子移動度トランジスタ構造２０とヘテロ接合バイポーラトランジスタ構造４０との間には、Ａｓ濃度が１．０×１０^１６ａｔｏｍｓ／ｃｃ以上１．０×１０^２１ａｔｏｍｓ／ｃｃ以下のＩｎＧａＡｓＰ層からなるエッチングストッパ層３０を備える。 （もっと読む）

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。 （もっと読む）

【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。
【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。 （もっと読む）

【課題】オン抵抗の低いストッパー層を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板８上に、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層９、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層１０、ＩｎＧａＡｓ層からなるチャネル層１２、ノンドープ又は低濃度ｎ型不純物を含有するＧａＡｓ層又はＡｌＧａＡｓ層からなるショットキー層１４、ノンドープ又は低濃度ｎ型不純物を含有するＩｎＧａＰ層からなるストッパー層１５、ｎ型不純物を含有するＧａＡｓ層からなるキャップ層１６を積層したＨＥＭＴ構造１８を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ１７において、ストッパー層１５におけるＩｎＧａＰ中のＡｓが占めるＶ族原子分率が１５％以下であるものである。 （もっと読む）