【課題】ショットキーバリア量子井戸のトンネルトランジスタを提供する。
【解決手段】素子構造は、一つ或は複数の導電ベースリージョン３３、第一半導体バリアーリージョン、第二半導体バリアーリージョン、導電エミッタリージョン３１、導電コレクタリージョン３５などを含み、第一半導体バリアーリージョン或は第二半導体バリアーリージョンのサイズは１００Åより小く、第一ショットキーバリアの接合を第一半導体バリアーリージョンと導電ベースリージョンのインターフェイスで生じ、第二ショットキーバリアの接合を第二半導体バリアーリージョンと導電ベースリージョンのインターフェイスで生じ、第三ショットキーバリアの接合を導電エミッタリージョンと第一半導体バリアーリージョンのインターフェイスで生じ、第四ショットキーバリアの接合を導電コレクタリージョンと第二半導体バリアーリージョンのインターフェイスで生じる。 （もっと読む）

【課題】バイポーラトランジスタのベース走行時間の低減とエミッタ・ベース接合容量の低減により、遮断周波数と低電流駆動性能の向上を図ったバイポーラトランジスタを提供する。
【解決手段】半導体基板上に設けられた第１導電型の第１の半導体層５と、前記第１の半導体層の上に設けられた第１導電型の第２半導体層６と、前記第２半導体層上に設けられた第２導電型の第３の半導体層７と、該第３の半導体層上に設けられ、開口部を有する第１の絶縁膜９と、前記開口部内に設けられた第１導電型の第４の半導体層１１と、前記第４の半導体層上に設けられた第１導電型の第５の半導体層１３とで構成され、第４の半導体層が第１の絶縁膜の側壁に接しないように形成し、少なくとも前記第４の半導体層と第１の絶縁膜で囲まれた空洞１２を有して成ることを特徴とする。 （もっと読む）

【課題】
ベース電極とコレクタ半導体の電荷注入障壁の制御が可能である、高性能な縦型薄膜のトランジスタ素子および製造方法を提供する。
【解決手段】
基板１０上に、第一電極２０と、コレクタ半導体層３０と、ベース電極４０と、エミッタ半導体層３１と、第二電極２１とを順次積層するトランジスタ素子において、コレクタ半導体層とエミッタ半導体層の間にベース電極が存在するようにするとともに、コレクタ半導体層が金属酸化物よりなることを特徴とする。 （もっと読む）

【課題】有機半導体層と別の有機半導体層との界面に電荷移動層を容易に形成することを可能にする。
【解決手段】基板１１上に形成された第１電極層１２と、前記第１電極層１２上に形成された第１導電型の第１有機半導体層１３と、前記第１有機半導体層１３上の一部に形成された第２電極層１４と、前記第２電極層１４の一部に接触していて前記第１有機半導体層１３上に形成された前記第１導電型とは導電型が逆の第２導電型の第２有機半導体層１５と、前記第２電極層１４に接続されていて前記第１有機半導体層１３と前記第２有機半導体層１５とが接触することでその接触界面に生成される電荷移動層１６と、前記第２有機半導体層１５上に形成された第３電極層１７を有する。 （もっと読む）

【課題】犠牲層を介してＩｎＰ系のデバイスを形成したときに、犠牲層としてＡｌＡｓ単層を用いたときのデバイス特性よりも良好なデバイス特性を得ることができ、かつ、犠牲層をエッチングする際に、デバイス層もエッチングされてしまう虞のない半導体デバイスの製造方法を提供する。
【解決手段】保護膜３５の平坦面３５Ａに支持基板１０を接合もしくは接着したのち、ＩｎＰと疑似格子整合するＩｎＡｌＡｓからなる犠牲層４２を、フッ酸を用いて選択的に除去することにより、ＩｎＰ基板４１を、ＩｎＰ系のデバイス層２１を含む支持基板１０から剥離する。 （もっと読む）

【課題】コレクタ電流が流れている状態でのオン抵抗および耐圧を両方同時に向上させることが可能なＨＢＴを提供する。
【解決手段】ｎ型ＧａＡｓサブコレクタ層１０１と、ＧａＡｓサブコレクタ層１０１上に形成されたＩｎＧａＰコレクタ層１０２と、ＩｎＧａＰコレクタ層１０２上に形成されたｎ型ＧａＡｓコレクタ層１０３と、ＧａＡｓコレクタ層１０３上に形成されたｐ型ＧａＡｓベース層１０４と、ＧａＡｓベース層１０４上に形成されたｎ型ＧａＡｓエミッタ層１０５とを備え、ＧａＡｓサブコレクタ層１０１のキャリア濃度は、ＧａＡｓコレクタ層１０３のキャリア濃度より高く、ＩｎＧａＰコレクタ層１０２とＧａＡｓサブコレクタ層１０１との間には、ｐ型ＧａＡｓスペーサ層１１０が挿入される。 （もっと読む）

【課題】コレクタ電流が流れている状態でのオン抵抗および耐圧を両方同時に向上させることが可能なＨＢＴを提供する。
【解決手段】ｎ型のＧａＡｓサブコレクタ層１０１と、ＧａＡｓサブコレクタ層１０１上に形成されたＩｎＧａＰコレクタ層１０２と、ＩｎＧａＰコレクタ層１０２上に形成されたｎ型のＧａＡｓスペーサ層１０３と、ＧａＡｓスペーサ層１０３上に形成されたｎ型のＧａＡｓ第２コレクタ層１０４およびＧａＡｓ第１コレクタ層１０５と、ＧａＡｓ第１コレクタ層１０５上に形成されたｐ型のＧａＡｓベース層１１０と、ＧａＡｓベース層１１０上に形成されたｎ型のＩｎＧａＰエミッタ層１１１とを備え、ＧａＡｓサブコレクタ層１０１は、ＧａＡｓ第２コレクタ層１０４およびＧａＡｓ第１コレクタ層１０５より高いキャリア濃度を有し、ＧａＡｓ第２コレクタ層１０４はＧａＡｓ第１コレクタ層１０５より高いキャリア濃度を有する。 （もっと読む）

【課題】トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｂｉ−ＨＦＥＴであって、ＨＢＴは、順次積層されたサブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９及びＩｎＧａＰエミッタ層１１０を有し、サブコレクタ層１０７は、ＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとを有し、ＧａＡｓ外部サブコレクタ領域１０７ａ上には、メサ状のコレクタ部８３０と、コレクタ電極２０３とが離間して形成され、ＨＦＥＴは、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されたＧａＡｓキャップ層１０５と、ＧａＡｓキャップ層１０５上に形成されたソース電極３０４及びドレイン電極３０５とを有する。 （もっと読む）

【課題】 偶発的に生成される層を異方性エッチングすることにより、エッチングを行う時間によるエッチングのばらつきを改善し、かつ任意の層を異方性エッチングで一定量エッチングすることにより、回り込みエッチングの制御性の向上を図ることを実現する。
【解決手段】 第１の層の表面に第２の層を積層したものに、前記第１の層を横方向にエッチングする半導体素子の製造方法において、前記第２の層側から前記第１の層側に向かって縦方向に異方性エッチングを行うステップと前記第１の層を横方向に等方性エッチングを行うステップとを有することを特徴とする。 （もっと読む）

【課題】グラフェントランジスタ及び電子機器に関し、グラフェン膜を用いたチャネル層の特性を各場所で最適化することにより、グラフェントランジスタの性能を向上する。
【解決手段】一層以上のグラフェンからなる炭素膜１２をキャリアが走行する能動領域とするとともに、前記能動領域を構成する前記炭素膜のキャリアの走行方向に垂直な方向の幅を場所によって変化させる。 （もっと読む）

【課題】高耐圧電子デバイスおよび耐環境電子デバイスを提供する。
【解決手段】本発明においては、ダイオードやトランジスタ等の電子デバイス中で電子が走行する領域に、高純度の酸化モリブデンであって、その禁制帯幅が３．４５ｅＶ以上であるような酸化モリブデンが用いられる。本発明によれば、高耐圧特性および高耐環境特性を有する電子デバイスが実現できる。 （もっと読む）

【課題】レーザダイオード、トランジスタ、光検出器などの半導体構造に使用され、相分離を抑制または解消するとともに発光効率を向上させるIII族窒化物４元及び５元材料系並びに方法を提供する。
【解決手段】典型的な実施形態では、半導体構造は、ほぼ相分離なく形成された第１導電型のBAlGaN材料系を用いた４元材料層と、ほぼ相分離のないBAlGaN材料系を用いた４元材料活性層と、ほぼ相分離なく形成された逆導電型のBAlGaN材料系を用いた別の４元材料層を備えている。 （もっと読む）

【課題】第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、バイポーラトランジスタ１が形成される領域Ａに隣接するように素子分離絶縁膜１６ｂを形成する工程と、エミッタ電極２５の表面上にシリコン窒化膜４７ａを形成する工程と、領域Ａに不純物を注入する工程と、少なくとも素子分離絶縁膜１６ｂがスペーサ絶縁膜４２により覆われた状態でシリコン窒化膜４７ａを除去する工程と、シリコン窒化膜４７ａが除去された後に領域Ａおよび素子分離絶縁膜１６ｂを覆うようにシリコン窒化膜を形成する工程とを備える。 （もっと読む）

【課題】 半導体多層膜、例えば、コレクタ、ベース、エミッタに供する各半導体層をエピタキシャル成長により連続して形成する半導体多層膜において、上記コレクタ／ベース及びエミッタ／ベースの各層界面での、結晶性の悪化に伴うリーク電流の発生を抑制する。
【解決手段】 例えば、コレクタ（第１の第１導電型単結晶層）、ベース（第２導電型単結晶層）、エミッタ（第２の第１導電型単結晶層）に供する各半導体層を大気に曝すことなく連続的に形成する際、コレクタとエミッタとに供する各半導体層は減圧状態でエピタキシャル成長し、ベースに供する半導体層は、高真空状態でエピタキシャル成長する。 （もっと読む）

【課題】 本願発明は、高利得で高速動作に適したバイポーラトランジスタを提供するものである。より具体的な技術的な側面では、本願発明はトランジスタを微細化した際に、高利得と高速性を実現できるバイポーラトランジスタを提供することにある。
【解決手段】 本願発明は、ベース領域の側面に、ベース領域よりバンドギャップが広い外部ベース領域を設けた構造を有する。ベース領域はシリコン・ゲルマニウムが代表例である。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

【課題】エミッタ領域とコレクタ領域の間に存在する転位欠陥を実質上含まないＳｉＧｅバイポーラ・トランジスタを形成する方法を提供すること。
【解決手段】（ａ）少なくともバイポーラ・デバイス領域を含む構造を設けるステップであって、前記バイポーラ・デバイス領域が、半導体基板内に形成された第１の伝導タイプのコレクタ領域を少なくとも含むステップと、
（ｂ）前記コレクタ領域上にＳｉＧｅベース領域を堆積させるステップであって、堆積中に炭素を、前記コレクタ領域の全体および、前記ＳｉＧｅベース領域の全体にわたって連続的に成長させるステップと、
（ｃ）前記ＳｉＧｅベース領域上に、パターン形成されたエミッタ領域を形成するステップとを含む方法。 （もっと読む）

【課題】パワーアンプの歪特性及び効率を悪化させずに耐破壊性を向上させることが可能なヘテロ接合バイポーラトランジスタを提供すること
【解決手段】本発明にかかるヘテロ接合バイポーラトランジスタは、第１導電型のサブコレクタ層２と、第１導電型不純物を含む第１のコレクタ層４１と、第１のコレクタ層４１より第１導電型不純物の濃度が高い第３のコレクタ層４３と、前記第１のコレクタ層４１より第１導電型不純物の濃度が低い第２のコレクタ層４２と、第２導電型のベース層５と、ベース層５よりもバンドギャップの広い半導体を含む第１導電型のエミッタ層６と、第１導電型のエミッタキャップ層８と、を有するものである。 （もっと読む）

【課題】高出力化に付随して要求される破壊耐圧に優れた高耐圧化特性を有するヘテロ接合バイポーラトランジスタを提供する。
【解決手段】ｎ型ＧａＡｓサブコレクタ層１０１と、ｎ型ＧａＡｓサブコレクタ層１０１上に位置し、ＧａＡｓよりバンドギャップが広いＩｎＧａＰから構成されるｎ型ＩｎＧａＰ第３コレクタ層１０２と、ｎ型ＩｎＧａＰ第３コレクタ層１０２上に位置するｎ型ＧａＡｓ第２コレクタ層１０３と、ｎ型ＧａＡｓ第２コレクタ層１０３上に位置し、ＧａＡｓよりバンドギャップが広いＩｎＧａＰから構成されるｎ型ＩｎＧａＰ第２コレクタ層１０９とを備える。 （もっと読む）

【課題】ベースコレクタ耐圧と電流増幅率を確保し、ベース抵抗を低減したヘテロ接合バイポーラトランジスタを提供する。
【解決手段】基板表面上に、エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタである。 （もっと読む）