【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。 （もっと読む）

【課題】素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、ボディ領域１１ａ、１１ｂと、ボディ領域１１ａ、１１ｂ上にゲート絶縁層１２ａ、１２ｂを介して配置されるゲート電極１３ａ、１３ｂと、ボディ領域１１ａ、１１ｂを挟んで配置される一対のソース／ドレイン領域１４ａ、１４ｂ、１４ｃと、を有する電界効果型トランジスタ１０ａ、１０ｂを複数備え、複数のトランジスタ１０ａ、１０ｂは、ボディ領域１１ａ、１１ｂ同士が電気的に接続されており、複数のトランジスタ１０ａ、１０ｂの内の一のトランジスタ１０ａのゲート電極１３ａのみが、複数のトランジスタ１０ａ、１０ｂの内の何れかのトランジスタのボディ領域と電気的に接続される。 （もっと読む）

【課題】送信端子および受信端子に求められる特性を考慮して設計されたＦＥＴを有する高周波半導体スイッチを提供する。
【解決手段】高周波半導体スイッチ１０は、複数の電界効果型トランジスタ５０を有する。複数の電界効果型トランジスタ５０は、それぞれ、基板１００に間隔を置いて形成されたソース領域１３０およびドレイン領域１４０と、当該間隔上であって基板１００上に形成されたゲート１６０と、基板１００上に形成されソース領域に接続されるソースコンタクト１７２と、基板１００上に形成されドレイン領域１４０に接続されるドレインコンタクト１８２とを含む。受信端子側に接続される受信端子側トランジスタ５０ａのソースコンタクト１７２およびドレインコンタクト１８２間の距離Ｌｒは、送信端子側に接続される送信端子側トランジスタ５０ｃのソースコンタクト１７２およびドレインコンタクト１８２間の距離Ｌｔよりも長い。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板１０と、それに形成された素子ＺＤと、半導体基板１０を貫通するスルーホールＴＨと、半導体基板１０の両面側及びスルーホールＴＨの内面に形成されて、素子ＺＤを被覆する絶縁層１２とを備えた構造体を用意する工程と、スルーホールＴＨ内に貫通電極２０を形成する工程と、貫通電極２０を被覆する第１バリア金属層３０ａを形成する工程と、素子ＺＤの接続部に到達するコンタクトホールＣＨ１を形成する工程と、コンタクトホールＣＨ１内の素子ＺＤの接続部の自然酸化膜を除去する工程と、第１バリア金属層３０ａを利用して、貫通電極２０に接続される第１配線層４０と、コンタクトホールＣＨ１を通して素子ＺＤの接続部に接続される第２配線層４０ａとを形成する工程とを含む。 （もっと読む）

【課題】 シリコン貫通ビア構造およびシリコン貫通ビアを製作する方法を提供する。
【解決手段】 この方法は、（ａ）シリコン基板（１００）内にトレンチ（１４０）を形成するステップであって、トレンチ（１４０）が基板（１００）の上面（１０５）に対して開いているステップと、（ｂ）トレンチ（１４０）の側壁上に二酸化シリコン層（１４５）を形成するステップであって、二酸化シリコン層がトレンチ（１４０）を充填しないステップと、（ｃ）トレンチ内の残りの空間をポリシリコン（１６０）で充填するステップと、（ｄ）（ｃ）の後に、基板（１００）内にＣＭＯＳデバイス（２００）の少なくとも一部分を製作するステップと、（ｅ）トレンチ（１４０）からポリシリコン（１６０）を除去するステップであって、誘電体層（１４５）がトレンチの側壁上に残存するステップと、（ｆ）トレンチ（１４０）を導電性コア（２５５）で再充填するステップと、（ｇ）（ｆ）の後に、基板（１００）の上面（１０５）の上に１つまたは複数の配線層（２６０）を形成するステップであって、基板（１００）に隠されている１つまたは複数の配線レベルのうちの１つの配線レベル（２５５）の１つの電線（２６０）が導電性コア（２５５）の上面に接触するステップとを含む。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。または、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。 （もっと読む）

【課題】高電圧転送時におけるトランジスタの閾値電圧を低減する。
【解決手段】半導体装置は、素子分離絶縁層２２により囲まれた素子領域ＡＡを有する半導体基板２１と、素子領域ＡＡ上にゲート絶縁膜２５を介して設けられたゲート電極２６と、素子領域ＡＡ内にゲート電極２６を挟むように離間して設けられたソース領域２３及びドレイン領域２４とを有するトランジスタＴＲと、素子分離絶縁層２２上にトランジスタＴＲを挟むように設けられ、かつチャネル長方向に延在する第１及び第２の補助配線層２９、３０と、トランジスタＴＲがオン状態である間、第１及び第２の補助配線層２９、３０をゲート電圧と同じ極性の電圧に設定する制御回路１９とを具備する。 （もっと読む）

【課題】容量変化比の大きな可変容量ダイオード及び当該可変容量ダイオードを備えた半導体装置を提供することを目的とする。
【解決手段】半導体基板１の表面上に可変容量ダイオードを構成するＰ⁻層７及びＮ^＋層８、ＭＯＳトランジスタを構成するソース層１０及びドレイン層１１を形成する。次に、Ｎ^＋層８，ソース層１０及びドレイン層１１を露出させるコンタクトホール１３，１４を有する層間絶縁膜１２を形成する。次に、コンタクトホール１３内で露出したＮ^＋層８を被覆するレジスト層１５を形成する。次に、コンタクトホール１４を介して高濃度のＮ型不純物イオンをソース層１０及びドレイン層１１に注入してＮ^＋＋層１６を形成する。この際、不純物イオンがＮ^＋層８に注入されないようにする。次に、コンタクトホール１３，１４内にカソード電極１７，金属配線１８を形成する。 （もっと読む）

【課題】許容電流値が大きく、高集積化が可能な保護素子として機能させることのできる保護素子、及び、同保護素子を有する半導体装置を提供すること。
【解決手段】基板上に設けた素子を過電圧から保護する保護素子を有する半導体装置において、基板の上面に設けた半導体層と、この半導体層の所定位置に設けたビアホールとの界面にショットキー障壁を形成してなるショットキーバリアダイオードにより保護素子を構成した。 （もっと読む）

【課題】フリップチップ工法等による実装に於いてもＳＯＩ構造の支持基板の電位を安定的に固定可能にすると共に、低抵抗な基板コンタクトを形成する。
【解決手段】ＳＯＩ構造の支持基板１と最上層配線１３とを接続する複数の導電層と複数の配線層は、最上層配線１３と共にチップ周縁部に沿って形成され、以ってトランジスタＴｒが形成されるトランジスタ形成領域ＴＲの周囲に形成される。 （もっと読む）

【課題】２層の絶縁体層に挟まれた半導体層に肉厚部、例えば光導波路を形成する場合に、表面側の半導体層に形成される電気デバイスの設計を容易とする。
【解決手段】二重ＳＯＩ基板１０は、表面側から順に、シリコン層１５、絶縁膜（シリコン酸化膜）１４、シリコン層１３、絶縁膜１２を有する。上層絶縁膜１４の深さ分布を均一とし、下層絶縁膜１２の深さ分布を不均一とし、シリコン層１３に、所定の経路に沿った肉厚部を形成する。Ｓｉの屈折率は３．５であり、ＳｉＯ₂の屈折率は１．５である。シリコン層１３の肉厚部はコアとなり、この肉厚部に対応した絶縁膜１２，１４はクラッドとなり、所定の経路に沿った光導波路１６が形成される。表面側のシリコン層１５の厚さは一様であり、シリコン層１３の各部に作製されるＭＯＳデバイスの特性を容易に一致させることができ、電気デバイス全体としての設計が容易となる。 （もっと読む）

【課題】半導体素子に対するラッチアップ耐量を確保しつつ、かつ、半導体素子を備えたチップのサイズを小型化する。
【解決手段】Ｐ型シリコン基板１の表面側に半導体素子が形成されたＬｏｇｉｃ部２０と、Ｐ型シリコン基板１の表面側に形成されたＮ＋型領域１１およびＰ＋型領域１２を備えた入力保護部１０と、を有し、入力保護部１０においてＮ＋型領域１１が入力端子１３に接続されると共に、Ｐ＋型領域１２がグランド１４に接続され、入力端子１３に入力されたサージがＮ＋型領域１１およびＰ＋型領域１２を経由してグランド１４に除去されるようになっている半導体チップにおいて、Ｐ型シリコン基板１の裏面のうち、少なくともＮ＋型領域１１に対向する位置に溝２が形成され、この溝２の底部に電極３が形成されている。そして、この電極３はグランド１４に接続されている。 （もっと読む）

【課題】 本発明によれば、リーク電流の発生が抑制された半導体集積回路装置及びその製造方法を提供することができる。
【解決手段】 半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記第１の不純物領域に接続されたコンタクトと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、を有する半導体集積回路装置において、前記第２のゲート絶縁膜の誘電率は、前記第１のゲート絶縁膜の誘電率に比べて大きいことを特徴とする半導体集積回路装置。 （もっと読む）

【課題】サリサイド技術を用いてＭＯＳトランジスタのシリサイド領域及び非シリサイド領域を形成する工程において、シリサイド層を半導体基板へのダメージなく形成する。
【解決手段】第１のサイドウォールスペーサ１０８を有するゲート電極１０３及びソース・ドレイン拡散層１０９，１１０を被覆するようにＳｉＣ_ｗＨ_ｘＯ_ｙＮ_ｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜１１２を堆積する工程と、有機無機ハイブリッド膜１１２の所定部分を酸化層１１５に変換する工程と、酸化層１１５を選択的に除去して、ゲート電極１０３及びソース・ドレイン１０９，１１０の所定部分を開口すると同時に第１のサイドウォールスペーサ１０８の側面に第２のサイドウォールスペーサ１１６を形成する工程と、ゲート電極１０３及びソース・ドレイン拡散層１０９，１１０の開口部分をシリサイド化してシリサイド層１２０を形成する工程を含む。 （もっと読む）

【課題】 スイッチ機能が十分に得られ、常温においても十分にスイッチ動作ができ、微細化を図ることができるスイッチング素子を提供すること。
【解決手段】 基板１０１上に形成されたゲート絶縁膜１０２上に、第２絶縁膜１０５で隔てられた第１電極１０３と第２電極１０４を形成する。第１電極１０３は、ゲート絶縁膜１０２の表面に接する側の部分が鋭角断面を有するように、側面が傾斜している。ゲート絶縁膜１０２中に、２０ｎｍ以下の直径を有すると共に、第１電極３と第２絶縁膜１０５との境界が含まれる平面と略同一の平面上に配列された金属微粒子１０６を形成する。第１絶縁膜２中の金属微粒子６の数を、第１絶縁膜２の膜厚と、第１絶縁膜２への金属元素の注入及びアニール条件とで制御できるので、微細加工の最小加工寸法の制約を受けない。また、ゲート長を、ゲート絶縁膜１０２の厚みによって設定できるので、微細加工の最小加工寸法の制約を受けない。 （もっと読む）

【課題】 パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。また、半導体チップのサイズを縮小化できる技術を提供することにある。
【解決手段】 半導体チップ２０には、パワートランジスタが形成されたパワートランジスタ形成領域２１、ロジック回路が形成されたロジック回路形成領域２２およびアナログ回路が形成されたアナログ回路形成領域２３が形成されている。そして、パワートランジスタ形成領域２１には、パッド２５が形成されており、このパッド２５とリード２７ａとはワイヤ２９よりも断面積の大きいクリップ２８で接続されている。一方、ボンディングパッド２４は、ワイヤ２９によって接続されている。 （もっと読む）

【課題】 高耐圧の構成を簡単な製造方法により信頼性の高い半導体装置を製造することができるとともに、低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】 本発明の半導体装置は、高耐圧半導体素子（１０１）とロジック回路（２０１，３０１）がワンチップ上に集積されており、高電位側ロジック回路（３０１）を含む高耐圧電位島（４０２）を取り囲む複数の隔壁により分離するよう構成され、高電位側ロジック回路と高耐圧半導体素子の高電位側電極とを接続するレベルシフト配線領域（４０４）を有する多重トレンチ分離領域（４０５）を有しており、前記レベルシフト配線領域が本発明の半導体装置の製造方法において容易に、且つ確実に形成される。 （もっと読む）

【課題】 本発明は、温度に鈍感なＭＯＳトランジスタを提供し、このために本発明は、ゲート、ソース及びドレインを含むＭＯＳトランジスタにおいて、前記ソース−ドレインの間に流れる飽和電流値が温度変化によって変化するものを相殺させるように前記ソースのコンタクト抵抗が調節されたＭＯＳトランジスタを提供する。
【解決手段】 本発明のＭＯＳトランジスタにおいて、ソースのコンタクト抵抗を増加させるためにソースのコンタクトの個数が調節されたことであり、ソースのコンタクト個数は、ドレインのコンタクト個数より少ないことを特徴とする。また、所望のソース−ドレインの間の電流値がソースコンタクトのコンタクト抵抗が増加することによって減少されるものを補償するためにゲートの幅／長さの比率が調節され、ゲートの幅／長さの比率を大きくすることを特徴とする。 （もっと読む）

【課題】非シリサイド領域形成用の絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する。
【解決手段】ポリシリコン膜表面およびシリコン基板表面を露出させる第１工程と、レジストパターンニングする第２工程と、レジスト膜５をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜５が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する第３工程と、レジスト膜５を除去する第４工程と、シリコン基板１上に高融点金属膜６を堆積した後に第１の熱処理を行って、イオン注入領域以外の領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層７を形成する第５工程と、イオン注入領域上の高融点金属膜６を除去する第６工程とを含む。 （もっと読む）