イオン注入せずに縦型接合形電界効果トランジスタおよびバイポーラ接合トランジスタを製造する方法およびそれによって製造されたデバイス
縦型接合形電界効果トランジスタ（ＶＪＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）のような半導体デバイスを製造する方法が記載される。その方法はイオン注入を必要としない。ＶＪＦＥＴデバイスは、エピタキシャル成長した埋め込みゲート層のみでなく、エピタキシャル再成長したｎ型チャネル層及びエピタキシャル再成長したｐ型ゲート層も有する。その方法で製造されたデバイスも記載される。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に使われる節の見出しは、組織化目的（organizational purpose）のためのみに用いられ、何ら、本明細書に説明された内容を制限するものとして解釈されるべきではない。
【０００２】
本出願は、概して半導体デバイス及びそのデバイスを製造する方法に関する。
【背景技術】
【０００３】
電界効果トランジスタ（ＦＥＴ）は、弱い信号増幅のため（例えば、無線信号を増幅するため）に一般に使用される１つの型のトランジスタである。デバイスはアナログ信号またはデジタル信号を増幅することができる。それはまた、ＤＣを切り換えたり、発振器として機能することができる。ＦＥＴにおいて、電流は、チャネルと呼ばれる半導体経路に沿って流れる。チャネルの一端には、ソースと呼ばれる電極がある。チャネルの他端には、ドレインと呼ばれる電極がある。チャネルの物理的な直径は固定されるが、その有効な電気的な直径は、ゲートと呼ばれる制御電極への電圧の印加によって変化させ得る。ＦＥＴの伝導性は、時間の任意の所与の瞬間で、チャネルの電気的な直径に依存する。ゲート電圧への僅かな変化は、ソースからドレインまでの電流の大きな変化を引き起こし得る。このようにして、ＦＥＴは信号を増幅する。
【０００４】
ＦＥＴのゲートは、メタル半導体ショットキー障壁（ＭＥＳＦＥＴ）、ｐｎ接合（ＪＦＥＴ）または金属酸化膜半導体ゲート（ＭＯＳＦＥＴ）になり得る。ｐｎ接合電界効果トランジスタ（ＪＦＥＴ）は、ｎ型半導体（Ｎチャネル）またはｐ型半導体（Ｐチャネル）材料のチャネル、およびチャネルの上の反対の半導体型の半導体材料のゲートを有している。金属半導体型ＦＥＴ（ＭＥＳＦＥＴ）は、Ｎ型またはＰ型半導体材料のチャネルおよびチャネル上のショトキーメタルゲートを有している。
【０００５】
バイポーラ接合トランジスタ（ＢＪＴ）は、２つの連続したＰＮ接合を有している半導体デバイスである。ＢＪＴは、周囲の材料（surrounding material）の中のキャリアと反対の極性の多数荷電キャリアを有している、ベース（Ｂ）と知られる、薄くかつ典型的には軽くドープされた中央領域を有する。デバイスの２つの外部領域は、エミッタ（Ｅ）およびコレクタ（Ｃ）として知られる。適切な動作条件の下では、エミッタは、ベース領域に多数荷電キャリアを注入する。ベースは薄いので、これらの荷電キャリアのほとんどは、最終的にコレクタに達する。エミッタは、抵抗を少なくするために典型的には高度にドープされ、コレクタは、コレクタ−ベース接合の接合容量を少なくするために典型的には軽くドープされる。
【０００６】
ＦＥＴ及びＢＪＴのような半導体デバイスは、一般的に、イオン注入法を用いて製造される。しかしながら、イオン注入は、デバイスを製造するのに必要な時間を増加させて、デバイスへの損傷を結果として生じ得る、高温ポストインプラントアニール（high temperature post implant anneal）を必要とする。
【０００７】
従って、イオン注入を含まないＦＥＴまたはＪＢＴのような半導体デバイスを製造するための改善された方法に対する必要性が依然として存在する。
【発明の概要】
【課題を解決するための手段】
【０００８】
以下の工程を含む半導体デバイスを製造する方法が提供される：
ｎ型ソース層上に第１エッチングマスクを形成する工程、ここで、ｎ型ソース層はｎ型分離層上にあり、ｎ型分離層はｐ型埋め込みゲート層上にあり、ｐ型埋め込みゲート層はｎ型ドリフト層の上にあり、ｎ型ドリフト層はｎ型バッファ層上にあり、およびｎ型バッファ層はｎ型基板上にある；
第１エッチングマスクを使用して上部表面と側壁を有する隆起したソース領域を形成し、隆起した領域に隣接する埋め込みゲート層を露出させ、ソース層と分離層を介しておよび埋め込みゲート層へ、選択的にエッチングする工程；
第２エッチングマスクを、周辺部分の露出させたゲート層上に配置する工程；
第１エッチングマスクおよび第２エッチングマスクを使用して隆起した領域に隣接するｎ型ドリフト層を露出させ、それによって、上部表面と側壁を有するデバイスの周辺部分にｐ型材料の領域を形成して、埋め込みゲート層を介して選択的にエッチングする工程、ここで、隆起したソース領域のｐ型材料は、デバイスの周辺部分におけるｐ型材料の領域に接している；
第１エッチングマスクおよび第２エッチングマスクを取り除く工程；
隆起した領域の上部表面および側壁上に、隆起した領域に隣接するドリフト層の露出面に、およびデバイスの周辺部分におけるｐ型材料の領域上に、ｎ型チャネル層をエピタキシャル成長させる工程；
隆起した領域の上部表面上のソース層、隆起した領域に隣接するドリフト層、およびデバイスの周辺部分のｐ型材料の領域の上部表面を露出するために、選択的にｎ型チャネル層をエッチングする工程；
隆起した領域の上部表面上に、隆起した領域の側壁上のｎ型チャネル層上に、ドリフト層の露出面上に、およびデバイスの周辺部分におけるｐ型材料の領域上に、ｐ型ゲート層をエピタキシャル成長させる工程；
エッチング構造（feature）を第１平坦化材料で充填する工程；
隆起した領域の上部表面からエピタキシャル成長したｐ型ゲート層を取り除くために第１平坦化材料をエッチングする工程；
第１平坦化材料を取り除く工程；
隆起した領域の側壁上に酸化膜を成膜させる工程；
隆起した領域の上部表面上、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層上、およびデバイスの周辺領域におけるエピタキシャル成長したｐ型ゲート層上に、オーミックコンタクトを形成する工程；
バッファ層に対向する基板層上にオーミックコンタクトを形成する工程；
隆起した領域の側壁上にエピタキシャル成長したチャネルおよびゲート層がマスクされないように、エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料上、および隆起した領域の上部表面上のオーミックコンタクト材料上に、エッチングマスク材料を配置する工程；
エッチング構造を第２平坦化材料で充填する工程；
隆起した領域の側壁の上方部からエピタキシャル成長したｐ型ゲート層およびｎ型チャネル層を取り除くために、第２平坦化材料をエッチングする工程；
第２平坦化材料およびエッチングマスク材料を取り除く工程；
エッチング構造を第３平坦化材料で充填する工程；
隆起した領域の上部表面上のオーミックコンタクト材料を露出するために第３平坦化材料をエッチングする工程；
エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料を露出するために、デバイスの周辺部分において第３平坦化材料を介して選択的にエッチングする工程；
隆起した領域の上部表面上のオーミックコンタクト上に金属接点（contact）を形成する工程；
デバイスの周辺部分におけるエピタキシャル成長したｐ型ゲート層上のオーミックコンタクト上に金属接点を形成する工程；および
基板層上のオーミックコンタクト上に金属接点を形成する工程。
【０００９】
上記の方法によって製造された半導体デバイスも提供される。
【００１０】
上記のような１以上の半導体デバイスを含む回路も提供される。
【００１１】
これらの特徴および本教示の他の特徴が本明細書に詳しく説明される。
【００１２】
当業者は、以下に記載の図面が例示的目的のみであることを理解するだろう。図面は、何ら、本教示の範囲を制限することを意図しない。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｂ】図１Ｂは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｃ】図１Ｃは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｄ】図１Ｄは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｅ】図１Ｅは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｆ】図１Ｆは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｇ】図１Ｇは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｈ】図１Ｈは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｉ】図１Ｉは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｊ】図１Ｊは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｋ】図１Ｋは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｌ】図１Ｌは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｍ】図１Ｍは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｎ】図１Ｎは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｏ】図１Ｏは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｐ】図１Ｐは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｑ】図１Ｑは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【発明を実施するための形態】
【００１４】
本明細書を理解する目的において、本明細書中の「又は（or）」の使用は、別段の定めをした場合を除き、又は「及び／又は（and／or）」が明らかに不適当な場合を除き、「及び／又は（and／or）」を意味する。本明細書中の「１つの（a）」の使用は、別段の定めをした場合を除き、又は「１又はそれより多い（one or more）」が明らかに不適当な場合を除き、「１又はそれより多い（one or more）」ことを意味する。「備える（comprise／comprises）」、「備えている（comprising）」、「含む（include／includes）」、及び「含んでいる（including）」の使用は、代替可能であり、制限を意図するものではない。さらに、１またはそれより多い実施形態の記載が、「備えている（comprising）」の用語を用いる場合、当業者は、具体的な例において、その実施形態（単数／複数）が「から基本的になっている（consisting essentially of）」及び/又は「からなる（consist of）」という表現を用いて代替的に記載され得ることを理解する。いくつかの実施形態において、特定の動作を実行するための工程の順序又は順序は、本発明の教示内容が実施可能である限り、重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、２又はそれより多い工程または動作は、同時に行うことが可能である。
【００１５】
縦型接合形ＦＥＴ（ＶＪＦＥＴ）又はバイポーラ接合トランジスタ（ＢＪＴ）のような半導体デバイスを製造する方法が本明細書に記載される。その方法は、イオン注入を必要としない。
【００１６】
そのデバイスは、炭化ケイ素（ＳｉＣ）のようなワイドバンドギャップ半導体から製造することができる。従って、デバイスは高温での適用において使用することができる。
【００１７】
様々な実施形態に従って縦型接合形ＦＥＴを作る方法は、図１Ａ−１Ｐに示される。図１Ａに示されるように、Ｎ＋ソース層（１０）は、Ｎ−分離層（１２）の上にあり、Ｎ−分離層（１２）は、Ｐ＋埋め込みゲート層（１４）の上にあり、Ｐ＋埋め込みゲート層（１４）は、Ｎ−ドリフト層（１６）の上にあり、Ｎ−ドリフト層（１６）は、Ｎ＋バッファ層（１８）上にあり、Ｎ＋バッファ層（１８）は、Ｎ＋基板（２０）上にある。Ｎ＋ソース層（１０）は、０．５μｍの厚みおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。Ｎ−分離層（１２）は、厚み＞０．５μｍおよび１ｘ１０15−１ｘ１０1７／ｃｍ３のドーピング濃度を有し得る。Ｐ−埋め込みゲート層（１４）は、厚み＞１μｍおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。Ｎ−ドリフト層（１６）は、厚み＞０．５μｍおよび１ｘ１０15−５ｘ１０1５／ｃｍ３のドーピング濃度を有し得る。Ｎ＋バッファ層（１８）は、０．５μｍの厚みおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。Ｎ＋基板（２０）は、ドーピング濃度＞５ｘ１０１８／ｃｍ３を有し得る。様々な半導体層（１２）、（１２）、（１４）、（１６）、（１８）および（２０）は、炭化ケイ素（ＳｉＣ）のようなワイドバンドギャップ半導体材料から製造することができる。
【００１８】
図１Ｂに示されるように、第１エッチングマスク（２２）は、その後、Ｎ＋ソース層（１０）上に配置され得る。エッチングマスク（２２）は、Ｎｉ又は別の金属を含み得る。
【００１９】
代替的に、図１Ｃに示されるように、エピタキシャル再成長マスク層（２１）は、Ｎ−ソース層（１０）上に配置され得、エッチングマスク（２２）は、エピタキシャル再成長層（２１）上に配置され得る。エピタキシャル再成長マスク層（２１）は、ＣまたはＴａＣであり得る。エピタキシャル再成長マスク層は、０．５μｍ又はそれ以上の厚みを有し得る。
【００２０】
図１Ｄに示されるように、（存在するならば）エピタキシャル再成長層（２１）は、下層のＮ＋ソース層（１０）、およびＮ−分離層（１２）がそれを介してエッチングすることができ、Ｐ＋埋め込みゲート層（１４）がそれの中へ部分的にエッチングすることができる。その後、第１エッチングマスク（２２）を取り除かないで、第２エッチングマスク（２３）は、デバイスの周辺部分におけるＰ＋埋め込みゲート層（１４）の露出された一部分上にパターン形成され得る。第２エッチング（２３）マスクは、フォトレジスト材料であり得る。
【００２１】
Ｐ＋埋め込みゲート層（１４）は、下層のＮ−ドリフト層（１６）を露出するために、第１エッチングマスク（２２）および第２エッチングマスク（２３）を使用して選択的にエッチングされ得、それによって、デバイスの周辺部分におけるｐ型材料（１５）の領域を形成する。デバイスの周辺部分におけるｐ型材料（１５）を示す図１Ｅのデバイスの斜視図は、図１Ｆに示される。
【００２２】
図１Ｇに示されるように、その後、ｎ型チャネル層（２４）は、隆起した領域の上部表面および側壁、並びにトレンチの底表面上でエピタキシャル成長する（すなわち、再成長する）ことができる。
【００２３】
図１Ｈに示されるように、その後、トレンチの底表面および隆起した領域の上部表面からＮ型チャネル層（２４）を取り除き、隆起した領域の側壁にＮ型チャネル層（２４）を残すために、エッチング（例えばブランケットエッチング（blanket etching））が使用され得る。その後、エッチング損傷を除くために、犠牲酸化層（図示せず）が成長し得る。
【００２４】
図１Ｉに示されるように、その後、適合するＰ＋層（２６）が、隆起した領域の側壁上、隆起した領域の上部表面上、トレンチの底表面上、およびデバイスの電界領域内のＰ＋埋め込みゲート層材料（１５）上の、Ｎ型チャネル層（２４）上にエピタキシャル成長（すなわち、再成長）し得る。Ｐ＋再成長層は、０．２μｍの厚みおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。
【００２５】
図１Ｊに示されるように、その後、トレンチ充填工程が行われ得る。トレンチ充填材料（２８）は、フォトレジストまたは酸化物であり得る。その後、トレンチ充填材料の上部表面は平坦化され得る。
【００２６】
図１Ｋに示されるように、その後、トレンチ充填材料（２８）は、隆起した領域の上部表面からＰ＋再成長層（２６）を取り除くために、（例えば、ブランチエッチングによって）エッチングされ得る。エッチング中に、トレンチのトレンチ底表面でのＰ＋再成長層は、トレンチ充填材料（２８）によって保護される。
【００２７】
その後、メサエッチング（mesa etch）またはメサエッジターミネーションプロセス（mesa edge termination process）が実行され得る（図示せず）。
【００２８】
図１Ｌに示されるように、その後、トレンチ充填材料（２８）は取り除かれ得る。その後、酸化層（２９）が、デバイスの前側に成膜され、水平表面から取り除かれ、トレンチの側壁上およびデバイスの電界領域内のＰ＋材料（１５）の側壁上に酸化層（２９）を残し得る。
【００２９】
また、図１Ｌに示されるように、その後、オーミックコンタクト（３０）が、隆起した領域の上部表面上、デバイスの電界領域内のＰ＋材料（１５）上のＰ＋再成長層の上部表面上、およびバッファ層（１８）に対向する基板（２０）上に形成され得る。
【００３０】
オーミックコンタクト（３０）は、半導体の下層上にケイ化物層を成膜させ、次に、ケイ化物層を下層の半導体材料と反応させるためにアニール化させることにより形成され得る。隆起した領域の上部表面上のオーミックコンタクト（３０）、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層（２６）上のオーミックコンタクト（３０）、デバイスの周辺領域におけるｐ型材料（１５）上のエピタキシャル成長したｐ型ゲート層（３０）上のオーミックコンタクト（３０）は、自己整合（self-aligned）ケイ化物プロセス（すなわち、ケイ化物プロセス）を使用して形成され得る。
【００３１】
図１Ｍに示されるように、その後、エッチングマスク（３４）は、隆起した領域の上部表面およびトレンチの底表面上で形成され得る。エッチングマスク（３４）は、自己整合プロセスによって形成され得る。
【００３２】
また図１Ｍに示されるように、裏面金属層（３２）は、基板（２０）上のオーミックコンタクト（３０）上に形成され得る。
【００３３】
図１Ｎに示されるように、その後、トレンチは、トレンチ充填材料（３６）を充填される。トレンチ充填材料（３６）は、フォトレジストであり得る。
【００３４】
図１Ｏに示されるように、その後、トレンチ充填材料（３６）は、Ｎ＋ソース層（１０）が隆起した領域の側壁上のＮ型チャネル層（２４）と接しないように、エッチングされ、隆起した領域の側壁の上方部からＰ＋ゲート層（２６）およびＮ型チャネル層（２４）が取り除かれ得る。
【００３５】
図１Ｐに示されるように、その後、残りのトレンチ充填材料（３６）が取り除かれ得る。その後、トレンチはトレンチ充填材料（３８）で充填され得る。トレンチ充填材料（３８）は、酸化物であり得る。その後、パッシベーション工程が行われ得る。
【００３６】
図１Ｑに示されるように、その後、トレンチ充填材料（３８）は、ソースオーミックコンタクト（３０）を露出するために、エッチングバックされ得る。図１Ｑに示されるように、トレンチ充填材料（３８）は、ゲートオーミックコンタクト（３０）を露出するために、デバイスの周辺部分において選択的にエッチングされ得る。その後、ソースの最終金属層（４０）およびゲートの最終金属層（４２）は、それぞれ、ソースおよびゲートオーミックコンタクト上に形成され得る。
【００３７】
本明細書に記載のデバイスは、エンハンスメントモード型デバイスまたはデプレションモード型デバイスであり得る。
【００３８】
本明細書に記載のデバイスは、接合形ＦＥＴ（ＪＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）であり得る。ＢＪＴについては、ｐ型層は、図１Ａ−１Ｑに示されるデバイスのＮ型チャネル層に対して置換され得る。
【００３９】
全てのチャネル、ドリフト、ソース／エミッタ、ドレイン／コレクタおよびゲート領域は、エピタキシャル成長を使用して製造され得る。従って、方法はイオン注入を必要としない。
【００４０】
本明細書に記載の半導体デバイスは、限定されないが、ＰＦＣモジュールにおける電源スイッチ、ＤＣ／ＤＣ若しくはＤＣ／ＡＣのインバータまたはモーター駆動を含む様々なデバイスにおいて使用することができる。
【００４１】
デバイスを製造するために使用される半導体材料は、ワイドバンドギャップ半導体（すなわち、ＥＧ＞２ｅＶを有する半導体）であり得る。ワイドバンドギャップ半導体材料の典型的な非限定的な例としては、炭化ケイ素（ＳｉＣ）およびＩＩＩ族窒化化合物（例えば、窒化ガリウムＧａＮ）が挙げられる。
【００４２】
デバイスの層は、公知の技術を用いてドナー材料又はアクセプタ材料を有する層をドープすることで形成され得る。ＳｉＣに対する典型的なドナー材料の例としては、窒素及びリンが挙げられる。窒素は、ＳｉＣに対する好ましいドナー材料である。ＳｉＣをドープするための典型的なアクセプタ材料としては、ボロン及びアルミニウムが挙げられる。アルミニウムは、ＳｉＣに対する好ましいアクセプタ材料である。しかしながら、上記の材料は単に例示的なものであり、炭化ケイ素にドープされ得る任意のアクセプタ材料およびドナー材料が用いられ得る。
【００４３】
本明細書に記載のデバイスの様々な層のドーパント濃度及び厚さは、特定の適用のための所望の特性を有するデバイスを製造するために変更され得る。同様に、デバイスの様々な構造の寸法も、特定適用のための所望の特性を有するデバイスを製造するために変更され得る。
【００４４】
半導体材料の層は、適切な基板上にエピタキシャル成長させることで形成され得る。層は、エピタキシャル成長の間ドープされ得る。
【００４５】
前述の詳説は、説明の目的のために提供される例を用いて本発明の原理を教示するが、当業者によって、この開示を読むことで、本発明の範囲から逸脱することなく形式及び詳細の様々な変更がなされ得ることは充分に理解される。
【技術分野】
【０００１】
本明細書に使われる節の見出しは、組織化目的（organizational purpose）のためのみに用いられ、何ら、本明細書に説明された内容を制限するものとして解釈されるべきではない。
【０００２】
本出願は、概して半導体デバイス及びそのデバイスを製造する方法に関する。
【背景技術】
【０００３】
電界効果トランジスタ（ＦＥＴ）は、弱い信号増幅のため（例えば、無線信号を増幅するため）に一般に使用される１つの型のトランジスタである。デバイスはアナログ信号またはデジタル信号を増幅することができる。それはまた、ＤＣを切り換えたり、発振器として機能することができる。ＦＥＴにおいて、電流は、チャネルと呼ばれる半導体経路に沿って流れる。チャネルの一端には、ソースと呼ばれる電極がある。チャネルの他端には、ドレインと呼ばれる電極がある。チャネルの物理的な直径は固定されるが、その有効な電気的な直径は、ゲートと呼ばれる制御電極への電圧の印加によって変化させ得る。ＦＥＴの伝導性は、時間の任意の所与の瞬間で、チャネルの電気的な直径に依存する。ゲート電圧への僅かな変化は、ソースからドレインまでの電流の大きな変化を引き起こし得る。このようにして、ＦＥＴは信号を増幅する。
【０００４】
ＦＥＴのゲートは、メタル半導体ショットキー障壁（ＭＥＳＦＥＴ）、ｐｎ接合（ＪＦＥＴ）または金属酸化膜半導体ゲート（ＭＯＳＦＥＴ）になり得る。ｐｎ接合電界効果トランジスタ（ＪＦＥＴ）は、ｎ型半導体（Ｎチャネル）またはｐ型半導体（Ｐチャネル）材料のチャネル、およびチャネルの上の反対の半導体型の半導体材料のゲートを有している。金属半導体型ＦＥＴ（ＭＥＳＦＥＴ）は、Ｎ型またはＰ型半導体材料のチャネルおよびチャネル上のショトキーメタルゲートを有している。
【０００５】
バイポーラ接合トランジスタ（ＢＪＴ）は、２つの連続したＰＮ接合を有している半導体デバイスである。ＢＪＴは、周囲の材料（surrounding material）の中のキャリアと反対の極性の多数荷電キャリアを有している、ベース（Ｂ）と知られる、薄くかつ典型的には軽くドープされた中央領域を有する。デバイスの２つの外部領域は、エミッタ（Ｅ）およびコレクタ（Ｃ）として知られる。適切な動作条件の下では、エミッタは、ベース領域に多数荷電キャリアを注入する。ベースは薄いので、これらの荷電キャリアのほとんどは、最終的にコレクタに達する。エミッタは、抵抗を少なくするために典型的には高度にドープされ、コレクタは、コレクタ−ベース接合の接合容量を少なくするために典型的には軽くドープされる。
【０００６】
ＦＥＴ及びＢＪＴのような半導体デバイスは、一般的に、イオン注入法を用いて製造される。しかしながら、イオン注入は、デバイスを製造するのに必要な時間を増加させて、デバイスへの損傷を結果として生じ得る、高温ポストインプラントアニール（high temperature post implant anneal）を必要とする。
【０００７】
従って、イオン注入を含まないＦＥＴまたはＪＢＴのような半導体デバイスを製造するための改善された方法に対する必要性が依然として存在する。
【発明の概要】
【課題を解決するための手段】
【０００８】
以下の工程を含む半導体デバイスを製造する方法が提供される：
ｎ型ソース層上に第１エッチングマスクを形成する工程、ここで、ｎ型ソース層はｎ型分離層上にあり、ｎ型分離層はｐ型埋め込みゲート層上にあり、ｐ型埋め込みゲート層はｎ型ドリフト層の上にあり、ｎ型ドリフト層はｎ型バッファ層上にあり、およびｎ型バッファ層はｎ型基板上にある；
第１エッチングマスクを使用して上部表面と側壁を有する隆起したソース領域を形成し、隆起した領域に隣接する埋め込みゲート層を露出させ、ソース層と分離層を介しておよび埋め込みゲート層へ、選択的にエッチングする工程；
第２エッチングマスクを、周辺部分の露出させたゲート層上に配置する工程；
第１エッチングマスクおよび第２エッチングマスクを使用して隆起した領域に隣接するｎ型ドリフト層を露出させ、それによって、上部表面と側壁を有するデバイスの周辺部分にｐ型材料の領域を形成して、埋め込みゲート層を介して選択的にエッチングする工程、ここで、隆起したソース領域のｐ型材料は、デバイスの周辺部分におけるｐ型材料の領域に接している；
第１エッチングマスクおよび第２エッチングマスクを取り除く工程；
隆起した領域の上部表面および側壁上に、隆起した領域に隣接するドリフト層の露出面に、およびデバイスの周辺部分におけるｐ型材料の領域上に、ｎ型チャネル層をエピタキシャル成長させる工程；
隆起した領域の上部表面上のソース層、隆起した領域に隣接するドリフト層、およびデバイスの周辺部分のｐ型材料の領域の上部表面を露出するために、選択的にｎ型チャネル層をエッチングする工程；
隆起した領域の上部表面上に、隆起した領域の側壁上のｎ型チャネル層上に、ドリフト層の露出面上に、およびデバイスの周辺部分におけるｐ型材料の領域上に、ｐ型ゲート層をエピタキシャル成長させる工程；
エッチング構造（feature）を第１平坦化材料で充填する工程；
隆起した領域の上部表面からエピタキシャル成長したｐ型ゲート層を取り除くために第１平坦化材料をエッチングする工程；
第１平坦化材料を取り除く工程；
隆起した領域の側壁上に酸化膜を成膜させる工程；
隆起した領域の上部表面上、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層上、およびデバイスの周辺領域におけるエピタキシャル成長したｐ型ゲート層上に、オーミックコンタクトを形成する工程；
バッファ層に対向する基板層上にオーミックコンタクトを形成する工程；
隆起した領域の側壁上にエピタキシャル成長したチャネルおよびゲート層がマスクされないように、エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料上、および隆起した領域の上部表面上のオーミックコンタクト材料上に、エッチングマスク材料を配置する工程；
エッチング構造を第２平坦化材料で充填する工程；
隆起した領域の側壁の上方部からエピタキシャル成長したｐ型ゲート層およびｎ型チャネル層を取り除くために、第２平坦化材料をエッチングする工程；
第２平坦化材料およびエッチングマスク材料を取り除く工程；
エッチング構造を第３平坦化材料で充填する工程；
隆起した領域の上部表面上のオーミックコンタクト材料を露出するために第３平坦化材料をエッチングする工程；
エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料を露出するために、デバイスの周辺部分において第３平坦化材料を介して選択的にエッチングする工程；
隆起した領域の上部表面上のオーミックコンタクト上に金属接点（contact）を形成する工程；
デバイスの周辺部分におけるエピタキシャル成長したｐ型ゲート層上のオーミックコンタクト上に金属接点を形成する工程；および
基板層上のオーミックコンタクト上に金属接点を形成する工程。
【０００９】
上記の方法によって製造された半導体デバイスも提供される。
【００１０】
上記のような１以上の半導体デバイスを含む回路も提供される。
【００１１】
これらの特徴および本教示の他の特徴が本明細書に詳しく説明される。
【００１２】
当業者は、以下に記載の図面が例示的目的のみであることを理解するだろう。図面は、何ら、本教示の範囲を制限することを意図しない。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｂ】図１Ｂは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｃ】図１Ｃは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｄ】図１Ｄは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｅ】図１Ｅは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｆ】図１Ｆは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｇ】図１Ｇは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｈ】図１Ｈは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｉ】図１Ｉは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｊ】図１Ｊは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｋ】図１Ｋは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｌ】図１Ｌは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｍ】図１Ｍは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｎ】図１Ｎは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｏ】図１Ｏは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｐ】図１Ｐは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【図１Ｑ】図１Ｑは、様々な実施形態に係る縦型接合形ＦＥＴを製造する方法を示す。
【発明を実施するための形態】
【００１４】
本明細書を理解する目的において、本明細書中の「又は（or）」の使用は、別段の定めをした場合を除き、又は「及び／又は（and／or）」が明らかに不適当な場合を除き、「及び／又は（and／or）」を意味する。本明細書中の「１つの（a）」の使用は、別段の定めをした場合を除き、又は「１又はそれより多い（one or more）」が明らかに不適当な場合を除き、「１又はそれより多い（one or more）」ことを意味する。「備える（comprise／comprises）」、「備えている（comprising）」、「含む（include／includes）」、及び「含んでいる（including）」の使用は、代替可能であり、制限を意図するものではない。さらに、１またはそれより多い実施形態の記載が、「備えている（comprising）」の用語を用いる場合、当業者は、具体的な例において、その実施形態（単数／複数）が「から基本的になっている（consisting essentially of）」及び/又は「からなる（consist of）」という表現を用いて代替的に記載され得ることを理解する。いくつかの実施形態において、特定の動作を実行するための工程の順序又は順序は、本発明の教示内容が実施可能である限り、重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、２又はそれより多い工程または動作は、同時に行うことが可能である。
【００１５】
縦型接合形ＦＥＴ（ＶＪＦＥＴ）又はバイポーラ接合トランジスタ（ＢＪＴ）のような半導体デバイスを製造する方法が本明細書に記載される。その方法は、イオン注入を必要としない。
【００１６】
そのデバイスは、炭化ケイ素（ＳｉＣ）のようなワイドバンドギャップ半導体から製造することができる。従って、デバイスは高温での適用において使用することができる。
【００１７】
様々な実施形態に従って縦型接合形ＦＥＴを作る方法は、図１Ａ−１Ｐに示される。図１Ａに示されるように、Ｎ＋ソース層（１０）は、Ｎ−分離層（１２）の上にあり、Ｎ−分離層（１２）は、Ｐ＋埋め込みゲート層（１４）の上にあり、Ｐ＋埋め込みゲート層（１４）は、Ｎ−ドリフト層（１６）の上にあり、Ｎ−ドリフト層（１６）は、Ｎ＋バッファ層（１８）上にあり、Ｎ＋バッファ層（１８）は、Ｎ＋基板（２０）上にある。Ｎ＋ソース層（１０）は、０．５μｍの厚みおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。Ｎ−分離層（１２）は、厚み＞０．５μｍおよび１ｘ１０15−１ｘ１０1７／ｃｍ３のドーピング濃度を有し得る。Ｐ−埋め込みゲート層（１４）は、厚み＞１μｍおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。Ｎ−ドリフト層（１６）は、厚み＞０．５μｍおよび１ｘ１０15−５ｘ１０1５／ｃｍ３のドーピング濃度を有し得る。Ｎ＋バッファ層（１８）は、０．５μｍの厚みおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。Ｎ＋基板（２０）は、ドーピング濃度＞５ｘ１０１８／ｃｍ３を有し得る。様々な半導体層（１２）、（１２）、（１４）、（１６）、（１８）および（２０）は、炭化ケイ素（ＳｉＣ）のようなワイドバンドギャップ半導体材料から製造することができる。
【００１８】
図１Ｂに示されるように、第１エッチングマスク（２２）は、その後、Ｎ＋ソース層（１０）上に配置され得る。エッチングマスク（２２）は、Ｎｉ又は別の金属を含み得る。
【００１９】
代替的に、図１Ｃに示されるように、エピタキシャル再成長マスク層（２１）は、Ｎ−ソース層（１０）上に配置され得、エッチングマスク（２２）は、エピタキシャル再成長層（２１）上に配置され得る。エピタキシャル再成長マスク層（２１）は、ＣまたはＴａＣであり得る。エピタキシャル再成長マスク層は、０．５μｍ又はそれ以上の厚みを有し得る。
【００２０】
図１Ｄに示されるように、（存在するならば）エピタキシャル再成長層（２１）は、下層のＮ＋ソース層（１０）、およびＮ−分離層（１２）がそれを介してエッチングすることができ、Ｐ＋埋め込みゲート層（１４）がそれの中へ部分的にエッチングすることができる。その後、第１エッチングマスク（２２）を取り除かないで、第２エッチングマスク（２３）は、デバイスの周辺部分におけるＰ＋埋め込みゲート層（１４）の露出された一部分上にパターン形成され得る。第２エッチング（２３）マスクは、フォトレジスト材料であり得る。
【００２１】
Ｐ＋埋め込みゲート層（１４）は、下層のＮ−ドリフト層（１６）を露出するために、第１エッチングマスク（２２）および第２エッチングマスク（２３）を使用して選択的にエッチングされ得、それによって、デバイスの周辺部分におけるｐ型材料（１５）の領域を形成する。デバイスの周辺部分におけるｐ型材料（１５）を示す図１Ｅのデバイスの斜視図は、図１Ｆに示される。
【００２２】
図１Ｇに示されるように、その後、ｎ型チャネル層（２４）は、隆起した領域の上部表面および側壁、並びにトレンチの底表面上でエピタキシャル成長する（すなわち、再成長する）ことができる。
【００２３】
図１Ｈに示されるように、その後、トレンチの底表面および隆起した領域の上部表面からＮ型チャネル層（２４）を取り除き、隆起した領域の側壁にＮ型チャネル層（２４）を残すために、エッチング（例えばブランケットエッチング（blanket etching））が使用され得る。その後、エッチング損傷を除くために、犠牲酸化層（図示せず）が成長し得る。
【００２４】
図１Ｉに示されるように、その後、適合するＰ＋層（２６）が、隆起した領域の側壁上、隆起した領域の上部表面上、トレンチの底表面上、およびデバイスの電界領域内のＰ＋埋め込みゲート層材料（１５）上の、Ｎ型チャネル層（２４）上にエピタキシャル成長（すなわち、再成長）し得る。Ｐ＋再成長層は、０．２μｍの厚みおよびドーピング濃度＞ｌｘ１０１９／ｃｍ３を有し得る。
【００２５】
図１Ｊに示されるように、その後、トレンチ充填工程が行われ得る。トレンチ充填材料（２８）は、フォトレジストまたは酸化物であり得る。その後、トレンチ充填材料の上部表面は平坦化され得る。
【００２６】
図１Ｋに示されるように、その後、トレンチ充填材料（２８）は、隆起した領域の上部表面からＰ＋再成長層（２６）を取り除くために、（例えば、ブランチエッチングによって）エッチングされ得る。エッチング中に、トレンチのトレンチ底表面でのＰ＋再成長層は、トレンチ充填材料（２８）によって保護される。
【００２７】
その後、メサエッチング（mesa etch）またはメサエッジターミネーションプロセス（mesa edge termination process）が実行され得る（図示せず）。
【００２８】
図１Ｌに示されるように、その後、トレンチ充填材料（２８）は取り除かれ得る。その後、酸化層（２９）が、デバイスの前側に成膜され、水平表面から取り除かれ、トレンチの側壁上およびデバイスの電界領域内のＰ＋材料（１５）の側壁上に酸化層（２９）を残し得る。
【００２９】
また、図１Ｌに示されるように、その後、オーミックコンタクト（３０）が、隆起した領域の上部表面上、デバイスの電界領域内のＰ＋材料（１５）上のＰ＋再成長層の上部表面上、およびバッファ層（１８）に対向する基板（２０）上に形成され得る。
【００３０】
オーミックコンタクト（３０）は、半導体の下層上にケイ化物層を成膜させ、次に、ケイ化物層を下層の半導体材料と反応させるためにアニール化させることにより形成され得る。隆起した領域の上部表面上のオーミックコンタクト（３０）、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層（２６）上のオーミックコンタクト（３０）、デバイスの周辺領域におけるｐ型材料（１５）上のエピタキシャル成長したｐ型ゲート層（３０）上のオーミックコンタクト（３０）は、自己整合（self-aligned）ケイ化物プロセス（すなわち、ケイ化物プロセス）を使用して形成され得る。
【００３１】
図１Ｍに示されるように、その後、エッチングマスク（３４）は、隆起した領域の上部表面およびトレンチの底表面上で形成され得る。エッチングマスク（３４）は、自己整合プロセスによって形成され得る。
【００３２】
また図１Ｍに示されるように、裏面金属層（３２）は、基板（２０）上のオーミックコンタクト（３０）上に形成され得る。
【００３３】
図１Ｎに示されるように、その後、トレンチは、トレンチ充填材料（３６）を充填される。トレンチ充填材料（３６）は、フォトレジストであり得る。
【００３４】
図１Ｏに示されるように、その後、トレンチ充填材料（３６）は、Ｎ＋ソース層（１０）が隆起した領域の側壁上のＮ型チャネル層（２４）と接しないように、エッチングされ、隆起した領域の側壁の上方部からＰ＋ゲート層（２６）およびＮ型チャネル層（２４）が取り除かれ得る。
【００３５】
図１Ｐに示されるように、その後、残りのトレンチ充填材料（３６）が取り除かれ得る。その後、トレンチはトレンチ充填材料（３８）で充填され得る。トレンチ充填材料（３８）は、酸化物であり得る。その後、パッシベーション工程が行われ得る。
【００３６】
図１Ｑに示されるように、その後、トレンチ充填材料（３８）は、ソースオーミックコンタクト（３０）を露出するために、エッチングバックされ得る。図１Ｑに示されるように、トレンチ充填材料（３８）は、ゲートオーミックコンタクト（３０）を露出するために、デバイスの周辺部分において選択的にエッチングされ得る。その後、ソースの最終金属層（４０）およびゲートの最終金属層（４２）は、それぞれ、ソースおよびゲートオーミックコンタクト上に形成され得る。
【００３７】
本明細書に記載のデバイスは、エンハンスメントモード型デバイスまたはデプレションモード型デバイスであり得る。
【００３８】
本明細書に記載のデバイスは、接合形ＦＥＴ（ＪＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）であり得る。ＢＪＴについては、ｐ型層は、図１Ａ−１Ｑに示されるデバイスのＮ型チャネル層に対して置換され得る。
【００３９】
全てのチャネル、ドリフト、ソース／エミッタ、ドレイン／コレクタおよびゲート領域は、エピタキシャル成長を使用して製造され得る。従って、方法はイオン注入を必要としない。
【００４０】
本明細書に記載の半導体デバイスは、限定されないが、ＰＦＣモジュールにおける電源スイッチ、ＤＣ／ＤＣ若しくはＤＣ／ＡＣのインバータまたはモーター駆動を含む様々なデバイスにおいて使用することができる。
【００４１】
デバイスを製造するために使用される半導体材料は、ワイドバンドギャップ半導体（すなわち、ＥＧ＞２ｅＶを有する半導体）であり得る。ワイドバンドギャップ半導体材料の典型的な非限定的な例としては、炭化ケイ素（ＳｉＣ）およびＩＩＩ族窒化化合物（例えば、窒化ガリウムＧａＮ）が挙げられる。
【００４２】
デバイスの層は、公知の技術を用いてドナー材料又はアクセプタ材料を有する層をドープすることで形成され得る。ＳｉＣに対する典型的なドナー材料の例としては、窒素及びリンが挙げられる。窒素は、ＳｉＣに対する好ましいドナー材料である。ＳｉＣをドープするための典型的なアクセプタ材料としては、ボロン及びアルミニウムが挙げられる。アルミニウムは、ＳｉＣに対する好ましいアクセプタ材料である。しかしながら、上記の材料は単に例示的なものであり、炭化ケイ素にドープされ得る任意のアクセプタ材料およびドナー材料が用いられ得る。
【００４３】
本明細書に記載のデバイスの様々な層のドーパント濃度及び厚さは、特定の適用のための所望の特性を有するデバイスを製造するために変更され得る。同様に、デバイスの様々な構造の寸法も、特定適用のための所望の特性を有するデバイスを製造するために変更され得る。
【００４４】
半導体材料の層は、適切な基板上にエピタキシャル成長させることで形成され得る。層は、エピタキシャル成長の間ドープされ得る。
【００４５】
前述の詳説は、説明の目的のために提供される例を用いて本発明の原理を教示するが、当業者によって、この開示を読むことで、本発明の範囲から逸脱することなく形式及び詳細の様々な変更がなされ得ることは充分に理解される。
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、該方法は、
ｎ型ソース層上に第１エッチングマスクを形成する工程を含み、ここで、該ｎ型ソース層はｎ型分離層上にあり、該ｎ型分離層はｐ型埋め込みゲート層上にあり、該ｐ型埋め込みゲート層はｎ型ドリフト層上にあり、該ｎ型ドリフト層はｎ型バッファ層上にあり、および該ｎ型バッファ層はｎ型基板上にあり、
該方法は、さらに、
上部表面と側壁を有する隆起したソース領域を形成するために第１エッチングマスクを用いて、および隆起した領域に隣接する埋め込みゲート層を露出して、ソース層と分離層を介して、および埋め込みゲート層へ、選択的にエッチングする工程、
第２エッチングマスクを、デバイスの周辺部分における露出された埋め込みゲート層上に配置する工程、
埋め込みゲート層を介して隆起した領域に隣接するｎ型ドリフト層を露出するために第１エッチングマスクおよび第２エッチングマスクを使用して、選択的にエッチングし、それによって、上部表面と側壁を有するデバイスの周辺部分にｐ型材料の領域を形成する工程を含み、ここで、隆起したソース領域のｐ型材料は、デバイスの周辺部分においてｐ型材料の領域と接しており、
該方法は、さらに、
第１エッチングマスクおよび第２エッチングマスクを取り除く工程；
隆起した領域の上部表面および側壁上、隆起した領域に隣接するドリフト層の露出表面上、およびデバイスの周辺部分におけるｐ型材料の領域上で、ｎ型チャネル層をエピタキシャル成長させる工程；
隆起した領域の上部表面、隆起した領域に隣接するドリフト層、およびデバイスの周辺部分においてｐ型材料の領域の上部表面上のソース層を露出するために、選択的に前記ｎ型チャネル層をエッチングする工程、
隆起した領域の上部表面上、隆起した領域の側壁上のｎ型チャネル層上、前記ドリフト層の露出面上、およびデバイスの周辺部分におけるｐ型材料の領域上で、ｐ型ゲート層をエピタキシャル成長させる工程、
エッチング構造を第１平坦化材料で充填する工程、
隆起した領域の上部表面からエピタキシャル成長したｐ型ゲート層を取り除くために第１平坦化材料をエッチングする工程、
第１平坦化材料を取り除く工程、
隆起した領域の側壁に酸化層を成膜させる工程、
隆起した領域の上部表面上、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層上、およびデバイスの周辺領域にエピタキシャル成長したｐ型ゲート層上にオーミックコンタクトを形成する工程、
前記バッファ層に対向する基板層上にオーミックコンタクトを形成する工程、
隆起した領域の側壁上のエピタキシャル成長したチャネルおよびゲート層がマスクされないように、エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料上、および隆起した領域の上部表面上のオーミックコンタクト材料上に、エッチングマスク材料を成膜させる工程、
エッチング構造を第２平坦化材料で充填する工程、
隆起した領域の側壁の上方部からエピタキシャル成長したｐ型ゲート層およびｎ型チャンネル層を取り除くために、第２平坦化材料をエッチングする工程、
第２平坦化材料およびエッチングマスク材料を取り除く工程、
エッチング構造を第３平坦化材料で充填する工程、
隆起した領域の上部表面上のオーミックコンタクト材料を露出するために、第３平坦化材料をエッチングする工程、
エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料を露出するために、デバイスの周辺部分において第３平坦化材料を介して選択的にエッチングする工程、
隆起した領域の上部表面上のオーミックコンタクト上に金属接点を形成する工程、
デバイスの周辺部分においてエピタキシャル成長したｐ型ゲート層上のオーミックコンタクト上に金属接点を形成する工程、および
基板層上のオーミックコンタクト上に金属接点を形成する工程、
を含むことを特徴とする方法。
【請求項２】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ワイドバンドギャップ半導体材料であることを特徴とする請求項１に記載の方法。
【請求項３】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ＳｉＣであることを特徴とする請求項２に記載の方法。
【請求項４】
エピタキシャル再成長材料の層は、ソース層の上にあり、第１エッチングマスクは、エピタキシャル再成長材料の層上に配置され、および、ソース層および分離層を介して選択的にエッチングする工程は、エピタキシャル再成長材料の層を介して選択的にエッチングする工程をさらにを含むことを特徴とする請求項１に記載の方法。
【請求項５】
エピタキシャル再成長材料の層は、少なくとも０．５μｍの厚さを有することを特徴とする請求項４に記載の方法。
【請求項６】
エピタキシャル再成長材料は、ＣまたはＴａＣを含むことを特徴とする請求項４に記載の方法。
【請求項７】
デバイスの周辺部分におけるｐ型材料の領域の層は、０．４乃至０．６μｍの厚さを有することを特徴とする請求項１に記載の方法。
【請求項８】
オーミックコンタクトを形成する工程は、半導体材料の１つの層上にケイ化物層を成膜させる工程、および該ケイ化物層を該半導体材料と反応させるためにアニール化する工程を含むことを特徴とする請求項１に記載の方法。
【請求項９】
隆起した領域の上部表面上、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層上、およびデバイスの周辺領域においてエピタキシャル成長したｐ型ゲート層上のオーミックコンタクトは、自己整合したケイ化物プロセスを使用して形成されることを特徴とする請求項６に記載の方法。
【請求項１０】
ソース層の上に第１エッチングマスクを形成する前に、
基板上にバッファ層をエピタキシャル成長させる工程、
バッファ層上にドリフト層をエピタキシャル成長させる工程、
ドリフト層上に埋め込みゲート層をエピタキシャル成長させる工程、
埋め込みゲート層上に分離層をエピタキシャル成長させる工程、および
分離層上にソース層をエピタキシャル成長させる工程、
をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
請求項１に記載の方法によって製造された半導体デバイス。
【請求項１２】
前記ソース層は、０．４乃至０．６μｍの厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記分離層は、０．５μｍより大きな厚さおよびｌｘ１０１５−ｌｘ１０１７／ｃｍ３のドーパント濃度を有し、前記埋め込みゲート層は、１μｍより大きな厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記ドリフト層は、０．５μｍより大きな厚さおよびｌｘ１０１５−５ｘ１０１５／ｃｍ３のドーパント濃度を有し、前記バッファ層は、０．４乃至０．６μｍより大きな厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記エピタキシャル成長したｐ型ゲート層は、０．２μｍより大きな厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記基板層は、５ｘ１０１８／ｃｍ３より大きなドーパント濃度を有することを特徴とする請求項１１に記載のデバイス。
【請求項１３】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ワイドバンドギャップ半導体材料であることを特徴とする請求項１１に記載のデバイス。
【請求項１４】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ＳｉＣであることを特徴とする請求項１３に記載のデバイス。
【請求項１５】
請求項１１に記載の１以上の半導体デバイスを含む回路。
【請求項１】
半導体デバイスを製造する方法であって、該方法は、
ｎ型ソース層上に第１エッチングマスクを形成する工程を含み、ここで、該ｎ型ソース層はｎ型分離層上にあり、該ｎ型分離層はｐ型埋め込みゲート層上にあり、該ｐ型埋め込みゲート層はｎ型ドリフト層上にあり、該ｎ型ドリフト層はｎ型バッファ層上にあり、および該ｎ型バッファ層はｎ型基板上にあり、
該方法は、さらに、
上部表面と側壁を有する隆起したソース領域を形成するために第１エッチングマスクを用いて、および隆起した領域に隣接する埋め込みゲート層を露出して、ソース層と分離層を介して、および埋め込みゲート層へ、選択的にエッチングする工程、
第２エッチングマスクを、デバイスの周辺部分における露出された埋め込みゲート層上に配置する工程、
埋め込みゲート層を介して隆起した領域に隣接するｎ型ドリフト層を露出するために第１エッチングマスクおよび第２エッチングマスクを使用して、選択的にエッチングし、それによって、上部表面と側壁を有するデバイスの周辺部分にｐ型材料の領域を形成する工程を含み、ここで、隆起したソース領域のｐ型材料は、デバイスの周辺部分においてｐ型材料の領域と接しており、
該方法は、さらに、
第１エッチングマスクおよび第２エッチングマスクを取り除く工程；
隆起した領域の上部表面および側壁上、隆起した領域に隣接するドリフト層の露出表面上、およびデバイスの周辺部分におけるｐ型材料の領域上で、ｎ型チャネル層をエピタキシャル成長させる工程；
隆起した領域の上部表面、隆起した領域に隣接するドリフト層、およびデバイスの周辺部分においてｐ型材料の領域の上部表面上のソース層を露出するために、選択的に前記ｎ型チャネル層をエッチングする工程、
隆起した領域の上部表面上、隆起した領域の側壁上のｎ型チャネル層上、前記ドリフト層の露出面上、およびデバイスの周辺部分におけるｐ型材料の領域上で、ｐ型ゲート層をエピタキシャル成長させる工程、
エッチング構造を第１平坦化材料で充填する工程、
隆起した領域の上部表面からエピタキシャル成長したｐ型ゲート層を取り除くために第１平坦化材料をエッチングする工程、
第１平坦化材料を取り除く工程、
隆起した領域の側壁に酸化層を成膜させる工程、
隆起した領域の上部表面上、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層上、およびデバイスの周辺領域にエピタキシャル成長したｐ型ゲート層上にオーミックコンタクトを形成する工程、
前記バッファ層に対向する基板層上にオーミックコンタクトを形成する工程、
隆起した領域の側壁上のエピタキシャル成長したチャネルおよびゲート層がマスクされないように、エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料上、および隆起した領域の上部表面上のオーミックコンタクト材料上に、エッチングマスク材料を成膜させる工程、
エッチング構造を第２平坦化材料で充填する工程、
隆起した領域の側壁の上方部からエピタキシャル成長したｐ型ゲート層およびｎ型チャンネル層を取り除くために、第２平坦化材料をエッチングする工程、
第２平坦化材料およびエッチングマスク材料を取り除く工程、
エッチング構造を第３平坦化材料で充填する工程、
隆起した領域の上部表面上のオーミックコンタクト材料を露出するために、第３平坦化材料をエッチングする工程、
エピタキシャル成長したｐ型ゲート層上のオーミックコンタクト材料を露出するために、デバイスの周辺部分において第３平坦化材料を介して選択的にエッチングする工程、
隆起した領域の上部表面上のオーミックコンタクト上に金属接点を形成する工程、
デバイスの周辺部分においてエピタキシャル成長したｐ型ゲート層上のオーミックコンタクト上に金属接点を形成する工程、および
基板層上のオーミックコンタクト上に金属接点を形成する工程、
を含むことを特徴とする方法。
【請求項２】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ワイドバンドギャップ半導体材料であることを特徴とする請求項１に記載の方法。
【請求項３】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ＳｉＣであることを特徴とする請求項２に記載の方法。
【請求項４】
エピタキシャル再成長材料の層は、ソース層の上にあり、第１エッチングマスクは、エピタキシャル再成長材料の層上に配置され、および、ソース層および分離層を介して選択的にエッチングする工程は、エピタキシャル再成長材料の層を介して選択的にエッチングする工程をさらにを含むことを特徴とする請求項１に記載の方法。
【請求項５】
エピタキシャル再成長材料の層は、少なくとも０．５μｍの厚さを有することを特徴とする請求項４に記載の方法。
【請求項６】
エピタキシャル再成長材料は、ＣまたはＴａＣを含むことを特徴とする請求項４に記載の方法。
【請求項７】
デバイスの周辺部分におけるｐ型材料の領域の層は、０．４乃至０．６μｍの厚さを有することを特徴とする請求項１に記載の方法。
【請求項８】
オーミックコンタクトを形成する工程は、半導体材料の１つの層上にケイ化物層を成膜させる工程、および該ケイ化物層を該半導体材料と反応させるためにアニール化する工程を含むことを特徴とする請求項１に記載の方法。
【請求項９】
隆起した領域の上部表面上、隆起した領域に隣接するエピタキシャル成長したｐ型ゲート層上、およびデバイスの周辺領域においてエピタキシャル成長したｐ型ゲート層上のオーミックコンタクトは、自己整合したケイ化物プロセスを使用して形成されることを特徴とする請求項６に記載の方法。
【請求項１０】
ソース層の上に第１エッチングマスクを形成する前に、
基板上にバッファ層をエピタキシャル成長させる工程、
バッファ層上にドリフト層をエピタキシャル成長させる工程、
ドリフト層上に埋め込みゲート層をエピタキシャル成長させる工程、
埋め込みゲート層上に分離層をエピタキシャル成長させる工程、および
分離層上にソース層をエピタキシャル成長させる工程、
をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
請求項１に記載の方法によって製造された半導体デバイス。
【請求項１２】
前記ソース層は、０．４乃至０．６μｍの厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記分離層は、０．５μｍより大きな厚さおよびｌｘ１０１５−ｌｘ１０１７／ｃｍ３のドーパント濃度を有し、前記埋め込みゲート層は、１μｍより大きな厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記ドリフト層は、０．５μｍより大きな厚さおよびｌｘ１０１５−５ｘ１０１５／ｃｍ３のドーパント濃度を有し、前記バッファ層は、０．４乃至０．６μｍより大きな厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記エピタキシャル成長したｐ型ゲート層は、０．２μｍより大きな厚さおよびｌｘ１０１９／ｃｍ３より大きなドーパント濃度を有し、前記基板層は、５ｘ１０１８／ｃｍ３より大きなドーパント濃度を有することを特徴とする請求項１１に記載のデバイス。
【請求項１３】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ワイドバンドギャップ半導体材料であることを特徴とする請求項１１に記載のデバイス。
【請求項１４】
ソース層、分離層、埋め込みゲート層、ドリフト層、バッファ層、基板、エピタキシャル成長したチャネル層およびエピタキシャル成長したゲート層を有する半導体が、ＳｉＣであることを特徴とする請求項１３に記載のデバイス。
【請求項１５】
請求項１１に記載の１以上の半導体デバイスを含む回路。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図１Ｎ】
【図１Ｏ】
【図１Ｐ】
【図１Ｑ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図１Ｎ】
【図１Ｏ】
【図１Ｐ】
【図１Ｑ】
【公表番号】特表２０１２−５３１０５０（Ｐ２０１２−５３１０５０Ａ）
【公表日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−５１６３２３（Ｐ２０１２−５１６３２３）
【出願日】平成２２年６月１８日（２０１０．６．１８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３９１１４
【国際公開番号】ＷＯ２０１０／１４８２７１
【国際公開日】平成２２年１２月２３日（２０１０．１２．２３）
【出願人】（３１１０１５８４９）エスエス エスシー アイピー、エルエルシー (7)
【Ｆターム（参考）】
【公表日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２２年６月１８日（２０１０．６．１８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３９１１４
【国際公開番号】ＷＯ２０１０／１４８２７１
【国際公開日】平成２２年１２月２３日（２０１０．１２．２３）
【出願人】（３１１０１５８４９）エスエス エスシー アイピー、エルエルシー (7)
【Ｆターム（参考）】
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