出力バッファ回路
【課題】 誘導性負荷を駆動する出力バッファ回路の電力損失を低減する。
【解決手段】 誘導性負荷２から出力バッファ回路１００に電流が流入している場合、スルーレート制御部１４０は、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において低いスルーレートから高いスルーレートへ変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において高いスルーレートから低いスルーレートに変化させる制御を行う。また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。
【解決手段】 誘導性負荷２から出力バッファ回路１００に電流が流入している場合、スルーレート制御部１４０は、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において低いスルーレートから高いスルーレートへ変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において高いスルーレートから低いスルーレートに変化させる制御を行う。また、出力バッファ回路１００から誘導性負荷２に電流が流出している場合に、スルーレート制御部１４０は、出力信号ＶＯＵＴの立ち上がり過程において高いスルーレートから低いスルーレートに変化させる制御を行うとともに、出力信号ＶＯＵＴの立ち下がり過程において低いスルーレートから高いスルーレートに変化させる制御を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スピーカ等の誘導性負荷の駆動に好適な出力バッファ回路に関する。
【背景技術】
【０００２】
Ｄ級増幅器では、入力オーディオ信号に応じてパルス幅変調されたパルスにより出力バッファ回路のスイッチングを行い、この出力バッファ回路を介して、スピーカやローパスフィルタ等からなる誘導性負荷を駆動する。近年、バッテリを電源とする携帯用電子機器等にＤ級増幅器が搭載されるようになったため、Ｄ級増幅器の電力損失を減らすことについての要求が高まっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５１６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｄ級増幅器等の出力バッファ回路により誘導性負荷を駆動する場合、図１５（ａ）に示すように、誘導性負荷２から出力バッファ回路１に電流が流入している状態において出力バッファ回路１のスイッチングが行われる場合と、図１５（ｂ）に示すように、出力バッファ回路１から誘導性負荷２に電流が流出している状態において出力バッファ回路１のスイッチングが行われる場合の２通りの場合が発生し得る。前者の場合、誘導性負荷２から出力バッファ回路１に流入する電流値に対して、出力バッファ回路１の出力信号ＶＯＵＴの電圧値を乗算した電力が、出力バッファ回路１の電力損失となる。従って、仮に誘導性負荷２から流入する電流値が一定値であるとすると、出力バッファ回路１の電力損失は図１５（ｃ）に示す斜線領域の面積となる。一方、後者の場合、出力バッファ回路１から誘導性負荷２に流出する電流値に対して、出力バッファ回路１の電源電圧ＶＤＤと出力信号ＶＯＵＴの電圧値との差分を乗算した電力が、出力バッファ回路１の電力損失となる。従って、仮に誘導性負荷２へと流出する電流値が一定値であるとすると、出力バッファ回路１の電力損失は図１５（ｄ）に示す斜線領域の面積となる。誘導性負荷を駆動する出力バッファ回路の電力損失を減らすためには、図１５（ｃ）および（ｄ）に示す斜線領域の面積を減らす必要がある。
【０００５】
本発明は以上のような考えに従ってなされたものであり、誘導性負荷を駆動する出力バッファ回路の電力損失を低減する技術的手段を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、出力バッファ回路から負荷に供給される電流の方向を検出する電流方向検出手段と、前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うスルーレート制御手段とを具備することを特徴とする出力バッファ回路を提供する。
【０００７】
かかる出力バッファ回路によれば、図１５（ｃ）および（ｄ）を参照して説明した出力バッファ回路の電力損失を低減することができる。
【０００８】
なお、出力バッファ回路の出力信号のスルーレート制御に関しては多数の先行技術文献がある（例えば特許文献１参照）。しかしながら、これらの文献は、ノイズやオーバシュートの低減を行うために出力バッファ回路の出力信号のスルーレートを抑制する技術を開示するものが殆どであり、本発明のように出力バッファ回路の電力損失が低減されるように出力信号のスルーレート制御を行う技術を開示するものではない。
【図面の簡単な説明】
【０００９】
【図１】この発明による出力バッファ回路の基本形態を示すブロック図である。
【図２】同実施形態における出力バッファ回路の出力信号のスルーレート制御の第１の態様を例示する図である。
【図３】同実施形態における出力バッファ回路の出力信号のスルーレート制御の第２の態様を例示する図である。
【図４】この発明の第１実施形態である出力バッファ回路の構成を示す回路図である。
【図５】同実施形態におけるＮチャネルプリドライバの構成例を示す回路図である。
【図６】同Ｎチャネルプリドライバの動作例を示すタイムチャートである。
【図７】同実施形態において、誘導性負荷から出力バッファ回路への電流流入時にスルーレート制御部による制御の下で行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作を示すタイムチャートである。
【図８】同実施形態において、出力バッファ回路から誘導性負荷への電流流出時にスルーレート制御部による制御の下で行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作を示すタイムチャートである。
【図９】同実施形態におけるＰチャネルゲート電圧判定部およびＮチャネルゲート電圧判定部の構成例を示す回路図である。
【図１０】誘導性負荷から出力バッファ回路への電流流入時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１１】出力バッファ回路から誘導性負荷への電流流出時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１２】この発明の第２実施形態である出力バッファ回路の構成を示す回路図である。
【図１３】誘導性負荷から出力バッファ回路への電流流入時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１４】出力バッファ回路から誘導性負荷への電流流出時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１５】誘導性負荷の駆動時における電力損失の発生状況を例示する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、この発明の実施形態について説明する。
＜基本形態＞
図１はこの発明による出力バッファ回路の基本形態である出力バッファ回路１００の構成を示すブロック図である。この図に示すように、出力バッファ回路１００は、スピーカおよびローパスフィルタ等からなる誘導性負荷２を駆動する出力部１１０と、入力信号ＶＩＮに基づいて出力部１１０を駆動するプリドライバ１２０と、出力部１１０から誘導性負荷２に供給される負荷電流の方向を検出する電流方向検出部１３０と、電流方向検出部１３０により検出された電流の方向に基づいて、出力部１１０の出力信号ＶＯＵＴのスルーレートを制御するスルーレート制御部１４０とを有する。なお、図示の例において、スルーレート制御部１４０は、プリドライバ１２０を制御することにより出力部１１０の出力信号ＶＯＵＴのスルーレートを制御するものである。
【００１１】
図２（ａ）および（ｂ）は、本実施形態による出力バッファ回路１００の出力信号ＶＯＵＴのスルーレート制御の第１の態様を例示する図であり、図２（ａ）は誘導性負荷２から出力バッファ回路１００に電流が流入している場合における出力信号ＶＯＵＴのスルーレート制御の態様を、図２（ｂ）は出力バッファ回路１００から誘導性負荷２に電流が流出している場合における出力信号ＶＯＵＴのスルーレート制御の態様を各々示している。
【００１２】
第１の態様において、誘導性負荷２から出力バッファ回路１００に電流が流入していることを電流方向検出部１３０が検出した場合には、スルーレート制御部１４０は、図２（ａ）に示すように、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において、出力信号ＶＯＵＴをスルーレートの小さい状態からスルーレートの大きい状態に連続的（無段階的）に変化させる制御を行うとともに、出力バッファ回路１００の出力信号ＶＯＵＴの立ち下がり過程において、出力信号ＶＯＵＴをスルーレートの大きい状態からスルーレートの小さい状態に連続的に変化させる制御を行う。
【００１３】
また、出力バッファ回路１００から誘導性負荷２に電流が流出していることを電流方向検出部１３０が検出した場合に、スルーレート制御部１４０は、図２（ｂ）に示すように、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において、出力信号ＶＯＵＴをスルーレートの大きい状態からスルーレートの小さい状態に連続的に変化させる制御を行うとともに、出力バッファ回路１００の出力信号ＶＯＵＴの立ち下がり過程において、出力信号ＶＯＵＴをスルーレートの小さい状態からスルーレートの大きい状態に連続的に変化させる制御を行う。
【００１４】
スルーレート制御部１４０が出力信号ＶＯＵＴのスルーレートを上記のように制御するためのプリドライバ１２０の制御方法には各種の態様が考えられるが、例えばスルーレート制御部１４０は、プリドライバ１２０の利得を高くすることにより出力信号ＶＯＵＴのスルーレートを大きくし、プリドライバ１２０の利得を低くすることにより出力信号ＶＯＵＴのスルーレートを小さくし、出力信号ＶＯＵＴを図２（ａ）および（ｂ）に示すように変化させる。
【００１５】
このようなスルーレート制御が行われる結果、前掲図１５（ａ）および（ｂ）の例と対比すれば分かるように、出力バッファ回路１００のスイッチング時における電力損失が低減される。
【００１６】
図３（ａ）および（ｂ）は、出力バッファ回路１００の出力信号ＶＯＵＴのスルーレート制御の第２の態様を例示する図であり、図３（ａ）は誘導性負荷２から出力バッファ回路１００に電流が流入している場合における出力信号ＶＯＵＴのスルーレート制御の態様を、図３（ｂ）は出力バッファ回路１００から誘導性負荷２に電流が流出している場合における出力信号ＶＯＵＴのスルーレート制御の態様を各々示している。
【００１７】
図２（ａ）および（ｂ）に示す第１の態様では、出力信号ＶＯＵＴのスルーレートを連続的に変化させたが、図３（ａ）および（ｂ）に示す第２の態様では、出力信号ＶＯＵＴのスルーレートを段階的に変化させている。この第２の態様においても、第１の態様と同様、出力バッファ回路１００のスイッチング時における電力損失を低減することができる。なお、図３（ａ）および（ｂ）に示す例では、出力信号ＶＯＵＴのスルーレートを２段階に変化させているが、３段階以上に変化させてもよい。
【００１８】
＜第１実施形態＞
図４はこの発明の第１実施形態である出力バッファ回路１００Ａの構成を示す回路図である。本実施形態において、出力部１１０は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属−酸化膜−半導体構造の電界効果トランジスタ。以下、単にトランジスタという。）１１１とＮチャネルトランジスタ１１２とにより構成されている。ここで、Ｐチャネルトランジスタ１１１のソースは電源ＶＤＤに接続され、Ｎチャネルトランジスタ１１２のソースは接地されている。そして、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２は、各々のドレイン同士が接続されており、このドレイン同士の接続点が出力信号ＶＯＵＴを発生する出力バッファ回路１００の出力端子１０１となっている。
【００１９】
上述した基本形態におけるプリドライバ１２０は、入力信号ＶＩＮから生成される信号ＶＩ＿Ｐに基づいてＰチャネルトランジスタ１１１に対するゲート電圧ＶＧＰを生成するＰチャネルプリドライバ１２１Ａと、入力信号ＶＩＮから生成される信号ＶＩ＿Ｎに基づいてＮチャネルトランジスタ１１２に対するゲート電圧ＶＧＮを生成するＮチャネルプリドライバ１２２Ａとにより構成されている。ここで、Ｐチャネルプリドライバ１２１Ａは、図示の４種類の波形ＷＰ１〜ＷＰ４のゲート電圧ＶＧＰを切り換えて出力することが可能な構成となっており、Ｎチャネルプリドライバ１２２Ａは、図示の４種類の波形ＷＮ１〜ＷＮ４のゲート電圧ＶＧＮを切り換えて出力することが可能な構成となっている。
【００２０】
電流方向検出部１３０は、出力端子１０１と誘導性負荷２との間に介挿された抵抗１３１とこの抵抗１３１の電圧降下の極性を判定することにより誘導性負荷２に供給される電流の方向を判定するコンパレータ１３２とにより構成されている。この例では、誘導性負荷２から出力バッファ回路１００に電流が流入している場合にはコンパレータ１３２がＬレベルの信号を出力し、出力バッファ回路１００から誘導性負荷２に電流が流出している場合にはコンパレータ１３２がＨレベルの信号を出力するようになっている。
【００２１】
スルーレート制御部１４０Ａは、電流方向検出部１３０における電流方向の検出結果に基づいてＰチャネルプリドライバ１２１Ａに出力させるゲート電圧ＶＧＰの波形およびＮチャネルプリドライバ１２２Ａに出力させるゲート電圧ＶＧＮの波形を切り換えるための制御を行う回路である。
【００２２】
図５は、４種類の波形ＷＮ１〜ＷＮ４のゲート電圧ＶＧＮを切り換えて出力可能なＮチャネルプリドライバ１２２Ａの構成例を示す回路図である。図５において、ゲート電圧ＶＧＮを伝達する信号線２００Ｎと電源ＶＤＤとの間には、スイッチ２１１および定電流源２２１からなる直列回路と、スイッチ２１２および定電流源２２２からなる直列回路と、スイッチ２１３および定電流源２２３からなる直列回路が並列に介挿されている。また、ゲート電圧ＶＧＮを伝達する信号線２００Ｎと接地線との間には、スイッチ２３１および定電流源２４１からなる直列回路と、スイッチ２３２および定電流源２４２からなる直列回路と、スイッチ２３３および定電流源２４３からなる直列回路が並列に介挿されている。
【００２３】
図４におけるスルーレート制御部１４０Ａは、電流方向検出部１３０における電流方向の検出結果に基づいて、このＮチャネルプリドライバ１２２Ａに出力させるゲート電圧ＶＧＮの波形を図４に示す波形ＷＮ４およびＷＮ２の組にするか、波形ＷＮ３およびＷＮ１の組にするかを決定する。そして、スルーレート制御部１４０Ａは、信号ＶＩ＿Ｎのレベル反転が発生したとき、予め定められたシーケンスに従って、Ｎチャネルプリドライバ１２２Ａのスイッチ２１１〜２１３、２３１〜２３３のＯＮ／ＯＦＦを制御する制御信号ＳＮ１〜ＳＮ６を切り換えることにより、波形ＷＮ４およびＷＮ２を有するゲート電圧ＶＧＮまたは波形ＷＮ３およびＷＮ１を有するゲート電圧ＶＧＮを信号線２００Ｎに出力させる。
【００２４】
図６（ａ）〜（ｃ）は図５に示すＮチャネルプリドライバ１２２Ａの動作例を示すタイムチャートである。ここで、図６（ａ）は入力信号ＶＩＮから生成される信号ＶＩ＿Ｎの波形を示している。また、図６（ｂ）はスルーレート制御部１４０Ａが波形ＷＮ４およびＷＮ２の組を選択した場合に、図６（ａ）に示す信号ＶＩ＿Ｎのレベル反転に応じて出力する制御信号ＳＮ１〜ＳＮ６の波形と、その結果得られるゲート電圧ＶＧＮの波形を示している。また、図６（ｃ）は波形ＷＮ４およびＷＮ２の組を選択した場合に、図６（ａ）に示す信号ＶＩ＿Ｎのレベル反転に応じてスルーレート制御部１４０Ａが出力する制御信号ＳＮ１〜ＳＮ６の波形と、その結果得られるゲート電圧ＶＧＮの波形を示している。
【００２５】
波形ＷＮ４およびＷＮ２の組を選択した場合のスルーレート制御部１４０ＡおよびＮチャネルプリドライバ１２２Ａの動作は次のようになる。まず、信号ＶＩ＿ＮがＬレベルである場合、制御信号ＳＮ１〜ＳＮ３はＨレベル、制御信号ＳＮ４〜ＳＮ６はＬレベルとなっており、スイッチ２１１〜２１３はＯＮ、スイッチ２３１〜２３３はＯＦＦとなっている。
【００２６】
信号ＶＩ＿ＮがＬレベルからＨレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ１〜ＳＮ３をＬレベルとし、スイッチ２１１〜２１３をＯＦＦにする。このとき、信号線２００Ｎに介在するキャパシタは、電源ＶＤＤのレベルに充電されているため、ゲート電圧ＶＧＮは電源ＶＤＤのレベルとなっている。
【００２７】
次にスルーレート制御部１４０Ａは、制御信号ＳＮ４をＨレベルとしてスイッチ２３１をＯＮにし、定電流源２４１を信号線２００Ｎに接続する。この結果、定電流源２４１による信号線２００Ｎの充電電荷の放電が開始され、ゲート電圧ＶＧＮは定電流源２４１の電流値に比例したスルーレートで低下し始める。
【００２８】
次に、所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ５をＨレベルとしてスイッチ２３２をＯＮにし、定電流源２４１に加えて定電流源２４２を信号線２００Ｎに接続する。この結果、定電流源２４１および２４２による信号線２００Ｎの充電電荷の放電が開始され、ゲート電圧ＶＧＮは定電流源２４１および２４２の電流値の合計値に比例したスルーレートで低下し始める。
【００２９】
次に、さらに所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ６をＨレベルとしてスイッチ２３３をＯＮにし、定電流源２４１、２４２に加えて定電流源２４３を信号線２００Ｎに接続する。この結果、定電流源２４１、２４２および２４３による信号線２００Ｎの充電電荷の放電が開始され、ゲート電圧ＶＧＮは定電流源２４１、２４２および２４３の電流値の合計値に比例したスルーレートで低下し始める。
【００３０】
このように時間経過に伴って信号線２００Ｎの充電電荷の放電に寄与する定電流源の数が増加するため、図６（ｂ）に示すように、ゲート電圧ＶＧＮの立ち下がり波形は、時間経過に伴ってスルーレートが大きくなる波形ＷＮ４となる。
【００３１】
その後、信号ＶＩ＿ＮがＨレベルからＬレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ４〜ＳＮ６をＬレベルとし、スイッチ２３１〜２３３をＯＦＦにする。このとき、信号線２００Ｎに介在するキャパシタは、接地レベルまで放電されているため、ゲート電圧ＶＧＮは接地レベルとなっている。
【００３２】
次にスルーレート制御部１４０Ａは、制御信号ＳＮ１〜ＳＮ３をＨレベルとしてスイッチ２１１、２１２および２１３をＯＮにし、定電流源２２１、２２２および２２３を信号線２００Ｎに接続する。この結果、定電流源２２１、２２２および２２３による信号線２００Ｎの充電が開始され、ゲート電圧ＶＧＮは定電流源２２１、２２２および２２３の電流値の合計値に比例したスルーレートで上昇し始める。
【００３３】
次に、所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ３をＬレベルとしてスイッチ２１３をＯＦＦにし、定電流源２２３を信号線２００Ｎから切り離す。この結果、定電流源２２１および２２２による信号線２００Ｎの充電が開始され、ゲート電圧ＶＧＮは定電流源２４１および２４２の電流値の合計値に比例したスルーレートで上昇し始める。
【００３４】
次に、さらに所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ２をＬレベルとしてスイッチ２１２をＯＦＦにし、定電流源２２２を信号線２００Ｎから切り離す。この結果、定電流源２２１のみによる信号線２００Ｎの充電が開始され、ゲート電圧ＶＧＮは定電流源２２１の電流値に比例したスルーレートで上昇し始める。
【００３５】
このように時間経過に伴って信号線２００Ｎの充電に寄与する定電流源の数が減少するため、図６（ｂ）に示すように、ゲート電圧ＶＧＮの立ち上がり波形は、時間経過に伴ってスルーレートが小さくなる波形ＷＮ２となる。
【００３６】
波形ＷＮ３およびＷＮ１の組を選択した場合のスルーレート制御部１４０ＡおよびＮチャネルプリドライバ１２２Ａの動作は次のようになる。信号ＶＩ＿ＮがＬレベルからＨレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ１〜ＳＮ３をＬレベルとし、スイッチ２１１〜２１３をＯＦＦにする。次にスルーレート制御部１４０Ａは、制御信号ＳＮ４〜ＳＮ６をＨレベルとし、スイッチ２３１〜２３３をＯＮにする。この結果、定電流源２４１〜２４３が信号線２００Ｎに接続され、定電流源２４１〜２４３の電流値の合計値に比例したスルーレートでゲート電圧ＶＧＮが低下する。従って、ゲート電圧ＶＧＮの立ち下がり波形は、急峻な立ち下がり波形ＷＮ３となる。
【００３７】
その後、信号ＶＩ＿ＮがＨレベルからＬレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ４〜ＳＮ６をＬレベルとし、スイッチ２３１〜２３３をＯＦＦにする。次にスルーレート制御部１４０Ａは、制御信号ＳＮ１〜ＳＮ３をＨレベルとし、スイッチ２１１〜２１３をＯＮにする。この結果、定電流源２２１〜２２３が信号線２００Ｎに接続され、定電流源２２１〜２２３の電流値の合計値に比例したスルーレートでゲート電圧ＶＧＮが上昇する。従って、ゲート電圧ＶＧＮの立ち上がり波形は、急峻な立ち上がり波形ＷＮ１となる。
【００３８】
図４に示すＰチャネルプリドライバ１２１Ａも、Ｎチャネルプリドライバ１２２Ａと基本的に同様な構成となっており、ゲート電圧ＶＧＰを伝達する信号線２００Ｐに接続する定電流源の個数を時間経過に伴って増減させることにより、ゲート電圧ＶＧＰの波形を、時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＰ４および時間経過に伴ってスルーレートが大きくなる立ち上がり波形ＷＰ２の組にするか、急峻な立ち下がり波形ＷＰ３および急峻な立ち上がり波形ＷＰ１の組にするかを切り換えることが可能である。
【００３９】
図７および図８は、本実施形態において、電流方向検出部１３０における電流方向の検出結果に基づいて行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作を示すものである。なお、図７および図８において、破線は本実施形態によるスルーレート制御を行った場合における出力信号ＶＯＵＴ、ゲート電圧ＶＧＰおよびＶＧＮの各波形を示すものであり、実線は本実施形態によるスルーレート制御を行わなかった場合における出力信号ＶＯＵＴ、ゲート電圧ＶＧＰおよびＶＧＮの各波形を比較のために示すものである。
【００４０】
まず、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している場合、図７上段に破線で例示するように、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形を時間経過に伴ってスルーレートが大きくなる波形とし、立ち下がり波形を時間経過に伴ってスルーレートが小さくなる波形とする必要がある。
【００４１】
この場合、スルーレート制御部１４０Ａは、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち上げる際に、その立ち上がり波形を時間経過に伴ってスルーレートの大きくなる波形とするために、図７下段に示すように、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを、時間経過に伴ってスルーレートが大きくなる立ち下がり波形ＷＮ４に従って変化させる。そして、ゲート電圧ＶＧＮの立ち下げにより、出力バッファ回路１００ＡのＮチャネルトランジスタ１１２ＡがＯＦＦになると、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを急峻な立ち下がり波形ＷＰ３に従って変化させ、出力バッファ回路１００ＡのＰチャネルトランジスタ１１１をＯＦＦからＯＮに移行させる。
【００４２】
また、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち下げる場合、スルーレート制御部１４０Ａは、図７下段に示すように、まず、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ１に従って変化させ、出力バッファ回路１００ＡのＰチャネルトランジスタ１１１をＯＮからＯＦＦに移行させる。Ｐチャネルトランジスタ１１１がＯＦＦになると、誘導性負荷２はそれまでに出力バッファ回路１００Ａに流入させていた電流を維持しようとするが、この電流はＰチャネルトランジスタ１１１のドレインとその背景である半導体基板との間に介在する寄生ダイオードを経由して電源ＶＤＤへと流入する。このため、出力信号ＶＯＵＴは電源ＶＤＤの近傍のレベルとなる。そして、Ｐチャネルトランジスタ１１１がＯＦＦになると、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち下がり波形を時間経過に伴ってスルーレートの小さくなる波形とするために、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを、時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＮ２に従って変化させる。
【００４３】
次に、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している場合、図８上段に破線で例示するように、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形を時間経過に伴ってスルーレートが小さくなる波形とし、立ち下がり波形を時間経過に伴ってスルーレートが大きくなる波形とする必要がある。
【００４４】
そこで、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち上げる場合に、スルーレート制御部１４０Ａは、図８下段に示すように、まず、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを急峻な立ち下がり波形ＷＮ３に従って変化させ、出力バッファ回路１００ＡのＮチャネルトランジスタ１１２をＯＮからＯＦＦに移行させる。Ｎチャネルトランジスタ１１２がＯＦＦになると、誘導性負荷２はそれまでに出力バッファ回路１００から流出されていた電流を維持しようとする。この働きにより、Ｎチャネルトランジスタ１１２のドレインとその背景である半導体基板（接地レベル）との間に介在する寄生ダイオードを経由して誘導性負荷２に電流が流れ込む。このため、出力信号ＶＯＵＴは接地レベルの近傍のレベルとなる。Ｎチャネルトランジスタ１１２がＯＦＦになると、スルーレート制御部１４０Ａは、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形を時間経過に伴ってスルーレートの小さくなる波形とするために、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを、時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＰ４に従って変化させる。
【００４５】
また、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち下げる場合、スルーレート制御部１４０Ａは、その立ち下がり波形を時間経過に伴ってスルーレートが大きくなる波形とするため、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを、時間経過に伴ってスルーレートが大きくなる立ち上がり波形ＷＰ２に従って変化させる。このゲート電圧ＶＧＰの立ち上げにより出力バッファ回路１００ＡのＰチャネルトランジスタ１１１がＯＦＦになると、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを急峻な立ち上がり波形ＷＮ１に従って変化させ、出力バッファ回路１００ＡのＮチャネルトランジスタ１１２をＯＦＦからＯＮに移行させる。
以上が本実施形態において電流方向検出部１３０の電流方向の検出結果に基づいて行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作である。
【００４６】
本実施形態による出力バッファ回路１００Ａは、さらにＰチャネルゲート電圧判定部１５０と、Ｎチャネルゲート電圧判定部１６０と、インバータ１７０と、ローアクティブＡＮＤゲート１７１と、ＮＡＮＤゲート１７２とを有する。これらは、入力信号ＶＩＮの立ち上がりに応じて出力信号ＶＯＵＴを立ち上げる場合には、Ｎチャネルトランジスタ１１２をＯＮからＯＦＦに移行させてからＰチャネルトランジスタ１１１をＯＦＦからＯＮに移行させ、入力信号ＶＩＮの立ち下がりに応じて出力信号ＶＯＵＴを立ち下げる場合には、Ｐチャネルトランジスタ１１１をＯＮからＯＦＦに移行させてからＮチャネルトランジスタ１１２をＯＦＦからＯＮに移行させるように、Ｐチャネルプリドライバ１２１ＡによるＰチャネルトランジスタ１１１の駆動とＮチャネルプリドライバ１２２ＡによるＮチャネルトランジスタ１１２の駆動の順序を制御する駆動順序制御手段を構成している。
【００４７】
さらに詳述すると、Ｐチャネルゲート電圧判定部１５０は、信号線２００Ｐに出力されるゲート電圧ＶＧＰがＰチャネルトランジスタ１１１をＯＦＦさせる範囲内にあるときＰチャネルオフ検出信号ＰＯＦＦをアクティブレベルであるＨレベルとし、ゲート電圧ＶＧＰがＰチャネルトランジスタ１１１をＯＮさせる範囲内にあるときＰチャネルオフ検出信号ＰＯＦＦを非アクティブレベルであるＬレベルとする回路である。また、Ｎチャネルゲート電圧判定部１６０は、信号線２００Ｎに出力されるゲート電圧ＶＧＮがＮチャネルトランジスタ１１２をＯＦＦさせる範囲内にあるときＮチャネルオフ検出信号ＮＯＦＦをアクティブレベルであるＬレベルとし、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２をＯＮさせる範囲内にあるときＮチャネルオフ検出信号ＮＯＦＦを非アクティブレベルであるＨレベルとする回路である。
【００４８】
図９（ａ）および（ｂ）は、Ｐチャネルゲート電圧判定部１５０およびＮチャネルゲート電圧判定部１６０の構成例を各々示す回路図である。図９（ａ）に示すＰチャネルゲート電圧判定部１５０において、Ｎチャネルトランジスタ１５１および１５２は、カレントミラーを構成している。ここで、Ｎチャネルトランジスタ１５２のドレインと電源ＶＤＤとの間には定電流源１５４が介挿されている。従って、Ｎチャネルトランジスタ１５１には、この定電流源１５４の電流に比例した電流が流れる。このＮチャネルトランジスタ１５１のドレインと電源ＶＤＤとの間にはＰチャネルトランジスタ１５３が介挿されており、このＰチャネルトランジスタ１５３のゲートは、Ｐチャネルトランジスタ１１１に対するゲート電圧ＶＧＰを伝達する信号線２００Ｐに接続されている。そして、インバータ１５５は、Ｐチャネルトランジスタ１５３のドレインの信号のレベルを反転し、上述したＰチャネルオフ検出信号ＰＯＦＦとして出力するのである。
【００４９】
この構成において、電源電圧ＶＤＤおよびゲート電圧ＶＧＰ間の電圧がＰチャネルトランジスタ１１１の閾値電圧より小さく、Ｐチャネルトランジスタ１１１をＯＦＦとみなしてよい程度にＰチャネルトランジスタ１１１のドレイン電流が極めて小さい場合には、Ｐチャネルトランジスタ１５３に流すことができるドレイン電流（飽和電流）も極めて小さくなる。このため、Ｐチャネルトランジスタ１５３のドレイン電圧が低下し、インバータ１５５の出力するＰチャネルオフ検出信号ＰＯＦＦがＨレベルとなる。これに対し、電源電圧ＶＤＤおよびゲート電圧ＶＧＰ間の電圧がＰチャネルトランジスタ１１１の閾値電圧より大きく、Ｐチャネルトランジスタ１１１をＯＮとみなしてよい程度にＰチャネルトランジスタ１１１のドレイン電流が十分に大きい場合には、Ｐチャネルトランジスタ１５３に流すことができるドレイン電流（飽和電流）も大きくなる。このため、Ｐチャネルトランジスタ１５３のドレイン電圧が上昇し、インバータ１５５の出力するＰチャネルオフ検出信号ＰＯＦＦがＬレベルとなる。
【００５０】
次に、図９（ｂ）に示すＮチャネルゲート電圧判定部１６０において、Ｐチャネルトランジスタ１６１および１６２は、カレントミラーを構成している。ここで、Ｐチャネルトランジスタ１６２のドレインと接地線との間には定電流源１６４が介挿されている。従って、Ｐチャネルトランジスタ１６１には、定電流源１６４の電流に比例したドレイン電流が流れる。このＰチャネルトランジスタ１６１のドレインと接地線との間にはＮチャネルトランジスタ１６３が介挿されており、このＮチャネルトランジスタ１６３のゲートは、Ｎチャネルトランジスタ１１２に対するゲート電圧ＶＧＮを伝達する信号線２００Ｎに接続されている。そして、インバータ１６５は、Ｎチャネルトランジスタ１６３のドレインの出力信号のレベルを反転し、上述したＮチャネルオフ検出信号ＮＯＦＦとして出力するのである。
【００５１】
この構成において、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２の閾値電圧より小さく、Ｎチャネルトランジスタ１１２をＯＦＦとみなしてよい程度にＮチャネルトランジスタ１１２のドレイン電流が極めて小さい場合には、Ｎチャネルトランジスタ１６３に流すことができるドレイン電流（飽和電流）も極めて小さくなる。このため、Ｎチャネルトランジスタ１６３のドレイン電圧が上昇し、インバータ１６５の出力するＮチャネルオフ検出信号ＮＯＦＦがＬレベルとなる。これに対し、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２の閾値電圧より大きく、Ｎチャネルトランジスタ１１２をＯＮとみなしてよい程度にＮチャネルトランジスタ１１２のドレイン電流が十分に大きい場合には、Ｎチャネルトランジスタ１６３に流すことができるドレイン電流（飽和電流）も大きくなる。このため、Ｎチャネルトランジスタ１６３のドレイン電圧が低下し、インバータ１６５の出力するＮチャネルオフ検出信号ＮＯＦＦがＨレベルとなる。
以上がＰチャネルゲート電圧判定部１５０およびＮチャネルゲート電圧判定部１６０の構成である。
【００５２】
図４において、インバータ１７０は、入力信号ＶＩＮをレベル反転させて出力する。ローアクティブＡＮＤゲート１７１は、Ｎチャネルオフ検出信号ＮＯＦＦがアクティブレベルであるＬレベルであるとき、インバータ１７０の出力信号をレベル反転させ、信号ＶＩ＿Ｐとして出力し、そうでない場合はＬレベルの信号ＶＩ＿Ｐを出力する。ＮＡＮＤゲートは、Ｐチャネルオフ検出信号ＰＯＦＦがアクティブレベルであるＨレベルであるとき、インバータ１７０の出力信号をレベル反転させ、信号ＶＩ＿Ｎとして出力し、そうでない場合はＨレベルの信号ＶＩ＿Ｎを出力する。
以上が駆動順序制御手段の構成である。
【００５３】
図１０は、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している場合における出力バッファ回路１００Ａの全体としての動作を示すタイムチャートである。本実施形態において、入力信号ＶＩＮがＬレベル、出力信号ＶＯＵＴがＬレベルである場合は、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベル、Ｎチャネルオフ検出信号ＮＯＦＦがＨレベルとなる。この状態において、入力信号ＶＩＮがＬレベルからＨレベルに立ち上がると、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベルであることから、ＮＡＮＤゲート１７２の出力信号ＶＩ＿ＮがＬレベルからＨレベルに立ち上がる（矢印Ｙ１）。
【００５４】
このように信号ＶＩ＿Ｎが立ち上がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｎチャネルプリドライバ１２２Ａが出力するゲート電圧ＶＧＮを時間経過に伴ってスルーレートが大きくなる立ち下がり波形ＷＮ４に従って立ち下げる制御を行う（矢印Ｙ２）。
【００５５】
そして、ゲート電圧ＶＧＮが立ち下がって、Ｎチャネルトランジスタ１１２の閾値電圧以下になると、Ｎチャネルオフ検出信号ＮＯＦＦがＬレベルになるため（矢印Ｙ３）、ローアクティブＡＮＤゲート１７１の出力信号ＶＩ＿ＰがＬレベルからＨレベルに立ち上がる（矢印Ｙ４）。
【００５６】
このように信号ＶＩ＿Ｐが立ち上がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｐチャネルプリドライバ１２１Ａが出力するゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ３に従って立ち下げる制御を行う（矢印Ｙ５）。
【００５７】
この過程において、電源電圧ＶＤＤおよびゲート電圧ＶＧＰ間の電圧がＰチャネルトランジスタ１１１の閾値電圧よりも大きくなると、Ｐチャネルオフ検出信号ＰＯＦＦがＬレベルとなる（矢印Ｙ６）。このようにして入力信号ＶＩＮがＨレベル、出力信号ＶＯＵＴがＨレベル、Ｐチャネルオフ検出信号ＰＯＦＦがＬレベル、Ｎチャネルオフ検出信号がＬレベルの状態となる。
【００５８】
その後、入力信号ＶＩＮがＨレベルからＬレベルに立ち下がると、Ｎチャネルオフ検出信号ＮＯＦＦがＬレベルであることから、ローアクティブＡＮＤゲート１７１の出力信号ＶＩ＿ＰがＨレベルからＬレベルに立ち下がる（矢印Ｙ１１）。
【００５９】
このように信号ＶＩ＿Ｐが立ち下がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｐチャネルプリドライバ１２１Ａが出力するゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ１に従って立ち上げる制御を行う（矢印Ｙ１２）。
【００６０】
そして、ゲート電圧ＶＧＰが立ち上がって、Ｐチャネルトランジスタ１１１のゲートおよびソース間電圧がＰチャネルトランジスタ１１１の閾値電圧より小さくなると、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベルになるため（矢印Ｙ１３）、ＮＡＮＤゲート１７２の出力信号ＶＩ＿ＮがＨレベルからＬレベルに立ち下がる（矢印Ｙ１４）。
【００６１】
このように信号ＶＩ＿Ｎが立ち下がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００に電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｎチャネルプリドライバ１２２Ａが出力するゲート電圧ＶＧＮを時間経過に伴ってスルーレートが小さくなる立ち上がり波形ＷＮ２に従って立ち上げる制御を行う（矢印Ｙ１５）。
【００６２】
この過程において、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２の閾値電圧よりも大きくなると、Ｎチャネルオフ検出信号ＮＯＦＦがＨレベルとなる（矢印Ｙ１６）。このようにして入力信号ＶＩＮがＬレベル、出力信号ＶＯＵＴがＬレベル、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベル、Ｎチャネルオフ検出信号がＨレベルの状態に戻る。
【００６３】
以上のようなゲート電圧ＶＧＰおよびＶＧＮの制御が行われる結果、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形は時間経過に伴ってスルーレートが大きくなり、出力信号ＶＯＵＴの立ち下がり波形は時間経過に伴ってスルーレートが小さくなる。従って、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している状況における出力バッファ回路１００Ａの電力損失を低減することができる。
【００６４】
図１１は、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している場合における出力バッファ回路１００Ａの全体としての動作を示すタイムチャートである。
【００６５】
既に説明したように、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している場合（図１０）、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち上がり時には、ゲート電圧ＶＧＮを時間経過に伴ってスルーレートが大きくなる立ち下がり波形ＷＮ４に従って立ち下げた後、ゲート電圧ＶＧＰを急峻な立ち下がり波形ＷＰ３に従って立ち下げた。また、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち下がり時には、ゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ１に従って立ち上げた後、ゲート電圧ＶＧＮを時間経過に伴ってスルーレートが小さくなる立ち上がり波形ＷＮ２に従って立ち上げた。
【００６６】
これに対し、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している場合（図１１）、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち上がり時には、ゲート電圧ＶＧＮを急峻な立ち下がり波形ＷＮ３に従って立ち下げた後、ゲート電圧ＶＧＰを時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＰ４に従って立ち下げる。また、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち下がり時には、ゲート電圧ＶＧＰを時間経過に伴ってスルーレートが大きくなる立ち上がり波形ＷＰ２に従って立ち上げた後、ゲート電圧ＶＧＮを急峻な立ち上がり波形ＷＮ１に従って立ち上げる。
【００６７】
このようなゲート電圧ＶＧＰおよびＶＧＮの制御が行われる結果、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形は時間経過に伴ってスルーレートが小さくなり、出力信号ＶＯＵＴの立ち下がり波形は時間経過に伴ってスルーレートが大きくなる。従って、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している状況における出力バッファ回路１００Ａの電力損失を低減することができる。
【００６８】
以上説明したように、本実施形態によれば、誘導性負荷２に供給される電流の方向に合せて、出力信号ＶＯＵＴのスルーレートの変化の態様を適切に切り換え、出力バッファ回路１００Ａの電力損失を低減することができる。
【００６９】
＜第２実施形態＞
図１２はこの発明の第２実施形態である出力バッファ回路１００Ｂの構成を示す回路図である。この出力バッファ回路１００Ｂでは、上記第１実施形態（図４）におけるＰチャネルプリドライバ１２１Ａ、Ｎチャネルプリドライバ１２２Ａおよびスルーレート制御部１４０Ａが、Ｐチャネルプリドライバ１２１Ｂ、Ｎチャネルプリドライバ１２２Ｂおよびスルーレート制御部１４０Ｂに置き換えられている。他の構成要素は、上記第１実施形態のものと同様であるので、上記第１実施形態において各々に使用された符号と共通の符号を使用して、それらについての説明を省略する。
【００７０】
Ｐチャネルプリドライバ１２１Ｂにおいて、ゲート電圧ＶＧＰを伝達する信号線２００Ｐと電源ＶＤＤとの間にはＰチャネルトランジスタ２５１が介挿され、同信号線２００Ｐと接地線との間にはＮチャネルトランジスタ２５２が介挿されている。これらのＰチャネルトランジスタ２５１およびＮチャネルトランジスタ２５２は、各々のゲートにローアクティブＡＮＤゲート１７１の出力信号ＶＩ＿Ｐが与えられており、同信号ＶＩ＿Ｐをレベル反転して出力するインバータを構成している。また、信号線２００Ｐと電源ＶＤＤとの間にはＰチャネルトランジスタ２５３および２５５が直列に介挿され、同信号線２００Ｐと接地線との間にはＮチャネルトランジスタ２５４および２５６が直列に介挿されている。ここで、Ｐチャネルトランジスタ２５３およびＮチャネルトランジスタ２５４の各ゲートには信号ＶＩ＿Ｐが与えられる。また、Ｐチャネルトランジスタ２５５およびＮチャネルトランジスタ２５６のＯＮ／ＯＦＦはスルーレート制御部１４０Ｂによって切り換えられる。
【００７１】
Ｐチャネルトランジスタ２５５およびＮチャネルトランジスタ２５６がＯＦＦである場合、Ｐチャネルトランジスタ２５１およびＮチャネルトランジスタ２５２からなるインバータのみが信号ＶＩ＿Ｐに基づいて信号線２００Ｐを駆動する。従って、この状態におけるＰチャネルプリドライバ１２１Ｂの利得は低い。Ｐチャネルトランジスタ２５５およびＮチャネルトランジスタ２５６がＯＮである場合、Ｐチャネルトランジスタ２５１およびＮチャネルトランジスタ２５２からなるインバータと、Ｐチャネルトランジスタ２５３およびＮチャネルトランジスタ２５４からなるインバータとが並列接続された状態になり、この並列接続されたインバータが信号ＶＩ＿Ｐに基づいて信号線２００Ｐを駆動する。従って、この状態におけるＰチャネルプリドライバ１２１Ｂの利得は高くなる。
【００７２】
Ｎチャネルプリドライバ１２２Ｂも、基本的にＰチャネルプリドライバ１２１Ｂと同様な機能の回路であり、Ｐチャネルトランジスタ２６１、２６３および２６５と、Ｎチャネルトランジスタ２６２、２６４および２６６とにより構成されている。
【００７３】
スルーレート制御部１４０Ｂにおいて、インバータ１４１は、電流方向検出部１３０のコンパレータ１３２の出力信号をレベル反転して出力する。インバータ１４２は、出力バッファ回路１００Ｂの出力信号ＶＯＵＴをレベル反転して出力する。ローアクティブＡＮＤゲート１４３は、インバータ１４１および１４２の出力信号の両方がＬレベルである場合に利得制御信号ＧＣＰをＨレベルとし、それ以外の場合はＬレベルとする。Ｐチャネルプリドライバ１２１ＢのＰチャネルトランジスタ２５５のゲートにはこの利得制御信号ＧＣＰが供給され、Ｎチャネルトランジスタ２５６のゲートには利得制御信号ＧＣＰをインバータ１４５によってレベル反転した信号が供給される。ＡＮＤゲート１４４は、インバータ１４１および１４２の出力信号の両方がＨレベルである場合に利得制御信号ＧＣＮをＨレベルとし、それ以外の場合はＬレベルとする。Ｎチャネルプリドライバ１２２ＢのＰチャネルトランジスタ２６５のゲートにはこの利得制御信号ＧＣＮが供給され、Ｎチャネルトランジスタ２６６のゲートには利得制御信号ＧＣＮをインバータ１４６によってレベル反転した信号が供給される。
【００７４】
このような構成において、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入しており、コンパレータ１３２の出力信号がＬレベルである場合、ローアクティブＡＮＤゲート１４３が出力する利得制御信号ＧＣＰはＬレベルになる。従って、Ｐチャネルプリドライバ１２１Ｂの利得は高くなる。一方、ＡＮＤゲート１４４が出力する利得制御信号ＧＣＮは出力バッファ回路１００Ｂの出力信号ＶＯＵＴのレベルに依存する。出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも低い場合、利得制御信号ＧＣＮはＨレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得は低くなる。また、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも高い場合、利得制御信号ＧＣＮはＬレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得は高くなる。
【００７５】
これに対し、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出しており、コンパレータ１３２の出力信号がＨレベルである場合、ＡＮＤゲート１４４が出力する利得制御信号ＧＣＮはＬレベルになる。従って、Ｎチャネルプリドライバ１２２Ｂの利得は高くなる。一方、ローアクティブＡＮＤゲート１４３が出力する利得制御信号ＧＣＰは出力バッファ回路１００Ｂの出力信号ＶＯＵＴのレベルに依存する。出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも低い場合、利得制御信号ＧＣＰはＬレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得は高くなる。また、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも高い場合、利得制御信号ＧＣＰはＨレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得は低くなる。
【００７６】
このようにスルーレート制御部１４０Ｂは、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入している場合は、出力信号ＶＯＵＴのレベルに応じて、Ｎチャネルプリドライバ１２２Ｂの利得を切り換えることにより、出力信号ＶＯＵＴのスルーレートの制御を行い、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出している場合には、出力信号ＶＯＵＴのレベルに応じて、Ｐチャネルプリドライバ１２１Ｂの利得を切り換えることにより、出力信号ＶＯＵＴのスルーレートの制御を行うものである。
【００７７】
図１３は、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入している場合における出力バッファ回路１００の全体としての動作を示すタイムチャートである。また、図１４は、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出している場合における出力バッファ回路１００の全体としての動作を示すタイムチャートである。本実施形態において、信号ＰＯＦＦ、ＮＯＦＦ、ＶＩ＿Ｐ、ＶＩ＿Ｎの挙動は上記第１実施形態（図１０、図１１）と同様である。本実施形態と上記第１実施形態との相異は、上記第１実施形態では予め決められたシーケンスに従ってゲート電圧ＶＧＰ、ＶＧＮを変化させて出力信号ＶＯＵＴのスルーレートを変化させたのに対し、本実施形態では出力信号ＶＯＵＴのレベル変化に応じてＰチャネルプリドライバ１２１ＢまたはＮチャネルプリドライバ１２２Ｂの利得を変化させることにより出力信号ＶＯＵＴのスルーレートを変化させる点にある。
【００７８】
図１３に示す動作では、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入しているので、利得制御信号ＧＣＰはＬレベルとなっている。そして、信号ＶＩ＿Ｎが立ち上がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも低い。このため、利得制御信号ＧＣＮはＨレベルとなっており、Ｎチャネルプリドライバ１２２Ｂの利得は低くなっている。従って、信号ＶＩ＿Ｎの立ち上がりに応じて、ゲート電圧ＶＧＮは小さなスルーレートで立ち下がり始める。この結果、Ｎチャネルトランジスタ１１２は次第にＯＦＦへと向かい、出力信号ＶＯＵＴは小さなスルーレートで立ち上がる。
【００７９】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを上回ると、利得制御信号ＧＣＮがＬレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得が高い利得に切り換えられる。この結果、ゲート電圧ＶＧＮのスルーレートおよび出力信号ＶＯＵＴのスルーレートは大きなスルーレートに変化する。
【００８０】
その後、信号ＶＩ＿Ｐが立ち上がる。この場合、利得制御信号ＧＣＰがＬレベルであるので、Ｐチャネルプリドライバ１２１Ｂは、大きなスルーレートでゲート電圧ＶＧＰを立ち下げる。
【００８１】
次に入力信号ＶＩＮが立ち下がって信号ＶＩ＿Ｐが立ち下がると、Ｐチャネルプリドライバ１２１Ｂは、大きなスルーレートでゲート電圧ＶＧＰを立ち上げる。
【００８２】
その後、信号ＶＩ＿Ｎが立ち下がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも高いので、利得制御信号ＧＣＮはＬレベルとなっている。従って、信号ＶＩ＿Ｎの立ち下がりに応じて、ゲート電圧ＶＧＮは大きなスルーレートで立ち上がり始める。この結果、出力信号ＶＯＵＴは大きなスルーレートで立ち下がる。
【００８３】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを下回ると、利得制御信号ＧＣＮがＨレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得が低い利得に切り換えられる。この結果、ゲート電圧ＶＧＮのスルーレートおよび出力信号ＶＯＵＴのスルーレートは小さなスルーレートに変化する。
【００８４】
このように誘導性負荷２から出力バッファ回路１００Ｂに電流が流入している状況では、出力信号ＶＯＵＴは、立ち上がりの過程において小さなスルーレートから大きなスルーレートに切り換えられ、立ち下がりの過程において大きなスルーレートから小さなスルーレートに切り換えられる。
【００８５】
図１４に示す動作では、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出しているので、利得制御信号ＧＣＮはＬレベルとなっている。従って、信号ＶＩ＿Ｎの立ち上がりに応じて、ゲート電圧ＶＧＮは大きなスルーレートで立ち下がる。そして、信号ＶＩ＿Ｐが立ち上がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも低い。このため、利得制御信号ＧＣＰはＬレベルとなっており、Ｐチャネルプリドライバ１２１Ｂの利得は高くなっている。従って、信号ＶＩ＿Ｐの立ち上がりに応じて、ゲート電圧ＶＧＰは大きなスルーレートで立ち下がり始める。この結果、出力信号ＶＯＵＴは大きなスルーレートで立ち上がり始める。
【００８６】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを上回ると、利得制御信号ＧＣＰがＨレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得が低い利得に切り換えられる。この結果、ゲート電圧ＶＧＰのスルーレートおよび出力信号ＶＯＵＴのスルーレートは小さなスルーレートに変化する。
【００８７】
次に入力信号ＶＩＮが立ち下がって信号ＶＩ＿Ｐが立ち下がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも高いので、利得制御信号ＧＣＰはＨレベルとなっている。従って、信号ＶＩ＿Ｐの立ち下がりに応じて、ゲート電圧ＶＧＰは小さなスルーレートで立ち上がり始める。この結果、出力信号ＶＯＵＴは小さなスルーレートで立ち下がる。
【００８８】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを下回ると、利得制御信号ＧＣＰがＬレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得が高い利得に切り換えられる。この結果、ゲート電圧ＶＧＰのスルーレートおよび出力信号ＶＯＵＴのスルーレートは大きなスルーレートに変化する。
【００８９】
このように出力バッファ回路１００Ｂから誘導性負荷２に電流が流出している状況では、出力信号ＶＯＵＴは、立ち上がりの過程において大きなスルーレートから小さなスルーレートに切り換えられ、立ち下がりの過程において小さなスルーレートから大きなスルーレートに切り換えられる。
【００９０】
従って、本実施形態によれば、上記第１実施形態と同様、出力バッファ回路１００Ｂの電力損失を低減することができる。
【００９１】
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
【００９２】
（１）上記第１実施形態では、ゲート電圧ＶＧＰおよびＶＧＮを変化させるのに寄与する
定電流源の個数を３段階に切り換えるようにしたが、定電流源の個数は２段階に切り換えるようにしてもよく、逆に４段階以上に切り換えるようにしてもよい。
【００９３】
（２）上記第１実施形態において、時定数回路を用いることにより、波形ＷＰ１〜ＷＰ４を有するゲート電圧ＶＧＰ、波形ＷＮ１〜ＷＮ４を有するゲート電圧ＶＧＮを発生するようにしてもよい。
【００９４】
（３）上記第２実施形態では、Ｐチャネルプリドライバ１２１ＢおよびＮチャネルプリドライバ１２２Ｂの利得を２段階に切り換えたが、出力信号ＶＯＵＴのレベルを判定するための閾値を２種類以上設け、Ｐチャネルプリドライバ１２１ＢおよびＮチャネルプリドライバ１２２Ｂの利得を３段階以上に切り換えるようにしてもよい。
【００９５】
（４）上記各実施形態では、誘導性負荷２に直列接続された抵抗１３１の電圧降下の極性に基づき、誘導性負荷２に供給される電流の方向を検出したが、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２の各々のドレインおよびソース間電圧に基づいて、誘導性負荷２に供給される電流の方向を検出する構成としてもよい。
【００９６】
（５）上記各実施形態では、駆動順序制御手段を設け、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２を別個のプリドライバにより駆動した。しかし、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２間を流れる貫通電流を許容できる場合には、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２を共通のプリドライバにより駆動する構成としてもよい。この場合、誘導性負荷から出力バッファ回路に電流が流入している場合には、出力バッファ回路の出力信号ＶＯＵＴを立ち上げるときのプリドライバの出力信号の立ち下がり波形を時間経過に伴ってスルーレートが大きくなる波形ＷＮ４とし、出力バッファ回路の出力信号ＶＯＵＴを立ち下げるときのプリドライバの出力信号の立ち上がり波形を時間経過に伴ってスルーレートが小さくなる波形ＷＮ２とすればよい。また、出力バッファ回路から誘導性負荷に電流が流出している場合には、出力バッファ回路の出力信号ＶＯＵＴを立ち上げるときのプリドライバの出力信号の立ち下がり波形を時間経過に伴ってスルーレートが小さくなる波形ＷＰ４とし、出力バッファ回路の出力信号ＶＯＵＴを立ち下げるときのプリドライバの出力信号の立ち上がり波形を時間経過に伴ってスルーレートが大きくなる波形ＷＰ２とすればよい。
【００９７】
（６）上記各実施形態では、出力バッファ回路を電界効果トランジスタにより構成したが、出力バッファ回路をバイポーラトランジスタにより構成してもよい。
【符号の説明】
【００９８】
１００，１００Ａ，１００Ｂ…出力バッファ回路、１１０…出力部、１２０…プリドライバ、１２１Ａ，１２１Ｂ…Ｐチャネルプリドライバ、１２２Ａ，１２２Ｂ…Ｎチャネルプリドライバ、１３０…電流方向検出部、１４０，１４０Ａ，１４０Ｂ…スルーレート制御部、１１１，１５３，１６１，１６２，２５１，２５３，２５５，２６１，２６３，２６５…Ｐチャネルトランジスタ、１５１，１５２，１６３，２５２，２５４，２５６，２６２，２６４，２６６…Ｎチャネルトランジスタ、１３１…抵抗、１３２…コンパレータ、１７０，１５５，１６５，１４１，１４２，１４５，１４６…インバータ、１７１，１４３…ローアクティブＡＮＤゲート、１４４…ＡＮＤゲート、１７２…ＮＡＮＤゲート、２２１〜２２３，２３１〜２３３…スイッチ、２２１〜２２３，２４１〜２４３，１５４，１６４…定電流源。
【技術分野】
【０００１】
この発明は、スピーカ等の誘導性負荷の駆動に好適な出力バッファ回路に関する。
【背景技術】
【０００２】
Ｄ級増幅器では、入力オーディオ信号に応じてパルス幅変調されたパルスにより出力バッファ回路のスイッチングを行い、この出力バッファ回路を介して、スピーカやローパスフィルタ等からなる誘導性負荷を駆動する。近年、バッテリを電源とする携帯用電子機器等にＤ級増幅器が搭載されるようになったため、Ｄ級増幅器の電力損失を減らすことについての要求が高まっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５１６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｄ級増幅器等の出力バッファ回路により誘導性負荷を駆動する場合、図１５（ａ）に示すように、誘導性負荷２から出力バッファ回路１に電流が流入している状態において出力バッファ回路１のスイッチングが行われる場合と、図１５（ｂ）に示すように、出力バッファ回路１から誘導性負荷２に電流が流出している状態において出力バッファ回路１のスイッチングが行われる場合の２通りの場合が発生し得る。前者の場合、誘導性負荷２から出力バッファ回路１に流入する電流値に対して、出力バッファ回路１の出力信号ＶＯＵＴの電圧値を乗算した電力が、出力バッファ回路１の電力損失となる。従って、仮に誘導性負荷２から流入する電流値が一定値であるとすると、出力バッファ回路１の電力損失は図１５（ｃ）に示す斜線領域の面積となる。一方、後者の場合、出力バッファ回路１から誘導性負荷２に流出する電流値に対して、出力バッファ回路１の電源電圧ＶＤＤと出力信号ＶＯＵＴの電圧値との差分を乗算した電力が、出力バッファ回路１の電力損失となる。従って、仮に誘導性負荷２へと流出する電流値が一定値であるとすると、出力バッファ回路１の電力損失は図１５（ｄ）に示す斜線領域の面積となる。誘導性負荷を駆動する出力バッファ回路の電力損失を減らすためには、図１５（ｃ）および（ｄ）に示す斜線領域の面積を減らす必要がある。
【０００５】
本発明は以上のような考えに従ってなされたものであり、誘導性負荷を駆動する出力バッファ回路の電力損失を低減する技術的手段を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、出力バッファ回路から負荷に供給される電流の方向を検出する電流方向検出手段と、前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うスルーレート制御手段とを具備することを特徴とする出力バッファ回路を提供する。
【０００７】
かかる出力バッファ回路によれば、図１５（ｃ）および（ｄ）を参照して説明した出力バッファ回路の電力損失を低減することができる。
【０００８】
なお、出力バッファ回路の出力信号のスルーレート制御に関しては多数の先行技術文献がある（例えば特許文献１参照）。しかしながら、これらの文献は、ノイズやオーバシュートの低減を行うために出力バッファ回路の出力信号のスルーレートを抑制する技術を開示するものが殆どであり、本発明のように出力バッファ回路の電力損失が低減されるように出力信号のスルーレート制御を行う技術を開示するものではない。
【図面の簡単な説明】
【０００９】
【図１】この発明による出力バッファ回路の基本形態を示すブロック図である。
【図２】同実施形態における出力バッファ回路の出力信号のスルーレート制御の第１の態様を例示する図である。
【図３】同実施形態における出力バッファ回路の出力信号のスルーレート制御の第２の態様を例示する図である。
【図４】この発明の第１実施形態である出力バッファ回路の構成を示す回路図である。
【図５】同実施形態におけるＮチャネルプリドライバの構成例を示す回路図である。
【図６】同Ｎチャネルプリドライバの動作例を示すタイムチャートである。
【図７】同実施形態において、誘導性負荷から出力バッファ回路への電流流入時にスルーレート制御部による制御の下で行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作を示すタイムチャートである。
【図８】同実施形態において、出力バッファ回路から誘導性負荷への電流流出時にスルーレート制御部による制御の下で行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作を示すタイムチャートである。
【図９】同実施形態におけるＰチャネルゲート電圧判定部およびＮチャネルゲート電圧判定部の構成例を示す回路図である。
【図１０】誘導性負荷から出力バッファ回路への電流流入時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１１】出力バッファ回路から誘導性負荷への電流流出時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１２】この発明の第２実施形態である出力バッファ回路の構成を示す回路図である。
【図１３】誘導性負荷から出力バッファ回路への電流流入時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１４】出力バッファ回路から誘導性負荷への電流流出時における同出力バッファ回路の全体的な動作を示すタイムチャートである。
【図１５】誘導性負荷の駆動時における電力損失の発生状況を例示する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、この発明の実施形態について説明する。
＜基本形態＞
図１はこの発明による出力バッファ回路の基本形態である出力バッファ回路１００の構成を示すブロック図である。この図に示すように、出力バッファ回路１００は、スピーカおよびローパスフィルタ等からなる誘導性負荷２を駆動する出力部１１０と、入力信号ＶＩＮに基づいて出力部１１０を駆動するプリドライバ１２０と、出力部１１０から誘導性負荷２に供給される負荷電流の方向を検出する電流方向検出部１３０と、電流方向検出部１３０により検出された電流の方向に基づいて、出力部１１０の出力信号ＶＯＵＴのスルーレートを制御するスルーレート制御部１４０とを有する。なお、図示の例において、スルーレート制御部１４０は、プリドライバ１２０を制御することにより出力部１１０の出力信号ＶＯＵＴのスルーレートを制御するものである。
【００１１】
図２（ａ）および（ｂ）は、本実施形態による出力バッファ回路１００の出力信号ＶＯＵＴのスルーレート制御の第１の態様を例示する図であり、図２（ａ）は誘導性負荷２から出力バッファ回路１００に電流が流入している場合における出力信号ＶＯＵＴのスルーレート制御の態様を、図２（ｂ）は出力バッファ回路１００から誘導性負荷２に電流が流出している場合における出力信号ＶＯＵＴのスルーレート制御の態様を各々示している。
【００１２】
第１の態様において、誘導性負荷２から出力バッファ回路１００に電流が流入していることを電流方向検出部１３０が検出した場合には、スルーレート制御部１４０は、図２（ａ）に示すように、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において、出力信号ＶＯＵＴをスルーレートの小さい状態からスルーレートの大きい状態に連続的（無段階的）に変化させる制御を行うとともに、出力バッファ回路１００の出力信号ＶＯＵＴの立ち下がり過程において、出力信号ＶＯＵＴをスルーレートの大きい状態からスルーレートの小さい状態に連続的に変化させる制御を行う。
【００１３】
また、出力バッファ回路１００から誘導性負荷２に電流が流出していることを電流方向検出部１３０が検出した場合に、スルーレート制御部１４０は、図２（ｂ）に示すように、出力バッファ回路１００の出力信号ＶＯＵＴの立ち上がり過程において、出力信号ＶＯＵＴをスルーレートの大きい状態からスルーレートの小さい状態に連続的に変化させる制御を行うとともに、出力バッファ回路１００の出力信号ＶＯＵＴの立ち下がり過程において、出力信号ＶＯＵＴをスルーレートの小さい状態からスルーレートの大きい状態に連続的に変化させる制御を行う。
【００１４】
スルーレート制御部１４０が出力信号ＶＯＵＴのスルーレートを上記のように制御するためのプリドライバ１２０の制御方法には各種の態様が考えられるが、例えばスルーレート制御部１４０は、プリドライバ１２０の利得を高くすることにより出力信号ＶＯＵＴのスルーレートを大きくし、プリドライバ１２０の利得を低くすることにより出力信号ＶＯＵＴのスルーレートを小さくし、出力信号ＶＯＵＴを図２（ａ）および（ｂ）に示すように変化させる。
【００１５】
このようなスルーレート制御が行われる結果、前掲図１５（ａ）および（ｂ）の例と対比すれば分かるように、出力バッファ回路１００のスイッチング時における電力損失が低減される。
【００１６】
図３（ａ）および（ｂ）は、出力バッファ回路１００の出力信号ＶＯＵＴのスルーレート制御の第２の態様を例示する図であり、図３（ａ）は誘導性負荷２から出力バッファ回路１００に電流が流入している場合における出力信号ＶＯＵＴのスルーレート制御の態様を、図３（ｂ）は出力バッファ回路１００から誘導性負荷２に電流が流出している場合における出力信号ＶＯＵＴのスルーレート制御の態様を各々示している。
【００１７】
図２（ａ）および（ｂ）に示す第１の態様では、出力信号ＶＯＵＴのスルーレートを連続的に変化させたが、図３（ａ）および（ｂ）に示す第２の態様では、出力信号ＶＯＵＴのスルーレートを段階的に変化させている。この第２の態様においても、第１の態様と同様、出力バッファ回路１００のスイッチング時における電力損失を低減することができる。なお、図３（ａ）および（ｂ）に示す例では、出力信号ＶＯＵＴのスルーレートを２段階に変化させているが、３段階以上に変化させてもよい。
【００１８】
＜第１実施形態＞
図４はこの発明の第１実施形態である出力バッファ回路１００Ａの構成を示す回路図である。本実施形態において、出力部１１０は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属−酸化膜−半導体構造の電界効果トランジスタ。以下、単にトランジスタという。）１１１とＮチャネルトランジスタ１１２とにより構成されている。ここで、Ｐチャネルトランジスタ１１１のソースは電源ＶＤＤに接続され、Ｎチャネルトランジスタ１１２のソースは接地されている。そして、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２は、各々のドレイン同士が接続されており、このドレイン同士の接続点が出力信号ＶＯＵＴを発生する出力バッファ回路１００の出力端子１０１となっている。
【００１９】
上述した基本形態におけるプリドライバ１２０は、入力信号ＶＩＮから生成される信号ＶＩ＿Ｐに基づいてＰチャネルトランジスタ１１１に対するゲート電圧ＶＧＰを生成するＰチャネルプリドライバ１２１Ａと、入力信号ＶＩＮから生成される信号ＶＩ＿Ｎに基づいてＮチャネルトランジスタ１１２に対するゲート電圧ＶＧＮを生成するＮチャネルプリドライバ１２２Ａとにより構成されている。ここで、Ｐチャネルプリドライバ１２１Ａは、図示の４種類の波形ＷＰ１〜ＷＰ４のゲート電圧ＶＧＰを切り換えて出力することが可能な構成となっており、Ｎチャネルプリドライバ１２２Ａは、図示の４種類の波形ＷＮ１〜ＷＮ４のゲート電圧ＶＧＮを切り換えて出力することが可能な構成となっている。
【００２０】
電流方向検出部１３０は、出力端子１０１と誘導性負荷２との間に介挿された抵抗１３１とこの抵抗１３１の電圧降下の極性を判定することにより誘導性負荷２に供給される電流の方向を判定するコンパレータ１３２とにより構成されている。この例では、誘導性負荷２から出力バッファ回路１００に電流が流入している場合にはコンパレータ１３２がＬレベルの信号を出力し、出力バッファ回路１００から誘導性負荷２に電流が流出している場合にはコンパレータ１３２がＨレベルの信号を出力するようになっている。
【００２１】
スルーレート制御部１４０Ａは、電流方向検出部１３０における電流方向の検出結果に基づいてＰチャネルプリドライバ１２１Ａに出力させるゲート電圧ＶＧＰの波形およびＮチャネルプリドライバ１２２Ａに出力させるゲート電圧ＶＧＮの波形を切り換えるための制御を行う回路である。
【００２２】
図５は、４種類の波形ＷＮ１〜ＷＮ４のゲート電圧ＶＧＮを切り換えて出力可能なＮチャネルプリドライバ１２２Ａの構成例を示す回路図である。図５において、ゲート電圧ＶＧＮを伝達する信号線２００Ｎと電源ＶＤＤとの間には、スイッチ２１１および定電流源２２１からなる直列回路と、スイッチ２１２および定電流源２２２からなる直列回路と、スイッチ２１３および定電流源２２３からなる直列回路が並列に介挿されている。また、ゲート電圧ＶＧＮを伝達する信号線２００Ｎと接地線との間には、スイッチ２３１および定電流源２４１からなる直列回路と、スイッチ２３２および定電流源２４２からなる直列回路と、スイッチ２３３および定電流源２４３からなる直列回路が並列に介挿されている。
【００２３】
図４におけるスルーレート制御部１４０Ａは、電流方向検出部１３０における電流方向の検出結果に基づいて、このＮチャネルプリドライバ１２２Ａに出力させるゲート電圧ＶＧＮの波形を図４に示す波形ＷＮ４およびＷＮ２の組にするか、波形ＷＮ３およびＷＮ１の組にするかを決定する。そして、スルーレート制御部１４０Ａは、信号ＶＩ＿Ｎのレベル反転が発生したとき、予め定められたシーケンスに従って、Ｎチャネルプリドライバ１２２Ａのスイッチ２１１〜２１３、２３１〜２３３のＯＮ／ＯＦＦを制御する制御信号ＳＮ１〜ＳＮ６を切り換えることにより、波形ＷＮ４およびＷＮ２を有するゲート電圧ＶＧＮまたは波形ＷＮ３およびＷＮ１を有するゲート電圧ＶＧＮを信号線２００Ｎに出力させる。
【００２４】
図６（ａ）〜（ｃ）は図５に示すＮチャネルプリドライバ１２２Ａの動作例を示すタイムチャートである。ここで、図６（ａ）は入力信号ＶＩＮから生成される信号ＶＩ＿Ｎの波形を示している。また、図６（ｂ）はスルーレート制御部１４０Ａが波形ＷＮ４およびＷＮ２の組を選択した場合に、図６（ａ）に示す信号ＶＩ＿Ｎのレベル反転に応じて出力する制御信号ＳＮ１〜ＳＮ６の波形と、その結果得られるゲート電圧ＶＧＮの波形を示している。また、図６（ｃ）は波形ＷＮ４およびＷＮ２の組を選択した場合に、図６（ａ）に示す信号ＶＩ＿Ｎのレベル反転に応じてスルーレート制御部１４０Ａが出力する制御信号ＳＮ１〜ＳＮ６の波形と、その結果得られるゲート電圧ＶＧＮの波形を示している。
【００２５】
波形ＷＮ４およびＷＮ２の組を選択した場合のスルーレート制御部１４０ＡおよびＮチャネルプリドライバ１２２Ａの動作は次のようになる。まず、信号ＶＩ＿ＮがＬレベルである場合、制御信号ＳＮ１〜ＳＮ３はＨレベル、制御信号ＳＮ４〜ＳＮ６はＬレベルとなっており、スイッチ２１１〜２１３はＯＮ、スイッチ２３１〜２３３はＯＦＦとなっている。
【００２６】
信号ＶＩ＿ＮがＬレベルからＨレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ１〜ＳＮ３をＬレベルとし、スイッチ２１１〜２１３をＯＦＦにする。このとき、信号線２００Ｎに介在するキャパシタは、電源ＶＤＤのレベルに充電されているため、ゲート電圧ＶＧＮは電源ＶＤＤのレベルとなっている。
【００２７】
次にスルーレート制御部１４０Ａは、制御信号ＳＮ４をＨレベルとしてスイッチ２３１をＯＮにし、定電流源２４１を信号線２００Ｎに接続する。この結果、定電流源２４１による信号線２００Ｎの充電電荷の放電が開始され、ゲート電圧ＶＧＮは定電流源２４１の電流値に比例したスルーレートで低下し始める。
【００２８】
次に、所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ５をＨレベルとしてスイッチ２３２をＯＮにし、定電流源２４１に加えて定電流源２４２を信号線２００Ｎに接続する。この結果、定電流源２４１および２４２による信号線２００Ｎの充電電荷の放電が開始され、ゲート電圧ＶＧＮは定電流源２４１および２４２の電流値の合計値に比例したスルーレートで低下し始める。
【００２９】
次に、さらに所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ６をＨレベルとしてスイッチ２３３をＯＮにし、定電流源２４１、２４２に加えて定電流源２４３を信号線２００Ｎに接続する。この結果、定電流源２４１、２４２および２４３による信号線２００Ｎの充電電荷の放電が開始され、ゲート電圧ＶＧＮは定電流源２４１、２４２および２４３の電流値の合計値に比例したスルーレートで低下し始める。
【００３０】
このように時間経過に伴って信号線２００Ｎの充電電荷の放電に寄与する定電流源の数が増加するため、図６（ｂ）に示すように、ゲート電圧ＶＧＮの立ち下がり波形は、時間経過に伴ってスルーレートが大きくなる波形ＷＮ４となる。
【００３１】
その後、信号ＶＩ＿ＮがＨレベルからＬレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ４〜ＳＮ６をＬレベルとし、スイッチ２３１〜２３３をＯＦＦにする。このとき、信号線２００Ｎに介在するキャパシタは、接地レベルまで放電されているため、ゲート電圧ＶＧＮは接地レベルとなっている。
【００３２】
次にスルーレート制御部１４０Ａは、制御信号ＳＮ１〜ＳＮ３をＨレベルとしてスイッチ２１１、２１２および２１３をＯＮにし、定電流源２２１、２２２および２２３を信号線２００Ｎに接続する。この結果、定電流源２２１、２２２および２２３による信号線２００Ｎの充電が開始され、ゲート電圧ＶＧＮは定電流源２２１、２２２および２２３の電流値の合計値に比例したスルーレートで上昇し始める。
【００３３】
次に、所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ３をＬレベルとしてスイッチ２１３をＯＦＦにし、定電流源２２３を信号線２００Ｎから切り離す。この結果、定電流源２２１および２２２による信号線２００Ｎの充電が開始され、ゲート電圧ＶＧＮは定電流源２４１および２４２の電流値の合計値に比例したスルーレートで上昇し始める。
【００３４】
次に、さらに所定時間経過後、スルーレート制御部１４０Ａは、制御信号ＳＮ２をＬレベルとしてスイッチ２１２をＯＦＦにし、定電流源２２２を信号線２００Ｎから切り離す。この結果、定電流源２２１のみによる信号線２００Ｎの充電が開始され、ゲート電圧ＶＧＮは定電流源２２１の電流値に比例したスルーレートで上昇し始める。
【００３５】
このように時間経過に伴って信号線２００Ｎの充電に寄与する定電流源の数が減少するため、図６（ｂ）に示すように、ゲート電圧ＶＧＮの立ち上がり波形は、時間経過に伴ってスルーレートが小さくなる波形ＷＮ２となる。
【００３６】
波形ＷＮ３およびＷＮ１の組を選択した場合のスルーレート制御部１４０ＡおよびＮチャネルプリドライバ１２２Ａの動作は次のようになる。信号ＶＩ＿ＮがＬレベルからＨレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ１〜ＳＮ３をＬレベルとし、スイッチ２１１〜２１３をＯＦＦにする。次にスルーレート制御部１４０Ａは、制御信号ＳＮ４〜ＳＮ６をＨレベルとし、スイッチ２３１〜２３３をＯＮにする。この結果、定電流源２４１〜２４３が信号線２００Ｎに接続され、定電流源２４１〜２４３の電流値の合計値に比例したスルーレートでゲート電圧ＶＧＮが低下する。従って、ゲート電圧ＶＧＮの立ち下がり波形は、急峻な立ち下がり波形ＷＮ３となる。
【００３７】
その後、信号ＶＩ＿ＮがＨレベルからＬレベルになると、スルーレート制御部１４０Ａは、まず、制御信号ＳＮ４〜ＳＮ６をＬレベルとし、スイッチ２３１〜２３３をＯＦＦにする。次にスルーレート制御部１４０Ａは、制御信号ＳＮ１〜ＳＮ３をＨレベルとし、スイッチ２１１〜２１３をＯＮにする。この結果、定電流源２２１〜２２３が信号線２００Ｎに接続され、定電流源２２１〜２２３の電流値の合計値に比例したスルーレートでゲート電圧ＶＧＮが上昇する。従って、ゲート電圧ＶＧＮの立ち上がり波形は、急峻な立ち上がり波形ＷＮ１となる。
【００３８】
図４に示すＰチャネルプリドライバ１２１Ａも、Ｎチャネルプリドライバ１２２Ａと基本的に同様な構成となっており、ゲート電圧ＶＧＰを伝達する信号線２００Ｐに接続する定電流源の個数を時間経過に伴って増減させることにより、ゲート電圧ＶＧＰの波形を、時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＰ４および時間経過に伴ってスルーレートが大きくなる立ち上がり波形ＷＰ２の組にするか、急峻な立ち下がり波形ＷＰ３および急峻な立ち上がり波形ＷＰ１の組にするかを切り換えることが可能である。
【００３９】
図７および図８は、本実施形態において、電流方向検出部１３０における電流方向の検出結果に基づいて行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作を示すものである。なお、図７および図８において、破線は本実施形態によるスルーレート制御を行った場合における出力信号ＶＯＵＴ、ゲート電圧ＶＧＰおよびＶＧＮの各波形を示すものであり、実線は本実施形態によるスルーレート制御を行わなかった場合における出力信号ＶＯＵＴ、ゲート電圧ＶＧＰおよびＶＧＮの各波形を比較のために示すものである。
【００４０】
まず、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している場合、図７上段に破線で例示するように、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形を時間経過に伴ってスルーレートが大きくなる波形とし、立ち下がり波形を時間経過に伴ってスルーレートが小さくなる波形とする必要がある。
【００４１】
この場合、スルーレート制御部１４０Ａは、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち上げる際に、その立ち上がり波形を時間経過に伴ってスルーレートの大きくなる波形とするために、図７下段に示すように、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを、時間経過に伴ってスルーレートが大きくなる立ち下がり波形ＷＮ４に従って変化させる。そして、ゲート電圧ＶＧＮの立ち下げにより、出力バッファ回路１００ＡのＮチャネルトランジスタ１１２ＡがＯＦＦになると、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを急峻な立ち下がり波形ＷＰ３に従って変化させ、出力バッファ回路１００ＡのＰチャネルトランジスタ１１１をＯＦＦからＯＮに移行させる。
【００４２】
また、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち下げる場合、スルーレート制御部１４０Ａは、図７下段に示すように、まず、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ１に従って変化させ、出力バッファ回路１００ＡのＰチャネルトランジスタ１１１をＯＮからＯＦＦに移行させる。Ｐチャネルトランジスタ１１１がＯＦＦになると、誘導性負荷２はそれまでに出力バッファ回路１００Ａに流入させていた電流を維持しようとするが、この電流はＰチャネルトランジスタ１１１のドレインとその背景である半導体基板との間に介在する寄生ダイオードを経由して電源ＶＤＤへと流入する。このため、出力信号ＶＯＵＴは電源ＶＤＤの近傍のレベルとなる。そして、Ｐチャネルトランジスタ１１１がＯＦＦになると、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち下がり波形を時間経過に伴ってスルーレートの小さくなる波形とするために、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを、時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＮ２に従って変化させる。
【００４３】
次に、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している場合、図８上段に破線で例示するように、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形を時間経過に伴ってスルーレートが小さくなる波形とし、立ち下がり波形を時間経過に伴ってスルーレートが大きくなる波形とする必要がある。
【００４４】
そこで、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち上げる場合に、スルーレート制御部１４０Ａは、図８下段に示すように、まず、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを急峻な立ち下がり波形ＷＮ３に従って変化させ、出力バッファ回路１００ＡのＮチャネルトランジスタ１１２をＯＮからＯＦＦに移行させる。Ｎチャネルトランジスタ１１２がＯＦＦになると、誘導性負荷２はそれまでに出力バッファ回路１００から流出されていた電流を維持しようとする。この働きにより、Ｎチャネルトランジスタ１１２のドレインとその背景である半導体基板（接地レベル）との間に介在する寄生ダイオードを経由して誘導性負荷２に電流が流れ込む。このため、出力信号ＶＯＵＴは接地レベルの近傍のレベルとなる。Ｎチャネルトランジスタ１１２がＯＦＦになると、スルーレート制御部１４０Ａは、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形を時間経過に伴ってスルーレートの小さくなる波形とするために、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを、時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＰ４に従って変化させる。
【００４５】
また、出力バッファ回路１００Ａの出力信号ＶＯＵＴを立ち下げる場合、スルーレート制御部１４０Ａは、その立ち下がり波形を時間経過に伴ってスルーレートが大きくなる波形とするため、Ｐチャネルプリドライバ１２１Ａから出力させるゲート電圧ＶＧＰを、時間経過に伴ってスルーレートが大きくなる立ち上がり波形ＷＰ２に従って変化させる。このゲート電圧ＶＧＰの立ち上げにより出力バッファ回路１００ＡのＰチャネルトランジスタ１１１がＯＦＦになると、Ｎチャネルプリドライバ１２２Ａから出力させるゲート電圧ＶＧＮを急峻な立ち上がり波形ＷＮ１に従って変化させ、出力バッファ回路１００ＡのＮチャネルトランジスタ１１２をＯＦＦからＯＮに移行させる。
以上が本実施形態において電流方向検出部１３０の電流方向の検出結果に基づいて行われるゲート電圧ＶＧＰおよびＶＧＮの波形の切り換え動作である。
【００４６】
本実施形態による出力バッファ回路１００Ａは、さらにＰチャネルゲート電圧判定部１５０と、Ｎチャネルゲート電圧判定部１６０と、インバータ１７０と、ローアクティブＡＮＤゲート１７１と、ＮＡＮＤゲート１７２とを有する。これらは、入力信号ＶＩＮの立ち上がりに応じて出力信号ＶＯＵＴを立ち上げる場合には、Ｎチャネルトランジスタ１１２をＯＮからＯＦＦに移行させてからＰチャネルトランジスタ１１１をＯＦＦからＯＮに移行させ、入力信号ＶＩＮの立ち下がりに応じて出力信号ＶＯＵＴを立ち下げる場合には、Ｐチャネルトランジスタ１１１をＯＮからＯＦＦに移行させてからＮチャネルトランジスタ１１２をＯＦＦからＯＮに移行させるように、Ｐチャネルプリドライバ１２１ＡによるＰチャネルトランジスタ１１１の駆動とＮチャネルプリドライバ１２２ＡによるＮチャネルトランジスタ１１２の駆動の順序を制御する駆動順序制御手段を構成している。
【００４７】
さらに詳述すると、Ｐチャネルゲート電圧判定部１５０は、信号線２００Ｐに出力されるゲート電圧ＶＧＰがＰチャネルトランジスタ１１１をＯＦＦさせる範囲内にあるときＰチャネルオフ検出信号ＰＯＦＦをアクティブレベルであるＨレベルとし、ゲート電圧ＶＧＰがＰチャネルトランジスタ１１１をＯＮさせる範囲内にあるときＰチャネルオフ検出信号ＰＯＦＦを非アクティブレベルであるＬレベルとする回路である。また、Ｎチャネルゲート電圧判定部１６０は、信号線２００Ｎに出力されるゲート電圧ＶＧＮがＮチャネルトランジスタ１１２をＯＦＦさせる範囲内にあるときＮチャネルオフ検出信号ＮＯＦＦをアクティブレベルであるＬレベルとし、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２をＯＮさせる範囲内にあるときＮチャネルオフ検出信号ＮＯＦＦを非アクティブレベルであるＨレベルとする回路である。
【００４８】
図９（ａ）および（ｂ）は、Ｐチャネルゲート電圧判定部１５０およびＮチャネルゲート電圧判定部１６０の構成例を各々示す回路図である。図９（ａ）に示すＰチャネルゲート電圧判定部１５０において、Ｎチャネルトランジスタ１５１および１５２は、カレントミラーを構成している。ここで、Ｎチャネルトランジスタ１５２のドレインと電源ＶＤＤとの間には定電流源１５４が介挿されている。従って、Ｎチャネルトランジスタ１５１には、この定電流源１５４の電流に比例した電流が流れる。このＮチャネルトランジスタ１５１のドレインと電源ＶＤＤとの間にはＰチャネルトランジスタ１５３が介挿されており、このＰチャネルトランジスタ１５３のゲートは、Ｐチャネルトランジスタ１１１に対するゲート電圧ＶＧＰを伝達する信号線２００Ｐに接続されている。そして、インバータ１５５は、Ｐチャネルトランジスタ１５３のドレインの信号のレベルを反転し、上述したＰチャネルオフ検出信号ＰＯＦＦとして出力するのである。
【００４９】
この構成において、電源電圧ＶＤＤおよびゲート電圧ＶＧＰ間の電圧がＰチャネルトランジスタ１１１の閾値電圧より小さく、Ｐチャネルトランジスタ１１１をＯＦＦとみなしてよい程度にＰチャネルトランジスタ１１１のドレイン電流が極めて小さい場合には、Ｐチャネルトランジスタ１５３に流すことができるドレイン電流（飽和電流）も極めて小さくなる。このため、Ｐチャネルトランジスタ１５３のドレイン電圧が低下し、インバータ１５５の出力するＰチャネルオフ検出信号ＰＯＦＦがＨレベルとなる。これに対し、電源電圧ＶＤＤおよびゲート電圧ＶＧＰ間の電圧がＰチャネルトランジスタ１１１の閾値電圧より大きく、Ｐチャネルトランジスタ１１１をＯＮとみなしてよい程度にＰチャネルトランジスタ１１１のドレイン電流が十分に大きい場合には、Ｐチャネルトランジスタ１５３に流すことができるドレイン電流（飽和電流）も大きくなる。このため、Ｐチャネルトランジスタ１５３のドレイン電圧が上昇し、インバータ１５５の出力するＰチャネルオフ検出信号ＰＯＦＦがＬレベルとなる。
【００５０】
次に、図９（ｂ）に示すＮチャネルゲート電圧判定部１６０において、Ｐチャネルトランジスタ１６１および１６２は、カレントミラーを構成している。ここで、Ｐチャネルトランジスタ１６２のドレインと接地線との間には定電流源１６４が介挿されている。従って、Ｐチャネルトランジスタ１６１には、定電流源１６４の電流に比例したドレイン電流が流れる。このＰチャネルトランジスタ１６１のドレインと接地線との間にはＮチャネルトランジスタ１６３が介挿されており、このＮチャネルトランジスタ１６３のゲートは、Ｎチャネルトランジスタ１１２に対するゲート電圧ＶＧＮを伝達する信号線２００Ｎに接続されている。そして、インバータ１６５は、Ｎチャネルトランジスタ１６３のドレインの出力信号のレベルを反転し、上述したＮチャネルオフ検出信号ＮＯＦＦとして出力するのである。
【００５１】
この構成において、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２の閾値電圧より小さく、Ｎチャネルトランジスタ１１２をＯＦＦとみなしてよい程度にＮチャネルトランジスタ１１２のドレイン電流が極めて小さい場合には、Ｎチャネルトランジスタ１６３に流すことができるドレイン電流（飽和電流）も極めて小さくなる。このため、Ｎチャネルトランジスタ１６３のドレイン電圧が上昇し、インバータ１６５の出力するＮチャネルオフ検出信号ＮＯＦＦがＬレベルとなる。これに対し、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２の閾値電圧より大きく、Ｎチャネルトランジスタ１１２をＯＮとみなしてよい程度にＮチャネルトランジスタ１１２のドレイン電流が十分に大きい場合には、Ｎチャネルトランジスタ１６３に流すことができるドレイン電流（飽和電流）も大きくなる。このため、Ｎチャネルトランジスタ１６３のドレイン電圧が低下し、インバータ１６５の出力するＮチャネルオフ検出信号ＮＯＦＦがＨレベルとなる。
以上がＰチャネルゲート電圧判定部１５０およびＮチャネルゲート電圧判定部１６０の構成である。
【００５２】
図４において、インバータ１７０は、入力信号ＶＩＮをレベル反転させて出力する。ローアクティブＡＮＤゲート１７１は、Ｎチャネルオフ検出信号ＮＯＦＦがアクティブレベルであるＬレベルであるとき、インバータ１７０の出力信号をレベル反転させ、信号ＶＩ＿Ｐとして出力し、そうでない場合はＬレベルの信号ＶＩ＿Ｐを出力する。ＮＡＮＤゲートは、Ｐチャネルオフ検出信号ＰＯＦＦがアクティブレベルであるＨレベルであるとき、インバータ１７０の出力信号をレベル反転させ、信号ＶＩ＿Ｎとして出力し、そうでない場合はＨレベルの信号ＶＩ＿Ｎを出力する。
以上が駆動順序制御手段の構成である。
【００５３】
図１０は、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している場合における出力バッファ回路１００Ａの全体としての動作を示すタイムチャートである。本実施形態において、入力信号ＶＩＮがＬレベル、出力信号ＶＯＵＴがＬレベルである場合は、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベル、Ｎチャネルオフ検出信号ＮＯＦＦがＨレベルとなる。この状態において、入力信号ＶＩＮがＬレベルからＨレベルに立ち上がると、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベルであることから、ＮＡＮＤゲート１７２の出力信号ＶＩ＿ＮがＬレベルからＨレベルに立ち上がる（矢印Ｙ１）。
【００５４】
このように信号ＶＩ＿Ｎが立ち上がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｎチャネルプリドライバ１２２Ａが出力するゲート電圧ＶＧＮを時間経過に伴ってスルーレートが大きくなる立ち下がり波形ＷＮ４に従って立ち下げる制御を行う（矢印Ｙ２）。
【００５５】
そして、ゲート電圧ＶＧＮが立ち下がって、Ｎチャネルトランジスタ１１２の閾値電圧以下になると、Ｎチャネルオフ検出信号ＮＯＦＦがＬレベルになるため（矢印Ｙ３）、ローアクティブＡＮＤゲート１７１の出力信号ＶＩ＿ＰがＬレベルからＨレベルに立ち上がる（矢印Ｙ４）。
【００５６】
このように信号ＶＩ＿Ｐが立ち上がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｐチャネルプリドライバ１２１Ａが出力するゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ３に従って立ち下げる制御を行う（矢印Ｙ５）。
【００５７】
この過程において、電源電圧ＶＤＤおよびゲート電圧ＶＧＰ間の電圧がＰチャネルトランジスタ１１１の閾値電圧よりも大きくなると、Ｐチャネルオフ検出信号ＰＯＦＦがＬレベルとなる（矢印Ｙ６）。このようにして入力信号ＶＩＮがＨレベル、出力信号ＶＯＵＴがＨレベル、Ｐチャネルオフ検出信号ＰＯＦＦがＬレベル、Ｎチャネルオフ検出信号がＬレベルの状態となる。
【００５８】
その後、入力信号ＶＩＮがＨレベルからＬレベルに立ち下がると、Ｎチャネルオフ検出信号ＮＯＦＦがＬレベルであることから、ローアクティブＡＮＤゲート１７１の出力信号ＶＩ＿ＰがＨレベルからＬレベルに立ち下がる（矢印Ｙ１１）。
【００５９】
このように信号ＶＩ＿Ｐが立ち下がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｐチャネルプリドライバ１２１Ａが出力するゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ１に従って立ち上げる制御を行う（矢印Ｙ１２）。
【００６０】
そして、ゲート電圧ＶＧＰが立ち上がって、Ｐチャネルトランジスタ１１１のゲートおよびソース間電圧がＰチャネルトランジスタ１１１の閾値電圧より小さくなると、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベルになるため（矢印Ｙ１３）、ＮＡＮＤゲート１７２の出力信号ＶＩ＿ＮがＨレベルからＬレベルに立ち下がる（矢印Ｙ１４）。
【００６１】
このように信号ＶＩ＿Ｎが立ち下がると、スルーレート制御部１４０Ａは、誘導性負荷２から出力バッファ回路１００に電流が流入している旨の検出結果が電流方向検出部１３０から出力されているため、Ｎチャネルプリドライバ１２２Ａが出力するゲート電圧ＶＧＮを時間経過に伴ってスルーレートが小さくなる立ち上がり波形ＷＮ２に従って立ち上げる制御を行う（矢印Ｙ１５）。
【００６２】
この過程において、ゲート電圧ＶＧＮがＮチャネルトランジスタ１１２の閾値電圧よりも大きくなると、Ｎチャネルオフ検出信号ＮＯＦＦがＨレベルとなる（矢印Ｙ１６）。このようにして入力信号ＶＩＮがＬレベル、出力信号ＶＯＵＴがＬレベル、Ｐチャネルオフ検出信号ＰＯＦＦがＨレベル、Ｎチャネルオフ検出信号がＨレベルの状態に戻る。
【００６３】
以上のようなゲート電圧ＶＧＰおよびＶＧＮの制御が行われる結果、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形は時間経過に伴ってスルーレートが大きくなり、出力信号ＶＯＵＴの立ち下がり波形は時間経過に伴ってスルーレートが小さくなる。従って、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している状況における出力バッファ回路１００Ａの電力損失を低減することができる。
【００６４】
図１１は、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している場合における出力バッファ回路１００Ａの全体としての動作を示すタイムチャートである。
【００６５】
既に説明したように、誘導性負荷２から出力バッファ回路１００Ａに電流が流入している場合（図１０）、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち上がり時には、ゲート電圧ＶＧＮを時間経過に伴ってスルーレートが大きくなる立ち下がり波形ＷＮ４に従って立ち下げた後、ゲート電圧ＶＧＰを急峻な立ち下がり波形ＷＰ３に従って立ち下げた。また、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち下がり時には、ゲート電圧ＶＧＰを急峻な立ち上がり波形ＷＰ１に従って立ち上げた後、ゲート電圧ＶＧＮを時間経過に伴ってスルーレートが小さくなる立ち上がり波形ＷＮ２に従って立ち上げた。
【００６６】
これに対し、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している場合（図１１）、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち上がり時には、ゲート電圧ＶＧＮを急峻な立ち下がり波形ＷＮ３に従って立ち下げた後、ゲート電圧ＶＧＰを時間経過に伴ってスルーレートが小さくなる立ち下がり波形ＷＰ４に従って立ち下げる。また、スルーレート制御部１４０Ａは、入力信号ＶＩＮの立ち下がり時には、ゲート電圧ＶＧＰを時間経過に伴ってスルーレートが大きくなる立ち上がり波形ＷＰ２に従って立ち上げた後、ゲート電圧ＶＧＮを急峻な立ち上がり波形ＷＮ１に従って立ち上げる。
【００６７】
このようなゲート電圧ＶＧＰおよびＶＧＮの制御が行われる結果、出力バッファ回路１００Ａの出力信号ＶＯＵＴの立ち上がり波形は時間経過に伴ってスルーレートが小さくなり、出力信号ＶＯＵＴの立ち下がり波形は時間経過に伴ってスルーレートが大きくなる。従って、出力バッファ回路１００Ａから誘導性負荷２に電流が流出している状況における出力バッファ回路１００Ａの電力損失を低減することができる。
【００６８】
以上説明したように、本実施形態によれば、誘導性負荷２に供給される電流の方向に合せて、出力信号ＶＯＵＴのスルーレートの変化の態様を適切に切り換え、出力バッファ回路１００Ａの電力損失を低減することができる。
【００６９】
＜第２実施形態＞
図１２はこの発明の第２実施形態である出力バッファ回路１００Ｂの構成を示す回路図である。この出力バッファ回路１００Ｂでは、上記第１実施形態（図４）におけるＰチャネルプリドライバ１２１Ａ、Ｎチャネルプリドライバ１２２Ａおよびスルーレート制御部１４０Ａが、Ｐチャネルプリドライバ１２１Ｂ、Ｎチャネルプリドライバ１２２Ｂおよびスルーレート制御部１４０Ｂに置き換えられている。他の構成要素は、上記第１実施形態のものと同様であるので、上記第１実施形態において各々に使用された符号と共通の符号を使用して、それらについての説明を省略する。
【００７０】
Ｐチャネルプリドライバ１２１Ｂにおいて、ゲート電圧ＶＧＰを伝達する信号線２００Ｐと電源ＶＤＤとの間にはＰチャネルトランジスタ２５１が介挿され、同信号線２００Ｐと接地線との間にはＮチャネルトランジスタ２５２が介挿されている。これらのＰチャネルトランジスタ２５１およびＮチャネルトランジスタ２５２は、各々のゲートにローアクティブＡＮＤゲート１７１の出力信号ＶＩ＿Ｐが与えられており、同信号ＶＩ＿Ｐをレベル反転して出力するインバータを構成している。また、信号線２００Ｐと電源ＶＤＤとの間にはＰチャネルトランジスタ２５３および２５５が直列に介挿され、同信号線２００Ｐと接地線との間にはＮチャネルトランジスタ２５４および２５６が直列に介挿されている。ここで、Ｐチャネルトランジスタ２５３およびＮチャネルトランジスタ２５４の各ゲートには信号ＶＩ＿Ｐが与えられる。また、Ｐチャネルトランジスタ２５５およびＮチャネルトランジスタ２５６のＯＮ／ＯＦＦはスルーレート制御部１４０Ｂによって切り換えられる。
【００７１】
Ｐチャネルトランジスタ２５５およびＮチャネルトランジスタ２５６がＯＦＦである場合、Ｐチャネルトランジスタ２５１およびＮチャネルトランジスタ２５２からなるインバータのみが信号ＶＩ＿Ｐに基づいて信号線２００Ｐを駆動する。従って、この状態におけるＰチャネルプリドライバ１２１Ｂの利得は低い。Ｐチャネルトランジスタ２５５およびＮチャネルトランジスタ２５６がＯＮである場合、Ｐチャネルトランジスタ２５１およびＮチャネルトランジスタ２５２からなるインバータと、Ｐチャネルトランジスタ２５３およびＮチャネルトランジスタ２５４からなるインバータとが並列接続された状態になり、この並列接続されたインバータが信号ＶＩ＿Ｐに基づいて信号線２００Ｐを駆動する。従って、この状態におけるＰチャネルプリドライバ１２１Ｂの利得は高くなる。
【００７２】
Ｎチャネルプリドライバ１２２Ｂも、基本的にＰチャネルプリドライバ１２１Ｂと同様な機能の回路であり、Ｐチャネルトランジスタ２６１、２６３および２６５と、Ｎチャネルトランジスタ２６２、２６４および２６６とにより構成されている。
【００７３】
スルーレート制御部１４０Ｂにおいて、インバータ１４１は、電流方向検出部１３０のコンパレータ１３２の出力信号をレベル反転して出力する。インバータ１４２は、出力バッファ回路１００Ｂの出力信号ＶＯＵＴをレベル反転して出力する。ローアクティブＡＮＤゲート１４３は、インバータ１４１および１４２の出力信号の両方がＬレベルである場合に利得制御信号ＧＣＰをＨレベルとし、それ以外の場合はＬレベルとする。Ｐチャネルプリドライバ１２１ＢのＰチャネルトランジスタ２５５のゲートにはこの利得制御信号ＧＣＰが供給され、Ｎチャネルトランジスタ２５６のゲートには利得制御信号ＧＣＰをインバータ１４５によってレベル反転した信号が供給される。ＡＮＤゲート１４４は、インバータ１４１および１４２の出力信号の両方がＨレベルである場合に利得制御信号ＧＣＮをＨレベルとし、それ以外の場合はＬレベルとする。Ｎチャネルプリドライバ１２２ＢのＰチャネルトランジスタ２６５のゲートにはこの利得制御信号ＧＣＮが供給され、Ｎチャネルトランジスタ２６６のゲートには利得制御信号ＧＣＮをインバータ１４６によってレベル反転した信号が供給される。
【００７４】
このような構成において、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入しており、コンパレータ１３２の出力信号がＬレベルである場合、ローアクティブＡＮＤゲート１４３が出力する利得制御信号ＧＣＰはＬレベルになる。従って、Ｐチャネルプリドライバ１２１Ｂの利得は高くなる。一方、ＡＮＤゲート１４４が出力する利得制御信号ＧＣＮは出力バッファ回路１００Ｂの出力信号ＶＯＵＴのレベルに依存する。出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも低い場合、利得制御信号ＧＣＮはＨレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得は低くなる。また、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも高い場合、利得制御信号ＧＣＮはＬレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得は高くなる。
【００７５】
これに対し、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出しており、コンパレータ１３２の出力信号がＨレベルである場合、ＡＮＤゲート１４４が出力する利得制御信号ＧＣＮはＬレベルになる。従って、Ｎチャネルプリドライバ１２２Ｂの利得は高くなる。一方、ローアクティブＡＮＤゲート１４３が出力する利得制御信号ＧＣＰは出力バッファ回路１００Ｂの出力信号ＶＯＵＴのレベルに依存する。出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも低い場合、利得制御信号ＧＣＰはＬレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得は高くなる。また、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドよりも高い場合、利得制御信号ＧＣＰはＨレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得は低くなる。
【００７６】
このようにスルーレート制御部１４０Ｂは、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入している場合は、出力信号ＶＯＵＴのレベルに応じて、Ｎチャネルプリドライバ１２２Ｂの利得を切り換えることにより、出力信号ＶＯＵＴのスルーレートの制御を行い、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出している場合には、出力信号ＶＯＵＴのレベルに応じて、Ｐチャネルプリドライバ１２１Ｂの利得を切り換えることにより、出力信号ＶＯＵＴのスルーレートの制御を行うものである。
【００７７】
図１３は、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入している場合における出力バッファ回路１００の全体としての動作を示すタイムチャートである。また、図１４は、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出している場合における出力バッファ回路１００の全体としての動作を示すタイムチャートである。本実施形態において、信号ＰＯＦＦ、ＮＯＦＦ、ＶＩ＿Ｐ、ＶＩ＿Ｎの挙動は上記第１実施形態（図１０、図１１）と同様である。本実施形態と上記第１実施形態との相異は、上記第１実施形態では予め決められたシーケンスに従ってゲート電圧ＶＧＰ、ＶＧＮを変化させて出力信号ＶＯＵＴのスルーレートを変化させたのに対し、本実施形態では出力信号ＶＯＵＴのレベル変化に応じてＰチャネルプリドライバ１２１ＢまたはＮチャネルプリドライバ１２２Ｂの利得を変化させることにより出力信号ＶＯＵＴのスルーレートを変化させる点にある。
【００７８】
図１３に示す動作では、誘導性負荷２から出力バッファ回路１００Ｂに電流が流入しているので、利得制御信号ＧＣＰはＬレベルとなっている。そして、信号ＶＩ＿Ｎが立ち上がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも低い。このため、利得制御信号ＧＣＮはＨレベルとなっており、Ｎチャネルプリドライバ１２２Ｂの利得は低くなっている。従って、信号ＶＩ＿Ｎの立ち上がりに応じて、ゲート電圧ＶＧＮは小さなスルーレートで立ち下がり始める。この結果、Ｎチャネルトランジスタ１１２は次第にＯＦＦへと向かい、出力信号ＶＯＵＴは小さなスルーレートで立ち上がる。
【００７９】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを上回ると、利得制御信号ＧＣＮがＬレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得が高い利得に切り換えられる。この結果、ゲート電圧ＶＧＮのスルーレートおよび出力信号ＶＯＵＴのスルーレートは大きなスルーレートに変化する。
【００８０】
その後、信号ＶＩ＿Ｐが立ち上がる。この場合、利得制御信号ＧＣＰがＬレベルであるので、Ｐチャネルプリドライバ１２１Ｂは、大きなスルーレートでゲート電圧ＶＧＰを立ち下げる。
【００８１】
次に入力信号ＶＩＮが立ち下がって信号ＶＩ＿Ｐが立ち下がると、Ｐチャネルプリドライバ１２１Ｂは、大きなスルーレートでゲート電圧ＶＧＰを立ち上げる。
【００８２】
その後、信号ＶＩ＿Ｎが立ち下がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも高いので、利得制御信号ＧＣＮはＬレベルとなっている。従って、信号ＶＩ＿Ｎの立ち下がりに応じて、ゲート電圧ＶＧＮは大きなスルーレートで立ち上がり始める。この結果、出力信号ＶＯＵＴは大きなスルーレートで立ち下がる。
【００８３】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを下回ると、利得制御信号ＧＣＮがＨレベルとなり、Ｎチャネルプリドライバ１２２Ｂの利得が低い利得に切り換えられる。この結果、ゲート電圧ＶＧＮのスルーレートおよび出力信号ＶＯＵＴのスルーレートは小さなスルーレートに変化する。
【００８４】
このように誘導性負荷２から出力バッファ回路１００Ｂに電流が流入している状況では、出力信号ＶＯＵＴは、立ち上がりの過程において小さなスルーレートから大きなスルーレートに切り換えられ、立ち下がりの過程において大きなスルーレートから小さなスルーレートに切り換えられる。
【００８５】
図１４に示す動作では、出力バッファ回路１００Ｂから誘導性負荷２に電流が流出しているので、利得制御信号ＧＣＮはＬレベルとなっている。従って、信号ＶＩ＿Ｎの立ち上がりに応じて、ゲート電圧ＶＧＮは大きなスルーレートで立ち下がる。そして、信号ＶＩ＿Ｐが立ち上がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも低い。このため、利得制御信号ＧＣＰはＬレベルとなっており、Ｐチャネルプリドライバ１２１Ｂの利得は高くなっている。従って、信号ＶＩ＿Ｐの立ち上がりに応じて、ゲート電圧ＶＧＰは大きなスルーレートで立ち下がり始める。この結果、出力信号ＶＯＵＴは大きなスルーレートで立ち上がり始める。
【００８６】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを上回ると、利得制御信号ＧＣＰがＨレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得が低い利得に切り換えられる。この結果、ゲート電圧ＶＧＰのスルーレートおよび出力信号ＶＯＵＴのスルーレートは小さなスルーレートに変化する。
【００８７】
次に入力信号ＶＩＮが立ち下がって信号ＶＩ＿Ｐが立ち下がるとき、出力信号ＶＯＵＴのレベルはインバータ１４２の論理スレッショルドＶｔｈよりも高いので、利得制御信号ＧＣＰはＨレベルとなっている。従って、信号ＶＩ＿Ｐの立ち下がりに応じて、ゲート電圧ＶＧＰは小さなスルーレートで立ち上がり始める。この結果、出力信号ＶＯＵＴは小さなスルーレートで立ち下がる。
【００８８】
そして、出力信号ＶＯＵＴがインバータ１４２の論理スレッショルドＶｔｈを下回ると、利得制御信号ＧＣＰがＬレベルとなり、Ｐチャネルプリドライバ１２１Ｂの利得が高い利得に切り換えられる。この結果、ゲート電圧ＶＧＰのスルーレートおよび出力信号ＶＯＵＴのスルーレートは大きなスルーレートに変化する。
【００８９】
このように出力バッファ回路１００Ｂから誘導性負荷２に電流が流出している状況では、出力信号ＶＯＵＴは、立ち上がりの過程において大きなスルーレートから小さなスルーレートに切り換えられ、立ち下がりの過程において小さなスルーレートから大きなスルーレートに切り換えられる。
【００９０】
従って、本実施形態によれば、上記第１実施形態と同様、出力バッファ回路１００Ｂの電力損失を低減することができる。
【００９１】
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
【００９２】
（１）上記第１実施形態では、ゲート電圧ＶＧＰおよびＶＧＮを変化させるのに寄与する
定電流源の個数を３段階に切り換えるようにしたが、定電流源の個数は２段階に切り換えるようにしてもよく、逆に４段階以上に切り換えるようにしてもよい。
【００９３】
（２）上記第１実施形態において、時定数回路を用いることにより、波形ＷＰ１〜ＷＰ４を有するゲート電圧ＶＧＰ、波形ＷＮ１〜ＷＮ４を有するゲート電圧ＶＧＮを発生するようにしてもよい。
【００９４】
（３）上記第２実施形態では、Ｐチャネルプリドライバ１２１ＢおよびＮチャネルプリドライバ１２２Ｂの利得を２段階に切り換えたが、出力信号ＶＯＵＴのレベルを判定するための閾値を２種類以上設け、Ｐチャネルプリドライバ１２１ＢおよびＮチャネルプリドライバ１２２Ｂの利得を３段階以上に切り換えるようにしてもよい。
【００９５】
（４）上記各実施形態では、誘導性負荷２に直列接続された抵抗１３１の電圧降下の極性に基づき、誘導性負荷２に供給される電流の方向を検出したが、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２の各々のドレインおよびソース間電圧に基づいて、誘導性負荷２に供給される電流の方向を検出する構成としてもよい。
【００９６】
（５）上記各実施形態では、駆動順序制御手段を設け、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２を別個のプリドライバにより駆動した。しかし、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２間を流れる貫通電流を許容できる場合には、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタ１１２を共通のプリドライバにより駆動する構成としてもよい。この場合、誘導性負荷から出力バッファ回路に電流が流入している場合には、出力バッファ回路の出力信号ＶＯＵＴを立ち上げるときのプリドライバの出力信号の立ち下がり波形を時間経過に伴ってスルーレートが大きくなる波形ＷＮ４とし、出力バッファ回路の出力信号ＶＯＵＴを立ち下げるときのプリドライバの出力信号の立ち上がり波形を時間経過に伴ってスルーレートが小さくなる波形ＷＮ２とすればよい。また、出力バッファ回路から誘導性負荷に電流が流出している場合には、出力バッファ回路の出力信号ＶＯＵＴを立ち上げるときのプリドライバの出力信号の立ち下がり波形を時間経過に伴ってスルーレートが小さくなる波形ＷＰ４とし、出力バッファ回路の出力信号ＶＯＵＴを立ち下げるときのプリドライバの出力信号の立ち上がり波形を時間経過に伴ってスルーレートが大きくなる波形ＷＰ２とすればよい。
【００９７】
（６）上記各実施形態では、出力バッファ回路を電界効果トランジスタにより構成したが、出力バッファ回路をバイポーラトランジスタにより構成してもよい。
【符号の説明】
【００９８】
１００，１００Ａ，１００Ｂ…出力バッファ回路、１１０…出力部、１２０…プリドライバ、１２１Ａ，１２１Ｂ…Ｐチャネルプリドライバ、１２２Ａ，１２２Ｂ…Ｎチャネルプリドライバ、１３０…電流方向検出部、１４０，１４０Ａ，１４０Ｂ…スルーレート制御部、１１１，１５３，１６１，１６２，２５１，２５３，２５５，２６１，２６３，２６５…Ｐチャネルトランジスタ、１５１，１５２，１６３，２５２，２５４，２５６，２６２，２６４，２６６…Ｎチャネルトランジスタ、１３１…抵抗、１３２…コンパレータ、１７０，１５５，１６５，１４１，１４２，１４５，１４６…インバータ、１７１，１４３…ローアクティブＡＮＤゲート、１４４…ＡＮＤゲート、１７２…ＮＡＮＤゲート、２２１〜２２３，２３１〜２３３…スイッチ、２２１〜２２３，２４１〜２４３，１５４，１６４…定電流源。
【特許請求の範囲】
【請求項１】
出力バッファ回路から負荷に供給される電流の方向を検出する電流方向検出手段と、
前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うスルーレート制御手段と
を具備することを特徴とする出力バッファ回路。
【請求項２】
前記出力バッファ回路は、前記負荷を駆動する出力部と、入力信号に応じて前記出力部を駆動するプリドライバとを有し、
前記スルーレート制御手段は、前記電流方向検出手段により検出される電流の方向に基づいて、前記プリドライバの出力信号のスルーレートを制御することにより前記出力信号のスルーレートの制御を行うことを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記スルーレート制御手段は、前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記プリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記プリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記プリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記プリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記出力部は、高圧側電源および低圧側電源間に直列に介挿された出力用Ｐチャネル電界効果トランジスタおよび出力用Ｎチャネル電界効果トランジスタを有し、前記出力用Ｐチャネル電界効果トランジスタおよび出力用Ｎチャネル電界効果トランジスタの共通接続点から負荷を駆動する出力信号を発生するものであり、
前記プリドライバは、前記出力用Ｐチャネル電界効果トランジスタを駆動するＰチャネルプリドライバと、前記出力用Ｎチャネル電界効果トランジスタを駆動するＮチャネルプリドライバとを有し、
前記スルーレート制御手段は、前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち上げる過程において、前記Ｎチャネルプリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち下げる過程において、前記Ｎチャネルプリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち上げる過程において、前記Ｐチャネルプリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち下げる過程において、前記Ｐチャネルプリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項５】
前記スルーレート制御手段は、前記プリドライバの出力信号のスルーレートを予め決められた態様で変化させることにより前記出力バッファ回路の出力信号のスルーレートの制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項６】
前記スルーレート制御手段は、前記出力バッファ回路の出力信号のレベルに応じて前記プリドライバの出力信号のスルーレートを変化させることにより前記出力バッファ回路の出力信号のスルーレートの制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項１】
出力バッファ回路から負荷に供給される電流の方向を検出する電流方向検出手段と、
前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うスルーレート制御手段と
を具備することを特徴とする出力バッファ回路。
【請求項２】
前記出力バッファ回路は、前記負荷を駆動する出力部と、入力信号に応じて前記出力部を駆動するプリドライバとを有し、
前記スルーレート制御手段は、前記電流方向検出手段により検出される電流の方向に基づいて、前記プリドライバの出力信号のスルーレートを制御することにより前記出力信号のスルーレートの制御を行うことを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記スルーレート制御手段は、前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記プリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記プリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記出力バッファ回路の出力信号の立ち上がり過程において、前記プリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記出力バッファ回路の出力信号の立ち下がり過程において、前記プリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記出力部は、高圧側電源および低圧側電源間に直列に介挿された出力用Ｐチャネル電界効果トランジスタおよび出力用Ｎチャネル電界効果トランジスタを有し、前記出力用Ｐチャネル電界効果トランジスタおよび出力用Ｎチャネル電界効果トランジスタの共通接続点から負荷を駆動する出力信号を発生するものであり、
前記プリドライバは、前記出力用Ｐチャネル電界効果トランジスタを駆動するＰチャネルプリドライバと、前記出力用Ｎチャネル電界効果トランジスタを駆動するＮチャネルプリドライバとを有し、
前記スルーレート制御手段は、前記負荷から前記出力バッファ回路に電流が流入していることを前記電流方向検出手段が検出した場合に、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち上げる過程において、前記Ｎチャネルプリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うとともに、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち下げる過程において、前記Ｎチャネルプリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行い、前記出力バッファ回路から前記負荷に電流が流出していることを前記電流方向検出手段が検出した場合に、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち上げる過程において、前記Ｐチャネルプリドライバの出力信号をスルーレートの大きい状態からスルーレートの小さい状態に変化させる制御を行うとともに、前記Ｐチャネルプリドライバおよび前記Ｎチャネルプリドライバの各出力信号を変化させて前記出力バッファ回路の出力信号を立ち下げる過程において、前記Ｐチャネルプリドライバの出力信号をスルーレートの小さい状態からスルーレートの大きい状態に変化させる制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項５】
前記スルーレート制御手段は、前記プリドライバの出力信号のスルーレートを予め決められた態様で変化させることにより前記出力バッファ回路の出力信号のスルーレートの制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【請求項６】
前記スルーレート制御手段は、前記出力バッファ回路の出力信号のレベルに応じて前記プリドライバの出力信号のスルーレートを変化させることにより前記出力バッファ回路の出力信号のスルーレートの制御を行うことを特徴とする請求項２に記載の出力バッファ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１８２６４０（Ｐ２０１２−１８２６４０Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４３９１１（Ｐ２０１１−４３９１１）
【出願日】平成２３年３月１日（２０１１．３．１）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年３月１日（２０１１．３．１）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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