半導体装置、及び半導体装置の製造方法
【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法
【背景技術】
【０００２】
ヘテロバイポーラトランジスタ(以下、単にHBT(Heterojunction Bipolar Transistor)と称する場合がある) と、電界効果トンラジスタ(以下、単にFET(Field Effect Transistor)と称する場合がある)とが同一基板上に形成されたBiFET(Bipolar Field Effect Transistor)デバイスが知られている。BiFETデバイスの製造時には、HBTが作りこまれる半導体エピタキシャル層とFETが作りこまれる半導体エピタキシャル層とが同一の化合物半導体基板（GaAs基板等）上に形成されたエピタキシャルウェハを用いる。FETのゲート配置用のリセスは、上記のエピタキシャルウェハに含まれるInGaP層をエッチング停止層として用いて選択ウェットエッチングを行うことで形成される。この方法によれば、AlGaAs層をエッチング停止層として用いる従来方法と比較して、エッチング停止位置を簡便に制御することができ、一度の多数枚のウェハを処理できるというメリットがある。
【０００３】
しかしながら、このように製造したBiFETデバイスは、同様のエッチングプロセスで作製した単体のFET(つまり、HBTが形成されてなく、FETのみが基板上に形成されている素子)と比較して、より高いオン抵抗を有するという問題があった。しかしながら、BiFETのFETと単体FETのチャネル層の抵抗値を比較しても、それほど大きな差はなく、BiFETデバイスのFETオン抵抗悪化原因が不明であった。
【０００４】
特許文献１には、エッチング停止層としてInGaP層を活用したBiFETが開示されている。特許文献１の図1に示すように、半絶縁性GaAs基板上に、バッファー層、n+-AlGaAsドーピング層、AlGaAsスペーサ層、アンドープInGaAsチャネル層、AlGaAsスペーサ層、n+-AlGaAsドーピング層、AlGaAsバリア層、InGaPエッチング停止層、n+-GaAsオーミックコンタクト層、InGaPエッチング停止層、n+-GaAsサブコレクタ層、n--GaAsコレクタ層、p+-GaAsベース層、n-InGaPエミッタ層、n-GaAsエミッタ層、及びn+-InGaAsエミッタコンタクト層が順次エピタキシャルウェハ上に形成される。その後、エッチング、電極形成、及び絶縁膜形成工程を経て、特許文献の図4に示すBiFETデバイスが作製される。同図に開示されたFET部は、アンドープInGaAs層が高移動度チャネル層として機能するHEMT(High Electron Mobility Transistor)構造を採用している。
【０００５】
特許文献２は、同一基板上にバイポーラトランジスタ(HBT)とヘテロ接合電界効果トランジスタ(HFET)が形成されたBi-HFETデバイスを開示する。特許文献２に開示のデバイスは、InGaPエッチングストッパ領域106を具備する。しかしながら、同文献には、HFET領域にリセス形成する際のエッチングストッパ層に関する具体的な開示はない。
【０００６】
特許文献３乃至５は、単体のFETに関する技術を開示する。非特許文献１は、BiFET用エピタキシャルウェハにて、高移動度チャネルトランジスタ(HEMT)のチャネル電子移動度が劣化することを開示する。未公開であるがBiFETに関連する技術として、特願２０１０−１４３６４７が出願されている（特願２０１０−１４３６４７は、本願との関係にて先行技術を構成するものではない）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００７／０２７８５２３号明細書
【特許文献２】特開２００９−２２４４０７号公報
【特許文献３】特開２００８−６０３９７号公報
【特許文献４】特開２００７−１５７９１８号公報
【特許文献５】特開２００２−１８４７８７号公報
【非特許文献】
【０００８】
【非特許文献１】Proc. CS MANTECH Conf., pp.281-284(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本願発明者は、BiFETデバイスに含まれるFETのオン抵抗が単体FETのオン抵抗と比較して高いという原因を追及するべく、次に説明するように評価／検討を行った。
【００１０】
特許文献１の図4に示したBiFETデバイスのFETオン抵抗値として2.0〜2.5Ωmmという値が得られた。これは、GaAs基板上にFETエピタキシャル層のみを形成したエピタキシャルウェハにて作製したFET（以下、単に単体FETと呼ぶ場合がある）のオン抵抗値1.5Ωmmと比較して、0.5〜1.0Ωmmも高い値である。
同業他社間では、BiFET用エピタキシャルウェハにて、高移動度チャネルトランジスタ(HEMT)のチャネル電子移動度が劣化することが知られおり、この点は、非特許文献1でも報告されている。特許文献１の図４に示したBiFETエピタキシャルウェハのFETチャネル層部の電子移動度を評価すると、6400cm2/V・secという値が得られ、GaAs基板上にFETエピタキシャル構造のみを成長した場合のFETのチャネル電子移動度6500cm2/V・secとほとんど同じ値が得られた。従って、チャネル層における電子移動度の劣化が、オン抵抗の増加を招いていることは考えにくい。
【００１１】
次に、図26に示す素子を用いて、Transmission Line Modelに基づくTLM法で、FETチャネル層シート抵抗と、n+-GaAsキャップ層-InGaAsチャネル層間のアクセス抵抗を各々評価した。なお、図26に示す符号311〜319は、特許文献1の図１に開示された化合物半導体層111〜119に対応する。図26に示す符号320は、オーミック電極である。
【００１２】
この評価によって、BiFETデバイスのFET部のアクセス抵抗＝0.7〜1.0Ωmmという結果を得た。GaAs基板上にFETエピタキシャル構造のみを成長した場合のアクセス抵抗は、0.4Ωmmである。BiFETデバイスのFET部のアクセス抵抗は、単体FETのアクセス抵抗より0.3〜0.6Ωmmも高い。FETオン抵抗が、凡そ、(チャネルシート抵抗成分)+(アクセス抵抗)×2で与えられることを考えると、オン抵抗悪化量0.5〜1.0Ωmmが、アクセス抵抗増大分に対応している、と大まかに説明することが出来る。
【００１３】
オーミック電極とn+-GaAsキャップ層との接触抵抗は、別の測定パターンで行ったTLM法測定結果から、BiFETデバイスのFET部と単体FET間で同等であることを確認している。
【００１４】
以上の評価から、BiFETデバイスのFETオン抵抗が高い原因は、FETオーミック電極直下のn+-GaAsキャップ層からInGaAsチャネル層への半導体内アクセス抵抗が高いためであることが判明した。
【００１５】
単体FETエピタキシャルウェハでは発生せず、BiFETエピタキシャルウェハに固有になぜ上述の現象が生じているのかは、次のように説明できる。特許文献１の図４に示す例では、FETエピタキシャル層の上に、全膜厚が0.5um以上と厚いHBTエピタキシャル層を成長した構造になっている。このような厚い半導体層をエピタキシャル成長するため、FETエピタキシャル層は、600℃〜650℃程度の高温に長時間に晒されてしまう。このとき、FET部のInGaPエッチストップ層とAlGaAsバリア層との界面において、AlGaAsPが形成されることがわかった。これは、AlとPの結合力が強いため、HBTエピタキシャル成長中に、AlGaAs側にPが拡散してしまうからだと考えられる。バンドギャップの大きいAlGaAsPは伝導帯側にポテンシャルバリアを形成する。この結果、n+-GaAsキャップ層とInGaAsチャネル層との間のアクセス抵抗が増大したと考えられる。
【００１６】
上述の説明から明らかなように、BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制することが強く望まれている。なお、BiFETデバイスに含まれるFETのオン抵抗が単体FETのオン抵抗と比較して高いという原因を追及するべく本願発明者が行った上述の評価／検討は、本願発明者が独自に行ったものである。従って、上述の説明は、何ら先行技術を構成又は自認するものではない。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体装置は、共通基板上に第1及び第2積層体が順に形成された半導体装置であって、前記第2積層体が除去されて残存する前記第1積層体は、電界効果型トランジスタを構成し、前記第1積層体上に積層された前記第2積層体は、前記電界効果型トランジスタとは異なる素子を構成し、前記電界効果型トランジスタを構成する第1積層体は、当該第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む。スペーサ層により、リンの熱拡散が抑制され、電界効果型トランジスタのオン抵抗の悪化を抑制することができる。
【００１８】
本発明に係る半導体装置の製造方法は、第1積層体（当該第1積層体は、リセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む）を基板上に形成し、前記第1積層体上に第2積層体をエピタキシャル成長させ、前記第2積層体を部分的に除去して、前記第1積層体の上面を露出させ、前記エッチング停止層に応じた停止位置に至るまで、前記第1積層体の前記上面に対してエッチングによりリセスを形成し、前記リセス内にゲート電極を形成する。
【発明の効果】
【００１９】
本発明によれば、BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図３】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図４】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図５】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図６】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図７】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図８】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図９】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図１０】実施の形態２にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１１】実施の形態３にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１２】実施の形態４にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１３】実施の形態５にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１４】実施の形態６にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１５】実施の形態７にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１６】実施の形態８にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１７】実施の形態９にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１８】実施の形態１０にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１９】実施の形態１１にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２０】実施の形態１２にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２１】実施の形態１３にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２２】実施の形態１４にかかる半導体集積回路の概略構成を示す模式図である。
【図２３】実施の形態１４にかかる半導体集積回路の概略的な回路図である。
【図２４】実施の形態１５にかかる半導体集積回路の概略的な回路図である。
【図２５】参考例にかかるFETデバイスの概略的な断面構成を示す模式図である。
【図２６】アクセス抵抗の評価方法を示す説明図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について説明する。以下に説明する各実施の形態は、適宜、組み合わせることが可能であり、組み合わせに基づく相乗効果も主張可能なものとする。同一の要素には同一の符号を付し、重複説明は省略する。説明の便宜上、図面は簡略化されている。
【００２２】
実施の形態1
以下、図1乃至図9を参照して、本発明の実施の形態1について説明する。図1は、BiFETデバイスの概略的な断面構成を示す模式図である。図2乃至図9は、BiFETデバイスの概略的な製造工程図である。
【００２３】
後述の説明から明らかなように、本実施形態では、BiFETエピタキシャルウェハの製造時、InGaPから成るエッチング停止層10とAlGaAsから成るバリア層8との間にGaAsから成るスペーサ層9を挿入し、エッチング停止層10に含まれるリン（P）がバリア層8まで熱拡散してバリア層8の構成元素と化合することを抑止する。このように、エッチング停止層10中のリン（P）が、AlGaAs層中へ拡散してAlGaAsPを形成することを抑制することで、アクセス抵抗の増大を防ぐことが可能になる。なお、スペーサ層の具体的な材料は、Alを含有しないことを条件として、GaAsに限定されるべきものではない。また、エッチングは、ウェット、ドライのいずれでも構わない。
【００２４】
図２５に示す参考例から明らかなように、上述のスペーサ層9の挿入効果は、BiFETデバイスの場合に得られるが、バイポーラトランジスタが組み込まれない単素子のFETデバイスの場合には得られない。
【００２５】
以下、具体的な説明する。図1に示すように、BiFETデバイス100は、共通基板1上に、第１積層体SL10と第2積層体SL20とが順に積層されて成る。BiFETデバイス100の第1領域(HBT領域)R10には、バイポーラトランジスタ(HBT)が形成され、その第2領域(FET領域)R20には、電界効果型トランジスタ(FET)が形成される。第2領域R20では、第2積層体SL20が除去され、第1積層体SL10が残存し、その状態でFETが作りこまれる。
【００２６】
図1に示すように、BiFETデバイス100は、共通基板1上に、バッファー層2、電子供給層3、スペーサ層4、チャネル層5、スペーサ層6、電子供給層7、バリア層8、スペーサ層9、エッチング停止層10、オーミックコンタクト層（キャップ層と呼ぶこともある）11、エッチング停止層12、サブコレクタ層13、コレクタ層(エッチング停止層も兼ねる)14、コレクタ層15、ベース層16、エミッタ層17、エミッタ層18、エミッタコンタクト層19を有する。更に、BiFETデバイス100は、エミッタ電極20、ベース電極21、コレクタ電極22、ソース電極23、ドレイン電極24、ゲート電極25、絶縁領域26を有する。
【００２７】
第1積層体SL10は、共通基板1上に積層された化合物半導体層2〜11によって構成される。第2積層体SL20は、第1積層体SL10上に積層された化合物半導体層12〜19によって構成される。
【００２８】
バッファー層2は、膜厚500nmの化合物半導体層である。電子供給層3は、Si不純物を3×1018cm-3添加した膜厚4nmのn+-AlGaAs層である。スペーサ層4は、膜厚2nmのアンドープAlGaAs層である。チャネル層5は、膜厚15nmのアンドープInGaAs層である。スペーサ層6は、膜厚2nmのアンドープAlGaAs層である。電子供給層7は、Si不純物を3×1018cm-3添加した膜厚10nmのn+-AlGaAs層である。バリア層8は、膜厚25nmのアンドープAlGaAs層である。スペーサ層9は、膜厚2nmのアンドープGaAs層である。エッチング停止層10は、膜厚10nmのアンドープInGaP層である。オーミックコンタクト層11は、 Si不純物を4×1018cm-3添加した膜厚150nmのn+-GaAs層である。エッチング停止層12 は、Si不純物を4×1018cm-3添加した膜厚20nmのn+-InGaP層である。サブコレクタ層13 は、Si不純物を4×1018cm-3添加した膜厚850nmのn+-GaAs層である。コレクタ層14 は、Si不純物を1×1016cm-3添加した膜厚60nmのn-InGaP層である。コレクタ層15 は、Si不純物を5×1015cm-3添加した膜厚900nmのn--GaAs層である。ベース層16 は、C不純物を4×1019cm-3添加した膜厚90nmのp+-GaAs層である。エミッタ層17 は、Si不純物を4×1017cm-3添加した膜厚30nmのn-InGaP層である。エミッタ層18 は、Si不純物を3×1017cm-3添加した膜厚100nmのn-GaAs層である。エミッタコンタクト層19 は、Se不純物を2×1019cm-3添加した膜厚100nmのn+-InGaAs層である。電極20〜25は、Al等の金属によって形成される。絶縁領域26によって、HBTとFET間の素子分離が確保される。
【００２９】
BiFETデバイス100は、バイポーラトランジスタと電界効果型トランジスタとが共通基板上に形成されるため、機能回路のモノリシック化を図ることができる。例えば、バイポーラトランジスタにて増幅回路を構成し、電界効果型トランジスタでスイッチ素子を構成することができる。BiFETデバイス100に組み込まれるHBTとFETの具体的な動作メカニズムは、当業者には広く知られている。従って、本願では、それらの詳細な動作説明は省略する。HBTの使用態様（エミッタ接地、ベース接地、コレクタ接地のいずれとするか等）は任意である。
【００３０】
以下、図2乃至図9を参照して図1に示したBiFETデバイス100の製造工程について説明する。
【００３１】
まず、図2に示すように、共通基板1上に第1積層体SL10と第2積層体SL20を、エピタキシャル成長により順に形成する。第1積層体SL10上に第2積層体SL20をエピタキシャル成長させる過程で、第1積層体SL10は、600℃〜650℃程度の高温に長時間に晒されてしまうことになる。この場合、第1積層体SL10の構成層であるエッチング停止層10に含有されるリン(P)が、バリア層8側へ熱拡散してしまうおそれがある。
【００３２】
本実施形態では、InGaPエッチング停止層10とAlGaAsバリア層8との間にGaAsスペーサ層9を挿入する。これによって、第1積層体SL10上に第2積層体SL20をエピタキシャル成長する過程で、第1積層体SL10が600℃〜650℃程度の高温に長時間に晒されてしまう場合であっても、InGaPエッチング停止層10に含まれるリン(P)が、AlGaAsバリア層8まで拡散し、AlGaAsバリア層8の構成元素と化合してしまうことを効果的に抑制することができる。
【００３３】
次に、図3に示すように、エミッタ電極20を形成し、その後、エミッタコンタクト層19、エミッタ層18をエッチングにより部分的に除去する。具体的には、まず、図２に示すエピタキシャルウェハ全面にWSi層をスパッタで成膜後、フォトレジストを用いてパターニングを行う。次に、そのフォトレジストパターンをマスクとして、WSi層をエッチング加工する。これによって、WSi層の残部が、エミッタ電極20となる。その後、エミッタ電極20をマスクとして、n+-InGaAsエミッタコンタクト層19、n-GaAsエミッタ層18をエッチングして部分的に除去する。このエッチングは、n-InGaPエミッタ層17の表面が露出するまで行う。これによって、図3に示す構造が得られる。
【００３４】
次に、図4に示すように、ベース電極21を形成し、エミッタ層17〜コレクタ層14をエッチングにより部分的に除去する。具体的には、フォトレジストをマスクとして、蒸着リフトオフ法によりn-InGaPエミッタ層17上にPt-Ti-Pt-Au層を成膜する。Pt-Ti-Pt-Au層を熱処理することによって、p+-GaAsベース層16に対して接触させ、ベース電極21を形成する。その後、フォトレジストをマスクとして、n-InGaPエミッタ層17、p+-GaAsベース層16、n-GaAsコレクタ層15、及びn+-InGaPコレクタ層14をエッチングにより部分的に除去する。このエッチングは、n+-GaAsサブコレクタ層13が露出するまで行う。このようにして、図4に示す構造が得られる。
【００３５】
次に、図5に示すように、エッチング処理を行う。具体的には、フォトレジストをマスクとして、n+-GaAsサブコレクタ層13とn+-InGaPエッチング停止層12をエッチングにより部分的に除去する。このエッチング処理は、n+-GaAsキャップ層11が露出するまで行う。これにより、図５に示す構造が得られる。
【００３６】
次に、図6に示すように、絶縁領域を形成する。具体的には、フォトレジストをマスクとして、ボロンイオン注入を行い、絶縁領域26を形成する。これによって、図６に示す構造が得られる。
【００３７】
次に、図7に示すように電極を形成する。具体的には、フォトレジストをマスクとして、蒸着リフトオフ法によりAuGe-Ni-Au層を、n+-GaAsサブコレクタ層13上に成膜し、コレクタ電極22を形成する。同様に、フォトレジストをマスクとして、蒸着リフトオフ法によりAuGe-Ni-Au層をn+-GaAsキャップ層11上に成膜し、ソース電極23、及びドレイン電極24を形成する。次に、熱処理によって、電極が設けられた化合物半導体層に対して電極をオーミック接触させる。これによって、図７に示す構造が得られる。
【００３８】
次に、図8に示すように、表面S10を選択エッチングし、電極23、24間にリセス50を形成する。具体的には、ゲート構造が設けられるべき領域R25に開口部が設けられたフォトレジスト層を形成する。このフォトレジスト層をマスクとして、硫酸:過酸化水素水:水の混合エッチャントで、n+-GaAsキャップ層11をエッチング除去する。これに続いて、塩酸：水の混合エッチャントで、n-InGaPエッチング停止層10をエッチング除去する。エッチング停止層10下にあるアンドープGaAsスペーサ層9は、2nmと薄く成膜されている。従って、エッチングによるエッチング停止層10の除去と同時に、スペーサ層9も除去される。このエッチング処理により、アンドープAlGaAsバリア層8の表面が露出し、図8に示す構造が得られる。
【００３９】
図8に示すように、リセス50は、側面50a、側面50b、及び底面50cを有する。リセス50は、上方へ向かってテーパー状に広がる部分を有する。換言すると、リセス50は、下方から上方へ向かって開口径が広がる部分を有する。側面50aは、下方に向かって、電極24側へ近接するように延在する部分を有する。側面50bは、下方に向かって、電極23側へ近接するように延在する部分を有する。
【００４０】
次に、図9に示すように、リセス50内にゲート電極25を製造する。具体的には、リセス形成時と同じマスクを用いて、ゲート電極25を蒸着リフトオフ法で形成する。これによって、図9に示すBiFETデバイス100が得られる。
【００４１】
上述の説明から明らかなように、本実施形態では、AlGaAsバリア層8とInGaPエッチング停止層10との間に挿入されたGaAsスペーサ層9が、BiFETエピタキシャルウェハ成長中のInGaPエッチング停止層10からAlGaAsバリア層8へのP拡散を抑制する。その結果、伝導帯側にポテンシャルバリアを作り出すAlGaAsPが形成されないため、アクセス抵抗の増大もない。また、InGaPエッチング停止層10の上には、n+-GaAsキャップ層11が配されており、こちらの界面でも、P拡散によるアクセス抵抗増加は発生しない。以上の結果、基板上にFETエピタキシャル層(積層体SL10に相当する)のみを成長した場合と同程度のオン抵抗1.3Ωmmを得ることができた。
【００４２】
挿入するスペーサ層９の膜厚は、リン（P）拡散を抑制できる膜厚以上であれば良い。好適には、スペーサ層９の膜厚は、0.5nm以上あればよい。より好適には、スペーサ層９の膜厚は、2nm以上であると良い。
【００４３】
上述の説明では、膜厚2nmと薄いスペーサ層9を用いている。この場合、InGaPエッチング停止層10除去時に、GaAsスペーサ層9もエッチング除去することができる。この結果、本例では、ショットキー障壁の高いAlGaAsバリア層8に対して、ゲート電極25をコンタクトさせることができ、ゲート順方向立ち上がり電圧が高く、ゲート耐圧も高いFETを作製することができた。
【００４４】
実施の形態2
以下、図10を参照して、実施の形態2について説明する。図10は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態１の場合と異なり、InGaPエッチング停止層10をエッチングするための時間を長くし、AlGaAsバリア層8を、その表面から数nm程度エッチングする。このような場合であっても、実施の形態１と同様の効果（低いFETオン抵抗と高いゲート耐圧）を得ることができる。
【００４５】
実施の形態3
以下、図11を参照して、実施の形態3について説明する。図11は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態１の場合と異なり、InGaPエッチング停止層10をエッチングするための時間を短くすることで、GaAsスペーサ層9を残存させる。このような場合であっても実施の形態1と同様の効果を得ることができる。
【００４６】
本実施形態の場合、ゲート横での半導体表面とチャネル層との距離が大きくなり、この表面から伸びる表面空乏層の影響が軽減されて、ゲート横部でのチャネル層シートキャリア濃度が増加する。その結果、ゲート横シート抵抗が低減し、実施の形態１よりも低いFETオン抵抗が得られる。ゲート直下のGaAsスペーサ層9の膜厚は2nmと薄いため、ゲート耐圧の劣化も問題ない。
【００４７】
スペーサ層9の膜厚を厚くする場合、FETのゲート電極直下にもGaAs層が存在することになる。GaAs層は、AlGaAs層よりもショットキー障壁が低く、ゲート順方向立ち上がり電圧の低下やゲート耐圧の低下を引き起こしてしまう。本実施形態では、この点に鑑みて、薄いGaAs層をスペーサ層9として採用する。この場合、スペーサ層9の直下にあるAlGaAs層のショットキー障壁によって、大幅な耐圧低下は発生しない。ゲート耐圧の劣化を抑制するため、スペーサ層9の膜厚は、10nm以下とすると良い。
【００４８】
実施の形態4
以下、図12を参照して、実施の形態4について説明する。図12は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態１の場合と異なり、AlGaAsバリア層8上に形成したゲート電極25の横に、GaAsスペーサ層9を残存させている。このような場合であっても、実施の形態１と同様にFETのオン抵抗の低下を図ることができ、また、実施の形態１と同様に高いゲート耐圧を得ることができる。
【００４９】
実施の形態5
以下、図13を参照して、実施の形態5について説明する。図13は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1の場合と異なり、GaAsスペーサ層9とInGaPエッチング停止層10との間に、InGaPエッチング停止層27とGaAs層28とを挿入している。このようにエッチング停止層を多層に積層することによって、2段のゲートリセスを有するダブルリセス構造を形成することが出来る。図13に模式的に示すように、領域R25には、リセス51が形成され、その後、リセス52が形成される。リセス51の開口径は、リセス52の開口径よりも広い。
【００５０】
本実施形態の場合にも、InGaPエッチング停止層27からAlGaAsバリア層8へのP拡散を抑制するようGaAsスペーサ層9が挿入されているため、実施の形態1と同様に、低いFETオン抵抗が得られる。更に、ダブルリセス構造を取ることで、ゲート端部での電界を緩和することが出来、より高いゲート耐圧が得られる。
【００５１】
実施の形態6
以下、図14を参照して、実施の形態6について説明する。図14は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープGaAsスペーサ層9の代わりに、Si不純物を5×1017cm-3添加したn-GaAsスペーサ層29を適用する。このような場合であっても実施の形態1と同様の効果を得ることができる。
【００５２】
本実施形態のようにGaAsスペーサ層29にドーピングすることで、ゲート耐圧を低下させること無く、更にアクセス抵抗を低減することができる。この結果、GaAsスペーサ層の効果に、ドーピングによる抵抗低減効果が相乗することによって、より低いFETオン抵抗が得られ、かつ実施の形態1とほぼ同等のゲート耐圧を得ることができる。また、ゲート耐圧が低くても問題ない場合、GaAsスペーサ層29にドーピング量として、4×1018cm-3程度まで高めてもよい。
【００５３】
実施の形態7
以下、図15を参照して、実施の形態7について説明する。図15は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープInGaPエッチング停止層10の代わりに、Si不純物を4×1018cm-3添加したn+-InGaPエッチング停止層30を用いる。このような場合であっても、実施の形態１と同様の効果を得ることができる。
【００５４】
本実施形態のように、InGaPエッチング停止層30にドーピングすることで、ゲート耐圧を低下させること無く、更にアクセス抵抗を低減することができる。この結果、GaAsスペーサ層9の効果に対して、ドーピングによる抵抗低減効果が相乗し、より低いFETオン抵抗が得られる。また、InGaPは、GaAsよりも高濃度にSi不純物をドーピングできるため、InGaPエッチング停止層30にドーピングする量として、1×1019cm-3程度まで高めてもよい。
【００５５】
実施の形態8
以下、図16を参照して、実施の形態8について説明する。図16は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープAlGaAsバリア層8とGaAsスペーサ層9との間に、不純物拡散層31を挿入する。不純物拡散層31は、Si不純物を1×1018cm-3添加した膜厚2nmのn+-AlGaAs層である。このような場合であっても実施の形態１と同様の効果を得ることができる。ここでは、InGaPエッチング停止層10をエッチング除去するための時間を長くすることで、n+-AlGaAs層31を除去する。そして、露出させたアンドープAlGaAsバリア層8上に、ゲート電極25を配している。
【００５６】
本実施形態のように、n+-AlGaAs層31を挿入するとともに、ゲート電極を形成する領域では、エッチング除去することで、ゲート耐圧を低下させること無く、更にアクセス抵抗を低減することができる。この結果、GaAsスペーサ層9の効果に対して、ドーピングによる抵抗低減効果が相乗し、より低いFETオン抵抗が得られるとともに、実施の形態1とほぼ同等のゲート耐圧を得ることができる。
【００５７】
実施の形態9
以下、図17を参照して、実施の形態9について説明する。図17は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したn+-GaAsキャップ層11の代わりに、不純物濃度が低い中間層を含むキャップ積層体32を採用する。具体的には、キャップ積層体32は、基板側から、Si不純物を4×1018cm-3添加した膜厚5nmのn+-GaAs層32a、Si不純物を4×1017cm-3添加した膜厚50nmのn--GaAs層32b、Si不純物を4×1018cm-3添加した膜厚100nmのn+-GaAs層32cから成る。このような場合であっても、実施の形態1と同様の効果を得ることができる。なお、実施の形態1の場合、キャップ層11は、 Si不純物を4×1018cm-3添加した膜厚150nmのn+-GaAs層である。
【００５８】
本実施形態のように、高抵抗n--GaAs層32bを挿入することで、実施の形態5に示すダブルリセス構造を採用しなくとも、高いゲート耐圧を得ることができる。
【００５９】
実施の形態10
以下、図18を参照して、実施の形態10について説明する。図18は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープAlGaAsバリア層8の代わりに、Si不純物を3×1017cm-3添加した膜厚25nmのn--AsGaAsバリア層35を採用する。このような場合であっても、実施の形態1と同様の効果を得ることができる。
【００６０】
本実施形態のように、AlGaAsバリア層35に低濃度でドーピングすることで、耐圧低下を最小限に抑えて、AlGaAsバリア層35に起因のアクセス抵抗増加を低減することができる。この結果、GaAsスペーサ層9による効果に対して、バリア層へのドーピングによる抵抗低減効果が相乗して、より低いFETオン抵抗が得られる。
【００６１】
実施の形態11
以下、図19を参照して、実施の形態11について説明する。図19は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、アンドープInGaAsチャネル層5の上下にn+-AlGaAs電子供給層3、7を配している。本実施形態では、これに代えて、シート状にSi不純物を添加したエピタキシャル構造(デルタドーピング構造)を採用する。このような場合であって、上述の実施形態と同様の効果を得ることができる。
【００６２】
図19に示すように、膜厚6nmのアンドープAlGaAs層36中に、シート濃度で1×1012cm-2のSiデルタドープ層38を形成する。また、膜厚30nmのアンドープAlGaAs層37中に、3×1012cm-2のSiデルタドープ層39を形成する。Siデルタドープ層38は、InGaAsチャネル層5から4nm離間して形成されている。同様に、Siデルタドープ層39も、InGaAsチャネル層5から4nm離間して形成されている。このような場合であっても、上述の実施形態と同様、低いFETオン抵抗と高いゲート耐圧を得ることができる。
【００６３】
実施の形態12
以下、図20を参照して、実施の形態12について説明する。図20は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、アンドープInGaAs層5をチャネルに用いた高移動度トンラジスタ(HEMT)構造を採用している。本実施形態では、これとは異なるチャネル構造を採用している。このような場合であっても、上述の実施形態と同様の効果を得ることができる。
【００６４】
図20に示すように、Si不純物を3×1017cm-3添加した膜厚100nmのn-GaAs層40がチャネル層として採用されている。この実施例においても、実施例1と同様に、InGaPエッチング停止層10とAlGaAsバリア層8の間に、GaAsスペーサ層9を挿入しているため、アクセス抵抗が低減され、低いFETオン抵抗を得ることができる。
【００６５】
実施の形態13
以下、図21を参照して、実施の形態13について説明する。図21は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、同一基板上に、HBTと、FETとを形成していた。これに対して、本実施形態では、同一基板上に2つのFETを形成し、かつ、これらの閾値電圧を異なるようにした。このような場合であっても、上述の実施形態と同様の効果を得ることができる。
【００６６】
図21に示すように、実施の形態1に示したアンドープAlGaAsバリア層8の代わりに、積層体41を設ける。積層体41は、膜厚4nmのアンドープAlGaAsバリア層41a、膜厚2nmのGaAsスペーサ層41b、膜厚5nmのアンドープInGaPエッチング停止層41c、膜厚2nmのGaAsスペーサ層41d、膜厚15nmのアンドープAlGaAsバリア層41eから成る。InGaPエッチング停止層41cを用いて形成したリセス内にゲート電極46を配することで、閾値電圧がマイナスのディプレッション型FET(FET10)に加えて、しきい値電圧がプラスのエンハンスメント型FET(FET20)を同一基板上に形成することができる。
【００６７】
本実施形態では、InGaPエッチング停止層41cとAlGaAsバリア層41aとの間にGaAsスペーサ層41bを挿入し、InGaPエッチング停止層41cとAlGaAsバリア層41eとの間にGaAsスペーサ層41dを挿入している。これにより、実施の形態1と同様にアクセス抵抗が低減され、ディプレッション型FET、エンハンスメント型FETどちらも低いオン抵抗を得ることができる。
【００６８】
実施の形態14
以下、図22、23を参照して、実施の形態14について説明する。本実施形態では、上述の実施形態のいずれかに示したBiFETデバイスを用いて、パワーアンプICチップを構成する。このような場合であっても、上述の実施形態で説明したものと同様の効果を得ることができる。
【００６９】
図22に、ICチップ200の平面構成を示す模式図を示す。図23に、ICチップ200の簡略的な等価回路図を示す。
【００７０】
図22に示すように、ICチップ200は、BiFETプロセスのHBT部で構成した複数個のパワーアンプ P1〜P3、BiFETプロセスのディプレッション型FET部で構成した複数個の切替スイッチ SW1、SW2、HBTとFETとで構成したバイアスコントロール回路180、複数個のキャパシタ C1〜C4、インダクタ In1、複数個のゲート抵抗 R、及び配線 Lを有する。更に、ICチップ200は、RF出力端子パッド149、エミッタ電極120、ベース電極121、コレクタ電極122、接地ビアホールBH、Vc1パッド150、コンタクト部CR、オーミック電極123、124、ゲート電極125、絶縁領域126、RF入力端子パッド148、およびコントロール電圧パッド151〜156を有する。
【００７１】
エミッタ電極120は、上述の実施形態に示したエミッタ電極20に対応する。ベース電極、コレクタ電極についても同様である。オーミック電極123は、上述の実施形態に示した電極23に対応する。オーミック電極124、ゲート電極125についても同様である。ICチップ200に設けられたパッドには、ボンディングワイヤーの一端が接続され、外部（パッケージ、モジュール等）との電気的に接続が確保される。パッド150、151は、コレクタ電圧を与えるために設けられている。パッド152〜パッド155は、バイアスコントロール回路180に接続されるパッドである。
【００７２】
図23に示すように、ICチップ200は、高い出力電力が必要な場合、切替スイッチSW1を介して、RF信号を初段パワーアンプ(1st stage PA:P1)に伝達させ、初段パワーアンプ-キャパシタC3-終段パワーアンプ(Final stage PA:P2)で信号を増幅して、RF出力端子パッド149から所望のパワーレベルまで増幅されたRF信号を出力する。
【００７３】
低出力が必要な場合、大きなエミッタサイズのHBTを適用した終段PA(Final stage PA:PA2)を動作させることによる消費電流増加を防ぐため、切替スイッチSW1を介してRF信号を、バイパスパワーアンプ(Bypass PA:P3)に伝達し、所望のパワーレベルまで増幅し、インダクタIn1-キャパシタC4-切替スイッチSW2を介して、RF出力端子パッド149からRF信号を出力する。
【００７４】
上述の出力制御を、バイアスコントロール回路(Bias control circuit:180)で行うことで、RF出力電力切替を行う。ICチップ200に適用している実施の形態1のBiFETのFETはオン抵抗が低いため、切替スイッチ部でのRF信号の損失が少ない。そのため、各パワーアンプの出力電力を低減することができる。
以上の結果、本実施形態によれば、高い電力負荷効率を維持して出力電力を切り替えることが出来るパワーアンプICチップを提供することができる。
【００７５】
実施の形態15
以下、図24を参照して、実施の形態15について説明する。本実施形態では、上述の実施形態のいずれかに示したBiFETデバイスを用いてパワーアンプICチップを構成する。このような場合であっても、上述の実施形態で説明したものと同様の効果を得ることができる。
【００７６】
図24に、実施の形態１に示したBiFETを用いた場合のパワーアンプIC等価回路図を示す。図24に示すように、ICチップ210は、BiFETプロセスのHBT部で構成したパワーアンプPAと、キャパシタやインダクタで構成した複数の入整合回路211(211a〜211c)を有する。ICチップ210が電気的に接続されるモジュール基板上には、キャパシタ部品やインダクタで構成した出力整合回路212(212a〜212c)が設けられている。
【００７７】
ICチップ210上には、3つの周波数に対してマッチングさせた3つの入力整合回路211a〜211cが形成されている。一方、出力整合回路212a〜212cは、パワーアンプで増幅したRF信号を通過させるため整合回路部での信号損失の少ない部品で構成することが望ましく、本実施形態では、内部シリーズ抵抗の小さいキャパシタ部品やインダクタで構成している。そして、これら入出力整合回路を、チップ内の切替スイッチSWで切り替える。
【００７８】
ICチップ210と出力整合回路212が組み合わされた本装置220は、実施の形態1と同様、FETのオン抵抗が低いBiFETを有するため、切替スイッチ部でのRF信号の損失が少ない。そのため、パワーアンプの出力電力を低減することができる。
【００７９】
以上の結果、本実施形態によれば、異なる周波数のRF信号を効率よく増幅することが出来るパワーアンプICチップを提供できる。
【００８０】
参考例
図25を参照して、参考例について説明する。本参考例では、BiFETエピタキシャルウェハ(図1参照：基板上に、積層体SL10、積層体SL201を順に形成したウェハ)に対してのみGaAsスペーサ層が効果あることを確認するため、FETエピタキシャル層のみ成長したウェハ(図1参照：基板上に、積層体SL10のみを形成したウェハ)を用意し、FETを作製してオン抵抗及びアクセス抵抗を評価した。
【００８１】
上述の実施の形態では、いずれも同一基板上に、バイポーラトランジスタと電界効果型トランジスタとが形成されていた。参考例の場合には、基板上に形成されているものは、電界効果型トランジスタのみである。この結果、実施の形態1とは異なり、積層体SL10上には積層体SL20は形成されない。
【００８２】
図25(a)にGaAsスペーサ層が無く、AlGaAsバリア層8上にInGaPエッチング停止層10が直接設けられている場合を示す。図25(b)に、AlGaAsバリア層8とInGaPエッチング停止層10との間にGaAsスペーサ層9を挿入した場合を示す。
【００８３】
発明者による評価結果から、図25(a)と図25(b)とに示したFETのオン抵抗は、GaAsスペーサ層の有無に関わらず、ほぼ同じオン抵抗1.5Ωmmが得られた。この結果から、基板上にFETのみを形成する場合には、AlGaAsバリア層8とInGaPエッチング停止層10との間にGaAsスペーサ層9を挿入してもオン抵抗を低減する実質的な効果は得られないことが確認できた。
【００８４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、バイポーラトランジスタ以外の素子、例えば、PINダイオード等を積層体SL20に形成しても良い。バリア層とエッチング停止層間に挿入されるスペーサ層の具体的な材料は任意である。バリア層とエッチング停止層間に挿入されるスペーサ層を多層構成としても良い。
【符号の説明】
【００８５】
100 BiFETデバイス
SL10、SL20 積層体
50 リセス
1 共通基板
2 バッファー層
3 電子供給層
4 スペーサ層
5 チャネル層
6 スペーサ層
7 電子供給層
8 バリア層
9 スペーサ層
10 エッチング停止層
11 オーミックコンタクト層（キャップ層）
12 エッチング停止層
13 サブコレクタ層
14 コレクタ層
15 コレクタ層
16 ベース層
17 エミッタ層
18 エミッタ層
19 エミッタコンタクト層
20 エミッタ電極
21 ベース電極
22 コレクタ電極
23 ソース電極
24 ドレイン電極
25 ゲート電極
26 絶縁領域
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法
【背景技術】
【０００２】
ヘテロバイポーラトランジスタ(以下、単にHBT(Heterojunction Bipolar Transistor)と称する場合がある) と、電界効果トンラジスタ(以下、単にFET(Field Effect Transistor)と称する場合がある)とが同一基板上に形成されたBiFET(Bipolar Field Effect Transistor)デバイスが知られている。BiFETデバイスの製造時には、HBTが作りこまれる半導体エピタキシャル層とFETが作りこまれる半導体エピタキシャル層とが同一の化合物半導体基板（GaAs基板等）上に形成されたエピタキシャルウェハを用いる。FETのゲート配置用のリセスは、上記のエピタキシャルウェハに含まれるInGaP層をエッチング停止層として用いて選択ウェットエッチングを行うことで形成される。この方法によれば、AlGaAs層をエッチング停止層として用いる従来方法と比較して、エッチング停止位置を簡便に制御することができ、一度の多数枚のウェハを処理できるというメリットがある。
【０００３】
しかしながら、このように製造したBiFETデバイスは、同様のエッチングプロセスで作製した単体のFET(つまり、HBTが形成されてなく、FETのみが基板上に形成されている素子)と比較して、より高いオン抵抗を有するという問題があった。しかしながら、BiFETのFETと単体FETのチャネル層の抵抗値を比較しても、それほど大きな差はなく、BiFETデバイスのFETオン抵抗悪化原因が不明であった。
【０００４】
特許文献１には、エッチング停止層としてInGaP層を活用したBiFETが開示されている。特許文献１の図1に示すように、半絶縁性GaAs基板上に、バッファー層、n+-AlGaAsドーピング層、AlGaAsスペーサ層、アンドープInGaAsチャネル層、AlGaAsスペーサ層、n+-AlGaAsドーピング層、AlGaAsバリア層、InGaPエッチング停止層、n+-GaAsオーミックコンタクト層、InGaPエッチング停止層、n+-GaAsサブコレクタ層、n--GaAsコレクタ層、p+-GaAsベース層、n-InGaPエミッタ層、n-GaAsエミッタ層、及びn+-InGaAsエミッタコンタクト層が順次エピタキシャルウェハ上に形成される。その後、エッチング、電極形成、及び絶縁膜形成工程を経て、特許文献の図4に示すBiFETデバイスが作製される。同図に開示されたFET部は、アンドープInGaAs層が高移動度チャネル層として機能するHEMT(High Electron Mobility Transistor)構造を採用している。
【０００５】
特許文献２は、同一基板上にバイポーラトランジスタ(HBT)とヘテロ接合電界効果トランジスタ(HFET)が形成されたBi-HFETデバイスを開示する。特許文献２に開示のデバイスは、InGaPエッチングストッパ領域106を具備する。しかしながら、同文献には、HFET領域にリセス形成する際のエッチングストッパ層に関する具体的な開示はない。
【０００６】
特許文献３乃至５は、単体のFETに関する技術を開示する。非特許文献１は、BiFET用エピタキシャルウェハにて、高移動度チャネルトランジスタ(HEMT)のチャネル電子移動度が劣化することを開示する。未公開であるがBiFETに関連する技術として、特願２０１０−１４３６４７が出願されている（特願２０１０−１４３６４７は、本願との関係にて先行技術を構成するものではない）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００７／０２７８５２３号明細書
【特許文献２】特開２００９−２２４４０７号公報
【特許文献３】特開２００８−６０３９７号公報
【特許文献４】特開２００７−１５７９１８号公報
【特許文献５】特開２００２−１８４７８７号公報
【非特許文献】
【０００８】
【非特許文献１】Proc. CS MANTECH Conf., pp.281-284(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本願発明者は、BiFETデバイスに含まれるFETのオン抵抗が単体FETのオン抵抗と比較して高いという原因を追及するべく、次に説明するように評価／検討を行った。
【００１０】
特許文献１の図4に示したBiFETデバイスのFETオン抵抗値として2.0〜2.5Ωmmという値が得られた。これは、GaAs基板上にFETエピタキシャル層のみを形成したエピタキシャルウェハにて作製したFET（以下、単に単体FETと呼ぶ場合がある）のオン抵抗値1.5Ωmmと比較して、0.5〜1.0Ωmmも高い値である。
同業他社間では、BiFET用エピタキシャルウェハにて、高移動度チャネルトランジスタ(HEMT)のチャネル電子移動度が劣化することが知られおり、この点は、非特許文献1でも報告されている。特許文献１の図４に示したBiFETエピタキシャルウェハのFETチャネル層部の電子移動度を評価すると、6400cm2/V・secという値が得られ、GaAs基板上にFETエピタキシャル構造のみを成長した場合のFETのチャネル電子移動度6500cm2/V・secとほとんど同じ値が得られた。従って、チャネル層における電子移動度の劣化が、オン抵抗の増加を招いていることは考えにくい。
【００１１】
次に、図26に示す素子を用いて、Transmission Line Modelに基づくTLM法で、FETチャネル層シート抵抗と、n+-GaAsキャップ層-InGaAsチャネル層間のアクセス抵抗を各々評価した。なお、図26に示す符号311〜319は、特許文献1の図１に開示された化合物半導体層111〜119に対応する。図26に示す符号320は、オーミック電極である。
【００１２】
この評価によって、BiFETデバイスのFET部のアクセス抵抗＝0.7〜1.0Ωmmという結果を得た。GaAs基板上にFETエピタキシャル構造のみを成長した場合のアクセス抵抗は、0.4Ωmmである。BiFETデバイスのFET部のアクセス抵抗は、単体FETのアクセス抵抗より0.3〜0.6Ωmmも高い。FETオン抵抗が、凡そ、(チャネルシート抵抗成分)+(アクセス抵抗)×2で与えられることを考えると、オン抵抗悪化量0.5〜1.0Ωmmが、アクセス抵抗増大分に対応している、と大まかに説明することが出来る。
【００１３】
オーミック電極とn+-GaAsキャップ層との接触抵抗は、別の測定パターンで行ったTLM法測定結果から、BiFETデバイスのFET部と単体FET間で同等であることを確認している。
【００１４】
以上の評価から、BiFETデバイスのFETオン抵抗が高い原因は、FETオーミック電極直下のn+-GaAsキャップ層からInGaAsチャネル層への半導体内アクセス抵抗が高いためであることが判明した。
【００１５】
単体FETエピタキシャルウェハでは発生せず、BiFETエピタキシャルウェハに固有になぜ上述の現象が生じているのかは、次のように説明できる。特許文献１の図４に示す例では、FETエピタキシャル層の上に、全膜厚が0.5um以上と厚いHBTエピタキシャル層を成長した構造になっている。このような厚い半導体層をエピタキシャル成長するため、FETエピタキシャル層は、600℃〜650℃程度の高温に長時間に晒されてしまう。このとき、FET部のInGaPエッチストップ層とAlGaAsバリア層との界面において、AlGaAsPが形成されることがわかった。これは、AlとPの結合力が強いため、HBTエピタキシャル成長中に、AlGaAs側にPが拡散してしまうからだと考えられる。バンドギャップの大きいAlGaAsPは伝導帯側にポテンシャルバリアを形成する。この結果、n+-GaAsキャップ層とInGaAsチャネル層との間のアクセス抵抗が増大したと考えられる。
【００１６】
上述の説明から明らかなように、BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制することが強く望まれている。なお、BiFETデバイスに含まれるFETのオン抵抗が単体FETのオン抵抗と比較して高いという原因を追及するべく本願発明者が行った上述の評価／検討は、本願発明者が独自に行ったものである。従って、上述の説明は、何ら先行技術を構成又は自認するものではない。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体装置は、共通基板上に第1及び第2積層体が順に形成された半導体装置であって、前記第2積層体が除去されて残存する前記第1積層体は、電界効果型トランジスタを構成し、前記第1積層体上に積層された前記第2積層体は、前記電界効果型トランジスタとは異なる素子を構成し、前記電界効果型トランジスタを構成する第1積層体は、当該第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む。スペーサ層により、リンの熱拡散が抑制され、電界効果型トランジスタのオン抵抗の悪化を抑制することができる。
【００１８】
本発明に係る半導体装置の製造方法は、第1積層体（当該第1積層体は、リセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む）を基板上に形成し、前記第1積層体上に第2積層体をエピタキシャル成長させ、前記第2積層体を部分的に除去して、前記第1積層体の上面を露出させ、前記エッチング停止層に応じた停止位置に至るまで、前記第1積層体の前記上面に対してエッチングによりリセスを形成し、前記リセス内にゲート電極を形成する。
【発明の効果】
【００１９】
本発明によれば、BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図３】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図４】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図５】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図６】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図７】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図８】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図９】実施の形態１にかかるBiFETデバイスの概略的な製造工程図である。
【図１０】実施の形態２にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１１】実施の形態３にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１２】実施の形態４にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１３】実施の形態５にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１４】実施の形態６にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１５】実施の形態７にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１６】実施の形態８にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１７】実施の形態９にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１８】実施の形態１０にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図１９】実施の形態１１にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２０】実施の形態１２にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２１】実施の形態１３にかかるBiFETデバイスの概略的な断面構成を示す模式図である。
【図２２】実施の形態１４にかかる半導体集積回路の概略構成を示す模式図である。
【図２３】実施の形態１４にかかる半導体集積回路の概略的な回路図である。
【図２４】実施の形態１５にかかる半導体集積回路の概略的な回路図である。
【図２５】参考例にかかるFETデバイスの概略的な断面構成を示す模式図である。
【図２６】アクセス抵抗の評価方法を示す説明図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について説明する。以下に説明する各実施の形態は、適宜、組み合わせることが可能であり、組み合わせに基づく相乗効果も主張可能なものとする。同一の要素には同一の符号を付し、重複説明は省略する。説明の便宜上、図面は簡略化されている。
【００２２】
実施の形態1
以下、図1乃至図9を参照して、本発明の実施の形態1について説明する。図1は、BiFETデバイスの概略的な断面構成を示す模式図である。図2乃至図9は、BiFETデバイスの概略的な製造工程図である。
【００２３】
後述の説明から明らかなように、本実施形態では、BiFETエピタキシャルウェハの製造時、InGaPから成るエッチング停止層10とAlGaAsから成るバリア層8との間にGaAsから成るスペーサ層9を挿入し、エッチング停止層10に含まれるリン（P）がバリア層8まで熱拡散してバリア層8の構成元素と化合することを抑止する。このように、エッチング停止層10中のリン（P）が、AlGaAs層中へ拡散してAlGaAsPを形成することを抑制することで、アクセス抵抗の増大を防ぐことが可能になる。なお、スペーサ層の具体的な材料は、Alを含有しないことを条件として、GaAsに限定されるべきものではない。また、エッチングは、ウェット、ドライのいずれでも構わない。
【００２４】
図２５に示す参考例から明らかなように、上述のスペーサ層9の挿入効果は、BiFETデバイスの場合に得られるが、バイポーラトランジスタが組み込まれない単素子のFETデバイスの場合には得られない。
【００２５】
以下、具体的な説明する。図1に示すように、BiFETデバイス100は、共通基板1上に、第１積層体SL10と第2積層体SL20とが順に積層されて成る。BiFETデバイス100の第1領域(HBT領域)R10には、バイポーラトランジスタ(HBT)が形成され、その第2領域(FET領域)R20には、電界効果型トランジスタ(FET)が形成される。第2領域R20では、第2積層体SL20が除去され、第1積層体SL10が残存し、その状態でFETが作りこまれる。
【００２６】
図1に示すように、BiFETデバイス100は、共通基板1上に、バッファー層2、電子供給層3、スペーサ層4、チャネル層5、スペーサ層6、電子供給層7、バリア層8、スペーサ層9、エッチング停止層10、オーミックコンタクト層（キャップ層と呼ぶこともある）11、エッチング停止層12、サブコレクタ層13、コレクタ層(エッチング停止層も兼ねる)14、コレクタ層15、ベース層16、エミッタ層17、エミッタ層18、エミッタコンタクト層19を有する。更に、BiFETデバイス100は、エミッタ電極20、ベース電極21、コレクタ電極22、ソース電極23、ドレイン電極24、ゲート電極25、絶縁領域26を有する。
【００２７】
第1積層体SL10は、共通基板1上に積層された化合物半導体層2〜11によって構成される。第2積層体SL20は、第1積層体SL10上に積層された化合物半導体層12〜19によって構成される。
【００２８】
バッファー層2は、膜厚500nmの化合物半導体層である。電子供給層3は、Si不純物を3×1018cm-3添加した膜厚4nmのn+-AlGaAs層である。スペーサ層4は、膜厚2nmのアンドープAlGaAs層である。チャネル層5は、膜厚15nmのアンドープInGaAs層である。スペーサ層6は、膜厚2nmのアンドープAlGaAs層である。電子供給層7は、Si不純物を3×1018cm-3添加した膜厚10nmのn+-AlGaAs層である。バリア層8は、膜厚25nmのアンドープAlGaAs層である。スペーサ層9は、膜厚2nmのアンドープGaAs層である。エッチング停止層10は、膜厚10nmのアンドープInGaP層である。オーミックコンタクト層11は、 Si不純物を4×1018cm-3添加した膜厚150nmのn+-GaAs層である。エッチング停止層12 は、Si不純物を4×1018cm-3添加した膜厚20nmのn+-InGaP層である。サブコレクタ層13 は、Si不純物を4×1018cm-3添加した膜厚850nmのn+-GaAs層である。コレクタ層14 は、Si不純物を1×1016cm-3添加した膜厚60nmのn-InGaP層である。コレクタ層15 は、Si不純物を5×1015cm-3添加した膜厚900nmのn--GaAs層である。ベース層16 は、C不純物を4×1019cm-3添加した膜厚90nmのp+-GaAs層である。エミッタ層17 は、Si不純物を4×1017cm-3添加した膜厚30nmのn-InGaP層である。エミッタ層18 は、Si不純物を3×1017cm-3添加した膜厚100nmのn-GaAs層である。エミッタコンタクト層19 は、Se不純物を2×1019cm-3添加した膜厚100nmのn+-InGaAs層である。電極20〜25は、Al等の金属によって形成される。絶縁領域26によって、HBTとFET間の素子分離が確保される。
【００２９】
BiFETデバイス100は、バイポーラトランジスタと電界効果型トランジスタとが共通基板上に形成されるため、機能回路のモノリシック化を図ることができる。例えば、バイポーラトランジスタにて増幅回路を構成し、電界効果型トランジスタでスイッチ素子を構成することができる。BiFETデバイス100に組み込まれるHBTとFETの具体的な動作メカニズムは、当業者には広く知られている。従って、本願では、それらの詳細な動作説明は省略する。HBTの使用態様（エミッタ接地、ベース接地、コレクタ接地のいずれとするか等）は任意である。
【００３０】
以下、図2乃至図9を参照して図1に示したBiFETデバイス100の製造工程について説明する。
【００３１】
まず、図2に示すように、共通基板1上に第1積層体SL10と第2積層体SL20を、エピタキシャル成長により順に形成する。第1積層体SL10上に第2積層体SL20をエピタキシャル成長させる過程で、第1積層体SL10は、600℃〜650℃程度の高温に長時間に晒されてしまうことになる。この場合、第1積層体SL10の構成層であるエッチング停止層10に含有されるリン(P)が、バリア層8側へ熱拡散してしまうおそれがある。
【００３２】
本実施形態では、InGaPエッチング停止層10とAlGaAsバリア層8との間にGaAsスペーサ層9を挿入する。これによって、第1積層体SL10上に第2積層体SL20をエピタキシャル成長する過程で、第1積層体SL10が600℃〜650℃程度の高温に長時間に晒されてしまう場合であっても、InGaPエッチング停止層10に含まれるリン(P)が、AlGaAsバリア層8まで拡散し、AlGaAsバリア層8の構成元素と化合してしまうことを効果的に抑制することができる。
【００３３】
次に、図3に示すように、エミッタ電極20を形成し、その後、エミッタコンタクト層19、エミッタ層18をエッチングにより部分的に除去する。具体的には、まず、図２に示すエピタキシャルウェハ全面にWSi層をスパッタで成膜後、フォトレジストを用いてパターニングを行う。次に、そのフォトレジストパターンをマスクとして、WSi層をエッチング加工する。これによって、WSi層の残部が、エミッタ電極20となる。その後、エミッタ電極20をマスクとして、n+-InGaAsエミッタコンタクト層19、n-GaAsエミッタ層18をエッチングして部分的に除去する。このエッチングは、n-InGaPエミッタ層17の表面が露出するまで行う。これによって、図3に示す構造が得られる。
【００３４】
次に、図4に示すように、ベース電極21を形成し、エミッタ層17〜コレクタ層14をエッチングにより部分的に除去する。具体的には、フォトレジストをマスクとして、蒸着リフトオフ法によりn-InGaPエミッタ層17上にPt-Ti-Pt-Au層を成膜する。Pt-Ti-Pt-Au層を熱処理することによって、p+-GaAsベース層16に対して接触させ、ベース電極21を形成する。その後、フォトレジストをマスクとして、n-InGaPエミッタ層17、p+-GaAsベース層16、n-GaAsコレクタ層15、及びn+-InGaPコレクタ層14をエッチングにより部分的に除去する。このエッチングは、n+-GaAsサブコレクタ層13が露出するまで行う。このようにして、図4に示す構造が得られる。
【００３５】
次に、図5に示すように、エッチング処理を行う。具体的には、フォトレジストをマスクとして、n+-GaAsサブコレクタ層13とn+-InGaPエッチング停止層12をエッチングにより部分的に除去する。このエッチング処理は、n+-GaAsキャップ層11が露出するまで行う。これにより、図５に示す構造が得られる。
【００３６】
次に、図6に示すように、絶縁領域を形成する。具体的には、フォトレジストをマスクとして、ボロンイオン注入を行い、絶縁領域26を形成する。これによって、図６に示す構造が得られる。
【００３７】
次に、図7に示すように電極を形成する。具体的には、フォトレジストをマスクとして、蒸着リフトオフ法によりAuGe-Ni-Au層を、n+-GaAsサブコレクタ層13上に成膜し、コレクタ電極22を形成する。同様に、フォトレジストをマスクとして、蒸着リフトオフ法によりAuGe-Ni-Au層をn+-GaAsキャップ層11上に成膜し、ソース電極23、及びドレイン電極24を形成する。次に、熱処理によって、電極が設けられた化合物半導体層に対して電極をオーミック接触させる。これによって、図７に示す構造が得られる。
【００３８】
次に、図8に示すように、表面S10を選択エッチングし、電極23、24間にリセス50を形成する。具体的には、ゲート構造が設けられるべき領域R25に開口部が設けられたフォトレジスト層を形成する。このフォトレジスト層をマスクとして、硫酸:過酸化水素水:水の混合エッチャントで、n+-GaAsキャップ層11をエッチング除去する。これに続いて、塩酸：水の混合エッチャントで、n-InGaPエッチング停止層10をエッチング除去する。エッチング停止層10下にあるアンドープGaAsスペーサ層9は、2nmと薄く成膜されている。従って、エッチングによるエッチング停止層10の除去と同時に、スペーサ層9も除去される。このエッチング処理により、アンドープAlGaAsバリア層8の表面が露出し、図8に示す構造が得られる。
【００３９】
図8に示すように、リセス50は、側面50a、側面50b、及び底面50cを有する。リセス50は、上方へ向かってテーパー状に広がる部分を有する。換言すると、リセス50は、下方から上方へ向かって開口径が広がる部分を有する。側面50aは、下方に向かって、電極24側へ近接するように延在する部分を有する。側面50bは、下方に向かって、電極23側へ近接するように延在する部分を有する。
【００４０】
次に、図9に示すように、リセス50内にゲート電極25を製造する。具体的には、リセス形成時と同じマスクを用いて、ゲート電極25を蒸着リフトオフ法で形成する。これによって、図9に示すBiFETデバイス100が得られる。
【００４１】
上述の説明から明らかなように、本実施形態では、AlGaAsバリア層8とInGaPエッチング停止層10との間に挿入されたGaAsスペーサ層9が、BiFETエピタキシャルウェハ成長中のInGaPエッチング停止層10からAlGaAsバリア層8へのP拡散を抑制する。その結果、伝導帯側にポテンシャルバリアを作り出すAlGaAsPが形成されないため、アクセス抵抗の増大もない。また、InGaPエッチング停止層10の上には、n+-GaAsキャップ層11が配されており、こちらの界面でも、P拡散によるアクセス抵抗増加は発生しない。以上の結果、基板上にFETエピタキシャル層(積層体SL10に相当する)のみを成長した場合と同程度のオン抵抗1.3Ωmmを得ることができた。
【００４２】
挿入するスペーサ層９の膜厚は、リン（P）拡散を抑制できる膜厚以上であれば良い。好適には、スペーサ層９の膜厚は、0.5nm以上あればよい。より好適には、スペーサ層９の膜厚は、2nm以上であると良い。
【００４３】
上述の説明では、膜厚2nmと薄いスペーサ層9を用いている。この場合、InGaPエッチング停止層10除去時に、GaAsスペーサ層9もエッチング除去することができる。この結果、本例では、ショットキー障壁の高いAlGaAsバリア層8に対して、ゲート電極25をコンタクトさせることができ、ゲート順方向立ち上がり電圧が高く、ゲート耐圧も高いFETを作製することができた。
【００４４】
実施の形態2
以下、図10を参照して、実施の形態2について説明する。図10は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態１の場合と異なり、InGaPエッチング停止層10をエッチングするための時間を長くし、AlGaAsバリア層8を、その表面から数nm程度エッチングする。このような場合であっても、実施の形態１と同様の効果（低いFETオン抵抗と高いゲート耐圧）を得ることができる。
【００４５】
実施の形態3
以下、図11を参照して、実施の形態3について説明する。図11は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態１の場合と異なり、InGaPエッチング停止層10をエッチングするための時間を短くすることで、GaAsスペーサ層9を残存させる。このような場合であっても実施の形態1と同様の効果を得ることができる。
【００４６】
本実施形態の場合、ゲート横での半導体表面とチャネル層との距離が大きくなり、この表面から伸びる表面空乏層の影響が軽減されて、ゲート横部でのチャネル層シートキャリア濃度が増加する。その結果、ゲート横シート抵抗が低減し、実施の形態１よりも低いFETオン抵抗が得られる。ゲート直下のGaAsスペーサ層9の膜厚は2nmと薄いため、ゲート耐圧の劣化も問題ない。
【００４７】
スペーサ層9の膜厚を厚くする場合、FETのゲート電極直下にもGaAs層が存在することになる。GaAs層は、AlGaAs層よりもショットキー障壁が低く、ゲート順方向立ち上がり電圧の低下やゲート耐圧の低下を引き起こしてしまう。本実施形態では、この点に鑑みて、薄いGaAs層をスペーサ層9として採用する。この場合、スペーサ層9の直下にあるAlGaAs層のショットキー障壁によって、大幅な耐圧低下は発生しない。ゲート耐圧の劣化を抑制するため、スペーサ層9の膜厚は、10nm以下とすると良い。
【００４８】
実施の形態4
以下、図12を参照して、実施の形態4について説明する。図12は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態１の場合と異なり、AlGaAsバリア層8上に形成したゲート電極25の横に、GaAsスペーサ層9を残存させている。このような場合であっても、実施の形態１と同様にFETのオン抵抗の低下を図ることができ、また、実施の形態１と同様に高いゲート耐圧を得ることができる。
【００４９】
実施の形態5
以下、図13を参照して、実施の形態5について説明する。図13は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1の場合と異なり、GaAsスペーサ層9とInGaPエッチング停止層10との間に、InGaPエッチング停止層27とGaAs層28とを挿入している。このようにエッチング停止層を多層に積層することによって、2段のゲートリセスを有するダブルリセス構造を形成することが出来る。図13に模式的に示すように、領域R25には、リセス51が形成され、その後、リセス52が形成される。リセス51の開口径は、リセス52の開口径よりも広い。
【００５０】
本実施形態の場合にも、InGaPエッチング停止層27からAlGaAsバリア層8へのP拡散を抑制するようGaAsスペーサ層9が挿入されているため、実施の形態1と同様に、低いFETオン抵抗が得られる。更に、ダブルリセス構造を取ることで、ゲート端部での電界を緩和することが出来、より高いゲート耐圧が得られる。
【００５１】
実施の形態6
以下、図14を参照して、実施の形態6について説明する。図14は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープGaAsスペーサ層9の代わりに、Si不純物を5×1017cm-3添加したn-GaAsスペーサ層29を適用する。このような場合であっても実施の形態1と同様の効果を得ることができる。
【００５２】
本実施形態のようにGaAsスペーサ層29にドーピングすることで、ゲート耐圧を低下させること無く、更にアクセス抵抗を低減することができる。この結果、GaAsスペーサ層の効果に、ドーピングによる抵抗低減効果が相乗することによって、より低いFETオン抵抗が得られ、かつ実施の形態1とほぼ同等のゲート耐圧を得ることができる。また、ゲート耐圧が低くても問題ない場合、GaAsスペーサ層29にドーピング量として、4×1018cm-3程度まで高めてもよい。
【００５３】
実施の形態7
以下、図15を参照して、実施の形態7について説明する。図15は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープInGaPエッチング停止層10の代わりに、Si不純物を4×1018cm-3添加したn+-InGaPエッチング停止層30を用いる。このような場合であっても、実施の形態１と同様の効果を得ることができる。
【００５４】
本実施形態のように、InGaPエッチング停止層30にドーピングすることで、ゲート耐圧を低下させること無く、更にアクセス抵抗を低減することができる。この結果、GaAsスペーサ層9の効果に対して、ドーピングによる抵抗低減効果が相乗し、より低いFETオン抵抗が得られる。また、InGaPは、GaAsよりも高濃度にSi不純物をドーピングできるため、InGaPエッチング停止層30にドーピングする量として、1×1019cm-3程度まで高めてもよい。
【００５５】
実施の形態8
以下、図16を参照して、実施の形態8について説明する。図16は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープAlGaAsバリア層8とGaAsスペーサ層9との間に、不純物拡散層31を挿入する。不純物拡散層31は、Si不純物を1×1018cm-3添加した膜厚2nmのn+-AlGaAs層である。このような場合であっても実施の形態１と同様の効果を得ることができる。ここでは、InGaPエッチング停止層10をエッチング除去するための時間を長くすることで、n+-AlGaAs層31を除去する。そして、露出させたアンドープAlGaAsバリア層8上に、ゲート電極25を配している。
【００５６】
本実施形態のように、n+-AlGaAs層31を挿入するとともに、ゲート電極を形成する領域では、エッチング除去することで、ゲート耐圧を低下させること無く、更にアクセス抵抗を低減することができる。この結果、GaAsスペーサ層9の効果に対して、ドーピングによる抵抗低減効果が相乗し、より低いFETオン抵抗が得られるとともに、実施の形態1とほぼ同等のゲート耐圧を得ることができる。
【００５７】
実施の形態9
以下、図17を参照して、実施の形態9について説明する。図17は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したn+-GaAsキャップ層11の代わりに、不純物濃度が低い中間層を含むキャップ積層体32を採用する。具体的には、キャップ積層体32は、基板側から、Si不純物を4×1018cm-3添加した膜厚5nmのn+-GaAs層32a、Si不純物を4×1017cm-3添加した膜厚50nmのn--GaAs層32b、Si不純物を4×1018cm-3添加した膜厚100nmのn+-GaAs層32cから成る。このような場合であっても、実施の形態1と同様の効果を得ることができる。なお、実施の形態1の場合、キャップ層11は、 Si不純物を4×1018cm-3添加した膜厚150nmのn+-GaAs層である。
【００５８】
本実施形態のように、高抵抗n--GaAs層32bを挿入することで、実施の形態5に示すダブルリセス構造を採用しなくとも、高いゲート耐圧を得ることができる。
【００５９】
実施の形態10
以下、図18を参照して、実施の形態10について説明する。図18は、BiFETデバイスの概略的な断面構成を示す模式図である。本実施形態では、実施の形態1に示したアンドープAlGaAsバリア層8の代わりに、Si不純物を3×1017cm-3添加した膜厚25nmのn--AsGaAsバリア層35を採用する。このような場合であっても、実施の形態1と同様の効果を得ることができる。
【００６０】
本実施形態のように、AlGaAsバリア層35に低濃度でドーピングすることで、耐圧低下を最小限に抑えて、AlGaAsバリア層35に起因のアクセス抵抗増加を低減することができる。この結果、GaAsスペーサ層9による効果に対して、バリア層へのドーピングによる抵抗低減効果が相乗して、より低いFETオン抵抗が得られる。
【００６１】
実施の形態11
以下、図19を参照して、実施の形態11について説明する。図19は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、アンドープInGaAsチャネル層5の上下にn+-AlGaAs電子供給層3、7を配している。本実施形態では、これに代えて、シート状にSi不純物を添加したエピタキシャル構造(デルタドーピング構造)を採用する。このような場合であって、上述の実施形態と同様の効果を得ることができる。
【００６２】
図19に示すように、膜厚6nmのアンドープAlGaAs層36中に、シート濃度で1×1012cm-2のSiデルタドープ層38を形成する。また、膜厚30nmのアンドープAlGaAs層37中に、3×1012cm-2のSiデルタドープ層39を形成する。Siデルタドープ層38は、InGaAsチャネル層5から4nm離間して形成されている。同様に、Siデルタドープ層39も、InGaAsチャネル層5から4nm離間して形成されている。このような場合であっても、上述の実施形態と同様、低いFETオン抵抗と高いゲート耐圧を得ることができる。
【００６３】
実施の形態12
以下、図20を参照して、実施の形態12について説明する。図20は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、アンドープInGaAs層5をチャネルに用いた高移動度トンラジスタ(HEMT)構造を採用している。本実施形態では、これとは異なるチャネル構造を採用している。このような場合であっても、上述の実施形態と同様の効果を得ることができる。
【００６４】
図20に示すように、Si不純物を3×1017cm-3添加した膜厚100nmのn-GaAs層40がチャネル層として採用されている。この実施例においても、実施例1と同様に、InGaPエッチング停止層10とAlGaAsバリア層8の間に、GaAsスペーサ層9を挿入しているため、アクセス抵抗が低減され、低いFETオン抵抗を得ることができる。
【００６５】
実施の形態13
以下、図21を参照して、実施の形態13について説明する。図21は、BiFETデバイスの概略的な断面構成を示す模式図である。上述の実施形態では、同一基板上に、HBTと、FETとを形成していた。これに対して、本実施形態では、同一基板上に2つのFETを形成し、かつ、これらの閾値電圧を異なるようにした。このような場合であっても、上述の実施形態と同様の効果を得ることができる。
【００６６】
図21に示すように、実施の形態1に示したアンドープAlGaAsバリア層8の代わりに、積層体41を設ける。積層体41は、膜厚4nmのアンドープAlGaAsバリア層41a、膜厚2nmのGaAsスペーサ層41b、膜厚5nmのアンドープInGaPエッチング停止層41c、膜厚2nmのGaAsスペーサ層41d、膜厚15nmのアンドープAlGaAsバリア層41eから成る。InGaPエッチング停止層41cを用いて形成したリセス内にゲート電極46を配することで、閾値電圧がマイナスのディプレッション型FET(FET10)に加えて、しきい値電圧がプラスのエンハンスメント型FET(FET20)を同一基板上に形成することができる。
【００６７】
本実施形態では、InGaPエッチング停止層41cとAlGaAsバリア層41aとの間にGaAsスペーサ層41bを挿入し、InGaPエッチング停止層41cとAlGaAsバリア層41eとの間にGaAsスペーサ層41dを挿入している。これにより、実施の形態1と同様にアクセス抵抗が低減され、ディプレッション型FET、エンハンスメント型FETどちらも低いオン抵抗を得ることができる。
【００６８】
実施の形態14
以下、図22、23を参照して、実施の形態14について説明する。本実施形態では、上述の実施形態のいずれかに示したBiFETデバイスを用いて、パワーアンプICチップを構成する。このような場合であっても、上述の実施形態で説明したものと同様の効果を得ることができる。
【００６９】
図22に、ICチップ200の平面構成を示す模式図を示す。図23に、ICチップ200の簡略的な等価回路図を示す。
【００７０】
図22に示すように、ICチップ200は、BiFETプロセスのHBT部で構成した複数個のパワーアンプ P1〜P3、BiFETプロセスのディプレッション型FET部で構成した複数個の切替スイッチ SW1、SW2、HBTとFETとで構成したバイアスコントロール回路180、複数個のキャパシタ C1〜C4、インダクタ In1、複数個のゲート抵抗 R、及び配線 Lを有する。更に、ICチップ200は、RF出力端子パッド149、エミッタ電極120、ベース電極121、コレクタ電極122、接地ビアホールBH、Vc1パッド150、コンタクト部CR、オーミック電極123、124、ゲート電極125、絶縁領域126、RF入力端子パッド148、およびコントロール電圧パッド151〜156を有する。
【００７１】
エミッタ電極120は、上述の実施形態に示したエミッタ電極20に対応する。ベース電極、コレクタ電極についても同様である。オーミック電極123は、上述の実施形態に示した電極23に対応する。オーミック電極124、ゲート電極125についても同様である。ICチップ200に設けられたパッドには、ボンディングワイヤーの一端が接続され、外部（パッケージ、モジュール等）との電気的に接続が確保される。パッド150、151は、コレクタ電圧を与えるために設けられている。パッド152〜パッド155は、バイアスコントロール回路180に接続されるパッドである。
【００７２】
図23に示すように、ICチップ200は、高い出力電力が必要な場合、切替スイッチSW1を介して、RF信号を初段パワーアンプ(1st stage PA:P1)に伝達させ、初段パワーアンプ-キャパシタC3-終段パワーアンプ(Final stage PA:P2)で信号を増幅して、RF出力端子パッド149から所望のパワーレベルまで増幅されたRF信号を出力する。
【００７３】
低出力が必要な場合、大きなエミッタサイズのHBTを適用した終段PA(Final stage PA:PA2)を動作させることによる消費電流増加を防ぐため、切替スイッチSW1を介してRF信号を、バイパスパワーアンプ(Bypass PA:P3)に伝達し、所望のパワーレベルまで増幅し、インダクタIn1-キャパシタC4-切替スイッチSW2を介して、RF出力端子パッド149からRF信号を出力する。
【００７４】
上述の出力制御を、バイアスコントロール回路(Bias control circuit:180)で行うことで、RF出力電力切替を行う。ICチップ200に適用している実施の形態1のBiFETのFETはオン抵抗が低いため、切替スイッチ部でのRF信号の損失が少ない。そのため、各パワーアンプの出力電力を低減することができる。
以上の結果、本実施形態によれば、高い電力負荷効率を維持して出力電力を切り替えることが出来るパワーアンプICチップを提供することができる。
【００７５】
実施の形態15
以下、図24を参照して、実施の形態15について説明する。本実施形態では、上述の実施形態のいずれかに示したBiFETデバイスを用いてパワーアンプICチップを構成する。このような場合であっても、上述の実施形態で説明したものと同様の効果を得ることができる。
【００７６】
図24に、実施の形態１に示したBiFETを用いた場合のパワーアンプIC等価回路図を示す。図24に示すように、ICチップ210は、BiFETプロセスのHBT部で構成したパワーアンプPAと、キャパシタやインダクタで構成した複数の入整合回路211(211a〜211c)を有する。ICチップ210が電気的に接続されるモジュール基板上には、キャパシタ部品やインダクタで構成した出力整合回路212(212a〜212c)が設けられている。
【００７７】
ICチップ210上には、3つの周波数に対してマッチングさせた3つの入力整合回路211a〜211cが形成されている。一方、出力整合回路212a〜212cは、パワーアンプで増幅したRF信号を通過させるため整合回路部での信号損失の少ない部品で構成することが望ましく、本実施形態では、内部シリーズ抵抗の小さいキャパシタ部品やインダクタで構成している。そして、これら入出力整合回路を、チップ内の切替スイッチSWで切り替える。
【００７８】
ICチップ210と出力整合回路212が組み合わされた本装置220は、実施の形態1と同様、FETのオン抵抗が低いBiFETを有するため、切替スイッチ部でのRF信号の損失が少ない。そのため、パワーアンプの出力電力を低減することができる。
【００７９】
以上の結果、本実施形態によれば、異なる周波数のRF信号を効率よく増幅することが出来るパワーアンプICチップを提供できる。
【００８０】
参考例
図25を参照して、参考例について説明する。本参考例では、BiFETエピタキシャルウェハ(図1参照：基板上に、積層体SL10、積層体SL201を順に形成したウェハ)に対してのみGaAsスペーサ層が効果あることを確認するため、FETエピタキシャル層のみ成長したウェハ(図1参照：基板上に、積層体SL10のみを形成したウェハ)を用意し、FETを作製してオン抵抗及びアクセス抵抗を評価した。
【００８１】
上述の実施の形態では、いずれも同一基板上に、バイポーラトランジスタと電界効果型トランジスタとが形成されていた。参考例の場合には、基板上に形成されているものは、電界効果型トランジスタのみである。この結果、実施の形態1とは異なり、積層体SL10上には積層体SL20は形成されない。
【００８２】
図25(a)にGaAsスペーサ層が無く、AlGaAsバリア層8上にInGaPエッチング停止層10が直接設けられている場合を示す。図25(b)に、AlGaAsバリア層8とInGaPエッチング停止層10との間にGaAsスペーサ層9を挿入した場合を示す。
【００８３】
発明者による評価結果から、図25(a)と図25(b)とに示したFETのオン抵抗は、GaAsスペーサ層の有無に関わらず、ほぼ同じオン抵抗1.5Ωmmが得られた。この結果から、基板上にFETのみを形成する場合には、AlGaAsバリア層8とInGaPエッチング停止層10との間にGaAsスペーサ層9を挿入してもオン抵抗を低減する実質的な効果は得られないことが確認できた。
【００８４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、バイポーラトランジスタ以外の素子、例えば、PINダイオード等を積層体SL20に形成しても良い。バリア層とエッチング停止層間に挿入されるスペーサ層の具体的な材料は任意である。バリア層とエッチング停止層間に挿入されるスペーサ層を多層構成としても良い。
【符号の説明】
【００８５】
100 BiFETデバイス
SL10、SL20 積層体
50 リセス
1 共通基板
2 バッファー層
3 電子供給層
4 スペーサ層
5 チャネル層
6 スペーサ層
7 電子供給層
8 バリア層
9 スペーサ層
10 エッチング停止層
11 オーミックコンタクト層（キャップ層）
12 エッチング停止層
13 サブコレクタ層
14 コレクタ層
15 コレクタ層
16 ベース層
17 エミッタ層
18 エミッタ層
19 エミッタコンタクト層
20 エミッタ電極
21 ベース電極
22 コレクタ電極
23 ソース電極
24 ドレイン電極
25 ゲート電極
26 絶縁領域
【特許請求の範囲】
【請求項１】
共通基板上に第1及び第2積層体が順に形成された半導体装置であって、
前記第2積層体が除去されて残存する前記第1積層体は、電界効果型トランジスタを構成し、
前記第1積層体上に積層された前記第2積層体は、前記電界効果型トランジスタとは異なる素子を構成し、
前記電界効果型トランジスタを構成する第1積層体は、
当該第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、
前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、
前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む、半導体装置。
【請求項２】
前記第２積層体に形成される前記異なる素子は、バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スペーサ層の膜厚は、0.5nm以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記スペーサ層の膜厚は、2nm以上であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記スペーサ層は、GaAsから成ることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記エッチング停止層を第１エッチング停止層として備える請求項１乃至５のいずれか一項に記載の半導体装置であって、
前記第１エッチング停止層上に形成された第２エッチング停止層と、
前記第１及び第２エッチング停止層に応じて段階的に形成されたリセス内に配置されたゲート電極と、
を更に備える。
【請求項７】
前記エッチング停止層及び前記スペーサ層の少なくとも一方には不純物が添加されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記下部化合物半導体層と前記スペーサ層間に形成され、前記下部化合物半導体層と同じ材料から構成される化合物半導体層を更に備え、当該化合物半導体層には不純物が添加されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記エッチング停止層上に形成されたキャップ積層体を更に備え、
当該キャップ積層体は、上下の化合物半導体層の間に、相対的に高い抵抗を有する中間層を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記下部化合物半導体層には、不純物が添加されていることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
アンドープのInGaAs層から成るチャネル層と、
前記チャネル層を挟み込むように上下に配置された一組の電子供給層と、
を備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
アンドープのInGaAs層から成るチャネル層と、
前記チャネル層の上面から離間した位置に不純物がシート状に添加され、前記チャネル層の下面から離間した位置に不純物がシート状に添加されたドーピング構造と、
を備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記電界効果型トランジスタを第1電界効果型トランジスタとして、前記エッチング停止層を第1エッチング停止層として、前記下部化合物半導体層を第1化合物半導体層として、前記スペーサ層を第1スペーサ層として備える請求項1乃至１２のいずれか一項に記載の半導体装置であって、
前記第1積層体は、前記第1電界効果型トランジスタとは閾値電圧が異なる第2電界効果型トランジスタを更に構成し、
前記第1積層体は、
当該第2電界効果型トランジスタのゲート電極が配置されるべきリセスの停止位置を規定し、かつInGaPから成る第2エッチング停止層と、
前記第2電界効果型トランジスタの前記ゲート電極の下方に配置され、かつAlGaAsから成る第2下部化合物半導体層と、
前記第2エッチング停止層と前記第2下部化合物半導体層との間に挿入され、前記第2エッチング停止層に含まれるリン（P）が前記第2下部化合物半導体層まで熱拡散し、当該第2下部化合物半導体層を構成する元素と化合することを抑止する第2スペーサ層と、を含む、ことを特徴とする、半導体装置。
【請求項１４】
前記第2積層体に形成される前記異なる素子は、バイポーラトランジスタである請求項1乃至１３のいずれか一項に記載の半導体装置であって、
前記バイポーラトランジスタを含む増幅器と、
前記電界効果型トランジスタを含むスイッチ素子と、
を備える半導体装置。
【請求項１５】
第1積層体（当該第1積層体は、リセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む）を基板上に形成し、
前記第1積層体上に第2積層体をエピタキシャル成長させ、
前記第2積層体を部分的に除去して、前記第1積層体の上面を露出させ、
前記エッチング停止層に応じた停止位置に至るまで、前記第1積層体の前記上面に対してエッチングによりリセスを形成し、
前記リセス内にゲート電極を形成する、半導体装置の製造方法。
【請求項１】
共通基板上に第1及び第2積層体が順に形成された半導体装置であって、
前記第2積層体が除去されて残存する前記第1積層体は、電界効果型トランジスタを構成し、
前記第1積層体上に積層された前記第2積層体は、前記電界効果型トランジスタとは異なる素子を構成し、
前記電界効果型トランジスタを構成する第1積層体は、
当該第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、
前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、
前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む、半導体装置。
【請求項２】
前記第２積層体に形成される前記異なる素子は、バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スペーサ層の膜厚は、0.5nm以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記スペーサ層の膜厚は、2nm以上であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記スペーサ層は、GaAsから成ることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記エッチング停止層を第１エッチング停止層として備える請求項１乃至５のいずれか一項に記載の半導体装置であって、
前記第１エッチング停止層上に形成された第２エッチング停止層と、
前記第１及び第２エッチング停止層に応じて段階的に形成されたリセス内に配置されたゲート電極と、
を更に備える。
【請求項７】
前記エッチング停止層及び前記スペーサ層の少なくとも一方には不純物が添加されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記下部化合物半導体層と前記スペーサ層間に形成され、前記下部化合物半導体層と同じ材料から構成される化合物半導体層を更に備え、当該化合物半導体層には不純物が添加されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記エッチング停止層上に形成されたキャップ積層体を更に備え、
当該キャップ積層体は、上下の化合物半導体層の間に、相対的に高い抵抗を有する中間層を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記下部化合物半導体層には、不純物が添加されていることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
アンドープのInGaAs層から成るチャネル層と、
前記チャネル層を挟み込むように上下に配置された一組の電子供給層と、
を備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
アンドープのInGaAs層から成るチャネル層と、
前記チャネル層の上面から離間した位置に不純物がシート状に添加され、前記チャネル層の下面から離間した位置に不純物がシート状に添加されたドーピング構造と、
を備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記電界効果型トランジスタを第1電界効果型トランジスタとして、前記エッチング停止層を第1エッチング停止層として、前記下部化合物半導体層を第1化合物半導体層として、前記スペーサ層を第1スペーサ層として備える請求項1乃至１２のいずれか一項に記載の半導体装置であって、
前記第1積層体は、前記第1電界効果型トランジスタとは閾値電圧が異なる第2電界効果型トランジスタを更に構成し、
前記第1積層体は、
当該第2電界効果型トランジスタのゲート電極が配置されるべきリセスの停止位置を規定し、かつInGaPから成る第2エッチング停止層と、
前記第2電界効果型トランジスタの前記ゲート電極の下方に配置され、かつAlGaAsから成る第2下部化合物半導体層と、
前記第2エッチング停止層と前記第2下部化合物半導体層との間に挿入され、前記第2エッチング停止層に含まれるリン（P）が前記第2下部化合物半導体層まで熱拡散し、当該第2下部化合物半導体層を構成する元素と化合することを抑止する第2スペーサ層と、を含む、ことを特徴とする、半導体装置。
【請求項１４】
前記第2積層体に形成される前記異なる素子は、バイポーラトランジスタである請求項1乃至１３のいずれか一項に記載の半導体装置であって、
前記バイポーラトランジスタを含む増幅器と、
前記電界効果型トランジスタを含むスイッチ素子と、
を備える半導体装置。
【請求項１５】
第1積層体（当該第1積層体は、リセスの停止位置を規定し、かつInGaPから成るエッチング停止層と、前記リセス内に配置されるゲート電極の下方に配置され、かつAlGaAsから成る下部化合物半導体層と、前記エッチング停止層と前記下部化合物半導体層との間に挿入され、前記エッチング停止層に含まれるリン（P）が前記下部化合物半導体層まで熱拡散し、当該下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層と、を含む）を基板上に形成し、
前記第1積層体上に第2積層体をエピタキシャル成長させ、
前記第2積層体を部分的に除去して、前記第1積層体の上面を露出させ、
前記エッチング停止層に応じた停止位置に至るまで、前記第1積層体の前記上面に対してエッチングによりリセスを形成し、
前記リセス内にゲート電極を形成する、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−１０９４４４（Ｐ２０１２−１０９４４４Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５７９５０（Ｐ２０１０−２５７９５０）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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