多層基板
【課題】ノイズ成分に対して効果的に対策された多層基板の提供を目的とする。
【解決手段】導電パターンが形成された第一の表面層及び第二の表面層と、前記第一及び第二の表面層の間に設けられたグランド層と、前記第一及び第二の表面層の間に設けられた電源層と、を備えて構成される多層基板において、前記第一の表面層に形成された導電パターンと前記第二の表面層に形成された導電パターンとの間を貫通するよう形成されたビアホールと、前記第一の表面層又は前記第二の表面層のいずれかにおいて、前記ビアホールと接続するよう形成された導体パッドと、を有し、前記導体パッドが、３ＰＦから５ＰＦの容量を備える。
【解決手段】導電パターンが形成された第一の表面層及び第二の表面層と、前記第一及び第二の表面層の間に設けられたグランド層と、前記第一及び第二の表面層の間に設けられた電源層と、を備えて構成される多層基板において、前記第一の表面層に形成された導電パターンと前記第二の表面層に形成された導電パターンとの間を貫通するよう形成されたビアホールと、前記第一の表面層又は前記第二の表面層のいずれかにおいて、前記ビアホールと接続するよう形成された導体パッドと、を有し、前記導体パッドが、３ＰＦから５ＰＦの容量を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層基板に関し、特にノイズを低減する多層基板に関する。
【背景技術】
【０００２】
近年、基板に形成された導電パターンを流れる信号の周波数が増大しており、この信号に重畳するノイズが問題となっている。信号にノイズが重畳すると、このノイズ成分により回路を誤動作させる恐れがあるため、何らかの対策が必要とされる。
【０００３】
そのため、導電パターン上にノイズ対策部品等を実装することでパターン容量（インピーダンス容量）を増やし、ノイズを低減させる技術が開示されている（例えば、特許文献１−３参照。）。パターン容量を増やすことで、信号に合成された高周波成分を低減することができるためノイズ対策として有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−９４００５号公報
【特許文献２】特開平９−２８３９７４号公報
【特許文献３】特開昭６１−４３４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信号に重畳するノイズ成分は所定値以上の周波数を伴うため、ノイズを低減させるのに必要なパターン容量は少なくてもよい。まして、対策部品により発生するパターン容量が大きくなりすぎると、導電パターンに流れる信号波形を変化させる場合があり、かえって回路の誤動作を生じさせる場合があった。
【０００６】
本発明は、上記課題にかんがみてなされたもので、ノイズ成分に対して効果的に対策された多層基板の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、導電パターンが形成された第一の表面層及び第二の表面層と、前記第一及び第二の表面層の間に設けられたグランド層と、前記第一及び第二の表面層の間に設けられた電源層と、を備えて構成される多層基板において、前記第一の表面層に形成された導電パターンと前記第二の表面層に形成された導電パターンとの間を貫通するよう形成されたビアホールと、前記第一の表面層又は前記第二の表面層のいずれかにおいて、前記ビアホールと接続するよう形成された導体パッドと、を有し、前記導体パッドが、３ＰＦから５ＰＦの容量を備える構成としてある。
【０００８】
上記のように構成された発明では、多層基板には、第一の表面層に形成された導電パターンと第二の表面層に形成された導電パターンとの間を貫通するようビアホールが形成され、第一の表面層又は第二の表面層のいずれかにおいて、前記ビアホールと接続するよう導体パッドが形成されている。更に、導体パッドは、３ＰＦから５ＰＦの容量を備えている。
そのため、ビアホールに接続された導体パッドによりパターン間容量を確保し、ノイズ成分を低減させることが可能となる。また、３ＰＦから５ＰＦという低いパターン間容量を基板上に発生させるだけなので、導電パターンに流れる信号に対して波形変化を生じさせない。
【発明の効果】
【０００９】
以上説明したように本発明によれば、ノイズ成分に対して効果的に対策された多層基板を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】表示装置１の構成を説明するためのブロック構成図である。
【図２】パネル駆動基板１０の構成の一部を説明する断面図である。
【図３】パネル駆動基板１０の一部を一方側（第二の表面側）から見た図である。
【図４】パネル駆動基板１０の導電パターン上に流れる信号波形を拡大して示す図である。
【図５】テストポイントの大きさと増加する容量との関係を説明する表である。
【発明を実施するための形態】
【００１１】
以下、下記の順序に従って本発明の実施形態を説明する。
１．第１の実施形態：
２．その他の実施形態：
【００１２】
１．第１の実施形態：
以下、図を参照して、この発明に係る多層基板を具体化した第１の実施の形態について説明する。以下、第１の実施形態では、多層基板を備える製品として表示装置１を例に説明を行う。図１は、表示装置１の構成を説明するためのブロック構成図である。また、図２は、パネル駆動基板１０の構成の一部を説明する断面図である。そして、図３は、パネル駆動基板１０の一部を一方側（第二の表面側）から見た図である。
【００１３】
表示装置１は、パネル駆動基板１０と、表示パネル２０と、を備えて構成されている。パネル駆動基板１０と表示パネル２０とはＬＶＤＳ（Low Voltage Differential Signaling）ケーブル４０を通じて接続され、パネル駆動基板１０から供給される差動増幅信号（クロック信号、映像信号）により表示パネル２０を駆動する。
【００１４】
パネル駆動基板１０は多層基板であり、表面層（後記する第一の表面層と第二の表面層）にメインコントローラー３０と、ビデオ入力ＩＦ３１と、ＬＶＤＳ送信コネクター３２と、を実装している。メインコントローラー３０と、ビデオ入力ＩＦ３１と、ＬＶＤＳ送信コネクター３２とは、表面層に形成された導電パターンを通じて接続されている。そのため、ビデオ入力ＩＦ３１を通じてビデオ信号がパネル駆動基板１０に入力すると、メインコントローラー３０は、このビデオ信号に画素数変換処理等の信号処理を施す。そして、処理後のビデオ信号は、ＬＶＤＳ送信コネクター３２からＬＶＤＳケーブル４０を通じて差動増幅信号として表示パネル２０に供給される。
【００１５】
図２に示すように、パネル駆動基板１０は、トランジスター等の素子や導電パターンが形成される第一の表面層１１及び第二の表面層１２と、第一の表面層１１と第二の表面層１２との間に設けられた電源層１３及びグランド層１４とで構成される４層基板である。本実施形態では、パネル駆動基板１０は、厚みが１．６ｍｍであり、第一の表面層１１と電源層１３との間、及び第二の表面層１２とグランド層１４との間はそれぞれ１００μｍ（０．１ｍｍ）である。
【００１６】
また、パネル駆動基板１０の第二の表面層１２には、テストパターン１５が形成されている。その一部として、テストパターン１５は、第一の表面層１１におけるメインコントローラー３０とＬＶＤＳ送信コネクター３２とを繋ぐ配線に形成されている。具体的にはテストパターン１５は、第一の表面層１１の導電パターン（Ｌ１〜Ｌ８）と第二の表面層１２の導電パターンとを繋ぐビアホール１６と、第二の表面層１２に形成されたテストポイント（導体パッド）１７とで構成されている。
【００１７】
本実施形態では、図３に示すように、ビアホール１６は、８個形成され、それぞれ第二の表面層１２に形成された導電パターンと第一の表面層１１の導電パターン（Ｌ１〜Ｌ８）とを繋ぐよう、パネル駆動基板１０を貫通している。また、テストポイント１７は、第二の表面層１１側に８個形成され、各ビアホール１６と電気的に接続している。そのため、電界プローブをいずれかのテストポイント１７に接続させることで、第一の表面層１１に形成された導電パターンと第二の表面層１２に形成された導電パターンとの間の導通状態を検査できるようになっている。
【００１８】
表示パネル２０は、パネル本体２１と、Ｘドライバー２２、Ｙドライバー２３、更にはタイミングコントローラー２４、ＬＶＤＳ受信コネクター２５と、を備えて構成される。タイミングコントローラー２４は、ＬＶＤＳ受信コネクター２５と入力側で接続し、ＬＶＤＳケーブル４０を通じてパネル駆動基板１０から供給される差動増幅信号（クロック信号、映像信号）を受信する。本実施形態では、クロック信号は７４．２５ＭＨｚであり、１クロック当たり７個分の映像信号が供給される。また、タイミングコントローラー２４は、Ｘドライバー２２とＹドライバーとに出力側で接続されており、受信した差動増幅信号に基づいてＸドライバー２２及びＹドライバー２３を駆動する。
【００１９】
Ｘドライバー２２は、映像信号をアナログ・デジタル変換してパネル本体２１を駆動するための駆動電圧を生成する。この駆動電圧は、映像信号の階調値に応じてその電圧値が設定される。また、Ｙドライバー２３は、上記駆動電圧をパネル本体２１に供給するタイミングを規定するゲート電圧を生成する。
【００２０】
パネル本体２１は、解像度に応じて縦横に配列された画素と、各画素をオン・オフさせる同数のＦＥＴ（Field Effect Transistor）を備えて構成されている。ＦＥＴのドレインはＸドライバー２２の出力端子とデータ線を通じて接続され、エミッターはそれぞれ各画素に接続されている。さらに、ＦＥＴのゲートはＹドライバー２３とゲート線を通じて接続されている。そのため、Ｙドライバー２３がタイミングコントローラー２４から供給されたクロック信号に応じてゲート電圧をＦＥＴのゲートに供給すると、各ＦＥＴがオンし、Ｘドライバー２２と各画素とを導通する。そのため、Ｘドライバー２２からデータ線を通じて駆動電圧が各画素に供給され、画素を駆動させる。
【００２１】
図４は、パネル駆動基板１０の導電パターン上に流れる信号波形を拡大して示す図である。上記構成のパネル駆動基板１０において、導電パターンＬ１〜Ｌ８を流れる信号にノイズ成分が重畳することがあった。即ち、図４に示す信号波形では、５９４ＭＨｚの帯域においてノイズ成分が重畳している。そこで、本実施形態では、第二の表面層１２に形成されたテストポイント１７の表面積を従来のものより大きくすることでパターン間容量（インピーダンス容量）を増やし、ノイズ成分を抑制することとした。
【００２２】
図５は、テストポイントの大きさと増加する容量との関係を説明する表である。図５に示す表は、テストポイント１７の各サイズと第二の表面層１２とグランド層１４との距離との組合せにより生じるパターン間容量を示す。即ち、テストポイント１７のサイズを１．５ｍｍ角パッド（即ち面積が２．２５ｍｍ２）とし、第二の表面層１２とグランド層１４との距離が０．１ｍｍである場合は、このテストポイントにより生じる容量は約２．８ＰＦ（ピコ・ファラッド）以上となる。そのため、導電パターンに発生させる容量は、第二の表面層１２とグランド層１４との距離に応じて適宜設定されることとなる。
【００２３】
本実施形態では、テストポイント１７として、２．０ｍｍ角パッドを使用した。また、第二の表面層１２とグランド層１４との間は０．１ｍｍとした。そのため、このテストポイント１７により発生する容量は４．０ＰＦとなる。また、本実施形態では、テストポイント１７は半田等の導体で形成し、各基板は、ＦＲ４（ガラスエポキシ樹脂）により形成されている。
【００２４】
上記条件で測定を行った結果、５９４ＭＨｚの帯域において、ノイズ成分が減少した。また、対策前の基板では５９４ＭＨｚのノイズがＥＭＩ(Electromagnetic Interference)規格に対して０．１ｄＢマージンであるのに対して、対策後の基板では、５９４ＭＨｚのノイズがＥＭＩ規格に対して８．８ｄマージンまで改善した。ここで、マージンの定義は、ＦＣＣ（Federal Communications Commission）（アメリカでのＥＭＩ規格）において、５９４ＭＨｚのノイズが４６ｄＢμＶ以下と規定されている場合において、この値からどれだけマージンが取れているかを意味する。そのため、８．８ｄＢマージンとは、５９４ＭＨｚのノイズが４６ｄＢμＶから更に８．８ｄＢμＶ改善した３７．２ｄＢμＶであることを意味している。また、導電パターンを流れる差動増幅信号において回路の誤動作を生じさせるような立ち上がり波形の変形は確認されなかった。
【００２５】
さらに、３ＰＦから５ＰＦの容量が発生するようテストポイント１７を形成することで、１００ＭＨｚ以上の周波数を備えるノイズの重畳を低減できることが確認された。ここで、テストポイント１７により３ＰＦ以上の容量を生じさせるためには、層間距離が１００μｍとなる多層基盤において、テストパターンを１．５ｍｍ角パッド（面積が２．２５ｍｍ２）以上とすればよいことになる。
【００２６】
以上説明したように、本実施形態では、周波数の高いノイズ成分に対して効果的に対策された多層基板を提供することができる。
また、導体パッドをテストポイントにより構成することで、基板上に導体パッドを別個設ける必要がなく、導体パッドを個別に設ける場合に比べてコストを低減することができる。
【００２７】
２．その他の実施形態：
本発明は様々な実施形態が存在する。
多層基板を実装する製品として表示装置を用いることは一例であり、これ以外の製品に対して本実施形態に係る多層基板を用いてもよい。
また、本実施形態に係るノイズ対策がこうじられる基板としては、ノイズ成分の周波数が所定周波数（１００ＭＨｚ）以上となる導体パターンを形成するものであればどのような基板でもよい。
【００２８】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【符号の説明】
【００２９】
１…表示装置、１０…パネル駆動基板、１１…第一の表面層、１２…第二の表面層、１３…電源層、１４…グランド層、１５…テストパターン、１６…ビアホール、１７…テストポイント、２０…表示パネル、２１…パネル本体、２２…Ｘドライバー、２３…Ｙドライバー、２４…タイミングコントローラー、２５…ＬＶＤＳ受信コネクター、３０…メインコントローラー、３１…ビデオ入力ＩＦ、３２…ＬＶＤＳ送信コネクター
【技術分野】
【０００１】
本発明は、多層基板に関し、特にノイズを低減する多層基板に関する。
【背景技術】
【０００２】
近年、基板に形成された導電パターンを流れる信号の周波数が増大しており、この信号に重畳するノイズが問題となっている。信号にノイズが重畳すると、このノイズ成分により回路を誤動作させる恐れがあるため、何らかの対策が必要とされる。
【０００３】
そのため、導電パターン上にノイズ対策部品等を実装することでパターン容量（インピーダンス容量）を増やし、ノイズを低減させる技術が開示されている（例えば、特許文献１−３参照。）。パターン容量を増やすことで、信号に合成された高周波成分を低減することができるためノイズ対策として有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−９４００５号公報
【特許文献２】特開平９−２８３９７４号公報
【特許文献３】特開昭６１−４３４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信号に重畳するノイズ成分は所定値以上の周波数を伴うため、ノイズを低減させるのに必要なパターン容量は少なくてもよい。まして、対策部品により発生するパターン容量が大きくなりすぎると、導電パターンに流れる信号波形を変化させる場合があり、かえって回路の誤動作を生じさせる場合があった。
【０００６】
本発明は、上記課題にかんがみてなされたもので、ノイズ成分に対して効果的に対策された多層基板の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、導電パターンが形成された第一の表面層及び第二の表面層と、前記第一及び第二の表面層の間に設けられたグランド層と、前記第一及び第二の表面層の間に設けられた電源層と、を備えて構成される多層基板において、前記第一の表面層に形成された導電パターンと前記第二の表面層に形成された導電パターンとの間を貫通するよう形成されたビアホールと、前記第一の表面層又は前記第二の表面層のいずれかにおいて、前記ビアホールと接続するよう形成された導体パッドと、を有し、前記導体パッドが、３ＰＦから５ＰＦの容量を備える構成としてある。
【０００８】
上記のように構成された発明では、多層基板には、第一の表面層に形成された導電パターンと第二の表面層に形成された導電パターンとの間を貫通するようビアホールが形成され、第一の表面層又は第二の表面層のいずれかにおいて、前記ビアホールと接続するよう導体パッドが形成されている。更に、導体パッドは、３ＰＦから５ＰＦの容量を備えている。
そのため、ビアホールに接続された導体パッドによりパターン間容量を確保し、ノイズ成分を低減させることが可能となる。また、３ＰＦから５ＰＦという低いパターン間容量を基板上に発生させるだけなので、導電パターンに流れる信号に対して波形変化を生じさせない。
【発明の効果】
【０００９】
以上説明したように本発明によれば、ノイズ成分に対して効果的に対策された多層基板を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】表示装置１の構成を説明するためのブロック構成図である。
【図２】パネル駆動基板１０の構成の一部を説明する断面図である。
【図３】パネル駆動基板１０の一部を一方側（第二の表面側）から見た図である。
【図４】パネル駆動基板１０の導電パターン上に流れる信号波形を拡大して示す図である。
【図５】テストポイントの大きさと増加する容量との関係を説明する表である。
【発明を実施するための形態】
【００１１】
以下、下記の順序に従って本発明の実施形態を説明する。
１．第１の実施形態：
２．その他の実施形態：
【００１２】
１．第１の実施形態：
以下、図を参照して、この発明に係る多層基板を具体化した第１の実施の形態について説明する。以下、第１の実施形態では、多層基板を備える製品として表示装置１を例に説明を行う。図１は、表示装置１の構成を説明するためのブロック構成図である。また、図２は、パネル駆動基板１０の構成の一部を説明する断面図である。そして、図３は、パネル駆動基板１０の一部を一方側（第二の表面側）から見た図である。
【００１３】
表示装置１は、パネル駆動基板１０と、表示パネル２０と、を備えて構成されている。パネル駆動基板１０と表示パネル２０とはＬＶＤＳ（Low Voltage Differential Signaling）ケーブル４０を通じて接続され、パネル駆動基板１０から供給される差動増幅信号（クロック信号、映像信号）により表示パネル２０を駆動する。
【００１４】
パネル駆動基板１０は多層基板であり、表面層（後記する第一の表面層と第二の表面層）にメインコントローラー３０と、ビデオ入力ＩＦ３１と、ＬＶＤＳ送信コネクター３２と、を実装している。メインコントローラー３０と、ビデオ入力ＩＦ３１と、ＬＶＤＳ送信コネクター３２とは、表面層に形成された導電パターンを通じて接続されている。そのため、ビデオ入力ＩＦ３１を通じてビデオ信号がパネル駆動基板１０に入力すると、メインコントローラー３０は、このビデオ信号に画素数変換処理等の信号処理を施す。そして、処理後のビデオ信号は、ＬＶＤＳ送信コネクター３２からＬＶＤＳケーブル４０を通じて差動増幅信号として表示パネル２０に供給される。
【００１５】
図２に示すように、パネル駆動基板１０は、トランジスター等の素子や導電パターンが形成される第一の表面層１１及び第二の表面層１２と、第一の表面層１１と第二の表面層１２との間に設けられた電源層１３及びグランド層１４とで構成される４層基板である。本実施形態では、パネル駆動基板１０は、厚みが１．６ｍｍであり、第一の表面層１１と電源層１３との間、及び第二の表面層１２とグランド層１４との間はそれぞれ１００μｍ（０．１ｍｍ）である。
【００１６】
また、パネル駆動基板１０の第二の表面層１２には、テストパターン１５が形成されている。その一部として、テストパターン１５は、第一の表面層１１におけるメインコントローラー３０とＬＶＤＳ送信コネクター３２とを繋ぐ配線に形成されている。具体的にはテストパターン１５は、第一の表面層１１の導電パターン（Ｌ１〜Ｌ８）と第二の表面層１２の導電パターンとを繋ぐビアホール１６と、第二の表面層１２に形成されたテストポイント（導体パッド）１７とで構成されている。
【００１７】
本実施形態では、図３に示すように、ビアホール１６は、８個形成され、それぞれ第二の表面層１２に形成された導電パターンと第一の表面層１１の導電パターン（Ｌ１〜Ｌ８）とを繋ぐよう、パネル駆動基板１０を貫通している。また、テストポイント１７は、第二の表面層１１側に８個形成され、各ビアホール１６と電気的に接続している。そのため、電界プローブをいずれかのテストポイント１７に接続させることで、第一の表面層１１に形成された導電パターンと第二の表面層１２に形成された導電パターンとの間の導通状態を検査できるようになっている。
【００１８】
表示パネル２０は、パネル本体２１と、Ｘドライバー２２、Ｙドライバー２３、更にはタイミングコントローラー２４、ＬＶＤＳ受信コネクター２５と、を備えて構成される。タイミングコントローラー２４は、ＬＶＤＳ受信コネクター２５と入力側で接続し、ＬＶＤＳケーブル４０を通じてパネル駆動基板１０から供給される差動増幅信号（クロック信号、映像信号）を受信する。本実施形態では、クロック信号は７４．２５ＭＨｚであり、１クロック当たり７個分の映像信号が供給される。また、タイミングコントローラー２４は、Ｘドライバー２２とＹドライバーとに出力側で接続されており、受信した差動増幅信号に基づいてＸドライバー２２及びＹドライバー２３を駆動する。
【００１９】
Ｘドライバー２２は、映像信号をアナログ・デジタル変換してパネル本体２１を駆動するための駆動電圧を生成する。この駆動電圧は、映像信号の階調値に応じてその電圧値が設定される。また、Ｙドライバー２３は、上記駆動電圧をパネル本体２１に供給するタイミングを規定するゲート電圧を生成する。
【００２０】
パネル本体２１は、解像度に応じて縦横に配列された画素と、各画素をオン・オフさせる同数のＦＥＴ（Field Effect Transistor）を備えて構成されている。ＦＥＴのドレインはＸドライバー２２の出力端子とデータ線を通じて接続され、エミッターはそれぞれ各画素に接続されている。さらに、ＦＥＴのゲートはＹドライバー２３とゲート線を通じて接続されている。そのため、Ｙドライバー２３がタイミングコントローラー２４から供給されたクロック信号に応じてゲート電圧をＦＥＴのゲートに供給すると、各ＦＥＴがオンし、Ｘドライバー２２と各画素とを導通する。そのため、Ｘドライバー２２からデータ線を通じて駆動電圧が各画素に供給され、画素を駆動させる。
【００２１】
図４は、パネル駆動基板１０の導電パターン上に流れる信号波形を拡大して示す図である。上記構成のパネル駆動基板１０において、導電パターンＬ１〜Ｌ８を流れる信号にノイズ成分が重畳することがあった。即ち、図４に示す信号波形では、５９４ＭＨｚの帯域においてノイズ成分が重畳している。そこで、本実施形態では、第二の表面層１２に形成されたテストポイント１７の表面積を従来のものより大きくすることでパターン間容量（インピーダンス容量）を増やし、ノイズ成分を抑制することとした。
【００２２】
図５は、テストポイントの大きさと増加する容量との関係を説明する表である。図５に示す表は、テストポイント１７の各サイズと第二の表面層１２とグランド層１４との距離との組合せにより生じるパターン間容量を示す。即ち、テストポイント１７のサイズを１．５ｍｍ角パッド（即ち面積が２．２５ｍｍ２）とし、第二の表面層１２とグランド層１４との距離が０．１ｍｍである場合は、このテストポイントにより生じる容量は約２．８ＰＦ（ピコ・ファラッド）以上となる。そのため、導電パターンに発生させる容量は、第二の表面層１２とグランド層１４との距離に応じて適宜設定されることとなる。
【００２３】
本実施形態では、テストポイント１７として、２．０ｍｍ角パッドを使用した。また、第二の表面層１２とグランド層１４との間は０．１ｍｍとした。そのため、このテストポイント１７により発生する容量は４．０ＰＦとなる。また、本実施形態では、テストポイント１７は半田等の導体で形成し、各基板は、ＦＲ４（ガラスエポキシ樹脂）により形成されている。
【００２４】
上記条件で測定を行った結果、５９４ＭＨｚの帯域において、ノイズ成分が減少した。また、対策前の基板では５９４ＭＨｚのノイズがＥＭＩ(Electromagnetic Interference)規格に対して０．１ｄＢマージンであるのに対して、対策後の基板では、５９４ＭＨｚのノイズがＥＭＩ規格に対して８．８ｄマージンまで改善した。ここで、マージンの定義は、ＦＣＣ（Federal Communications Commission）（アメリカでのＥＭＩ規格）において、５９４ＭＨｚのノイズが４６ｄＢμＶ以下と規定されている場合において、この値からどれだけマージンが取れているかを意味する。そのため、８．８ｄＢマージンとは、５９４ＭＨｚのノイズが４６ｄＢμＶから更に８．８ｄＢμＶ改善した３７．２ｄＢμＶであることを意味している。また、導電パターンを流れる差動増幅信号において回路の誤動作を生じさせるような立ち上がり波形の変形は確認されなかった。
【００２５】
さらに、３ＰＦから５ＰＦの容量が発生するようテストポイント１７を形成することで、１００ＭＨｚ以上の周波数を備えるノイズの重畳を低減できることが確認された。ここで、テストポイント１７により３ＰＦ以上の容量を生じさせるためには、層間距離が１００μｍとなる多層基盤において、テストパターンを１．５ｍｍ角パッド（面積が２．２５ｍｍ２）以上とすればよいことになる。
【００２６】
以上説明したように、本実施形態では、周波数の高いノイズ成分に対して効果的に対策された多層基板を提供することができる。
また、導体パッドをテストポイントにより構成することで、基板上に導体パッドを別個設ける必要がなく、導体パッドを個別に設ける場合に比べてコストを低減することができる。
【００２７】
２．その他の実施形態：
本発明は様々な実施形態が存在する。
多層基板を実装する製品として表示装置を用いることは一例であり、これ以外の製品に対して本実施形態に係る多層基板を用いてもよい。
また、本実施形態に係るノイズ対策がこうじられる基板としては、ノイズ成分の周波数が所定周波数（１００ＭＨｚ）以上となる導体パターンを形成するものであればどのような基板でもよい。
【００２８】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【符号の説明】
【００２９】
１…表示装置、１０…パネル駆動基板、１１…第一の表面層、１２…第二の表面層、１３…電源層、１４…グランド層、１５…テストパターン、１６…ビアホール、１７…テストポイント、２０…表示パネル、２１…パネル本体、２２…Ｘドライバー、２３…Ｙドライバー、２４…タイミングコントローラー、２５…ＬＶＤＳ受信コネクター、３０…メインコントローラー、３１…ビデオ入力ＩＦ、３２…ＬＶＤＳ送信コネクター
【特許請求の範囲】
【請求項１】
導電パターンが形成された第一の表面層及び第二の表面層と、前記第一及び第二の表面層の間に設けられたグランド層と、前記第一及び第二の表面層の間に設けられた電源層と、を備えて構成される多層基板において、
前記第一の表面層に形成された導電パターンと前記第二の表面層に形成された導電パターンとの間を貫通するよう形成されたビアホールと、
前記第一の表面層又は前記第二の表面層のいずれかにおいて、前記ビアホールと接続するよう形成された導体パッドと、を有し、
前記導体パッドが、３ＰＦから５ＰＦの容量を備えることを特徴とする多層基板。
【請求項２】
前記導体パッドが、前記第一の表面層又は第二の表面層の導電パターン上に形成されたテストポイントであることを特徴とする請求項１に記載の多層基板。
【請求項３】
前記導体パッドの形状が、２．２５ｍｍ２以上であることを特徴とする請求項１又は請求項２のいずれかに記載の多層基板。
【請求項４】
当該多層基板が、前記導電パターンに差動増幅信号を流すことを特徴とする請求項１から請求項３のいずれか一項に記載の多層基板。
【請求項１】
導電パターンが形成された第一の表面層及び第二の表面層と、前記第一及び第二の表面層の間に設けられたグランド層と、前記第一及び第二の表面層の間に設けられた電源層と、を備えて構成される多層基板において、
前記第一の表面層に形成された導電パターンと前記第二の表面層に形成された導電パターンとの間を貫通するよう形成されたビアホールと、
前記第一の表面層又は前記第二の表面層のいずれかにおいて、前記ビアホールと接続するよう形成された導体パッドと、を有し、
前記導体パッドが、３ＰＦから５ＰＦの容量を備えることを特徴とする多層基板。
【請求項２】
前記導体パッドが、前記第一の表面層又は第二の表面層の導電パターン上に形成されたテストポイントであることを特徴とする請求項１に記載の多層基板。
【請求項３】
前記導体パッドの形状が、２．２５ｍｍ２以上であることを特徴とする請求項１又は請求項２のいずれかに記載の多層基板。
【請求項４】
当該多層基板が、前記導電パターンに差動増幅信号を流すことを特徴とする請求項１から請求項３のいずれか一項に記載の多層基板。
【図１】
【図２】
【図３】
【図５】
【図４】
【図２】
【図３】
【図５】
【図４】
【公開番号】特開２０１２−２３８６８８（Ｐ２０１２−２３８６８８Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０５９９６（Ｐ２０１１−１０５９９６）
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
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