【課題】 歪みを含むバースト信号で構成されたバーストフレームを入力しても、同期の誤りが発生する頻度を低減することができるバースト信号処理装置を提供する。
【解決手段】 本発明は、バーストフレームを含むバースト信号を処理するバースト信号処理装置に関する。そして、バースト信号処理装置は、バースト信号から、バーストフレームを構成するバーストデリミタ部を検出する手段と、バースト信号で、バーストフレームが開始する第１のタイミングを保持する手段と、バースト信号を、第１の転送速度の系列から第２の転送速度の系列に変換して出力する変換出力手段と、第１のタイミングから第２のタイミングまでの間、変換出力手段におけるバーストフレームの同期状態を非同期状態に制御する手段とを有することを特徴とする。 （もっと読む）

【課題】データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、音声又は音楽の再生品質を向上する。
【解決手段】サンプリングレートコンバータ４は、送信ＬＲクロックＬＲｓに同期したオーディオデータＤａを送信ＬＲクロックＬＲｓＡに同期したオーディオデータＤａｃに変換する。周期測定部１は、高速サンプリングクロックｆｓｒを用いて送信ＬＲクロックＬＲｓＡの周期を測定する。データ補間部２は、送信ＬＲクロックＬＲｓＡの周期と受信ＬＲクロックＬＲｒの周期との周期差を算出し、受信ＬＲクロックＬＲｒの各出力タイミングにおいて、算出された周期差に基づいて当該各出力タイミングにおける送信ＬＲクロックＬＲｓＡの位相を算出し、オーディオデータＤａｃを算出された位相に基づいて補間して補間オーディオデータＤｉｎｓｒを生成する。 （もっと読む）

【課題】異なるクロックのデータ転送を行うときに、パルスストレッチ回路を用いることなく、不正な値が転送されないようにすることを目的とする。
【解決手段】クロックＣＬＫ−Ａで動作する入力側回路部２とクロックＣＬＫ−Ｂで動作する出力側回路部３とを有し、データＤａｔａ−Ａを出力データＤａｔａ−Ｂとして出力させる回路であって、入力側回路部２に設けられ、入力データＤａｔａ−Ａを入力して中間データＭｉｄとして出力する入力側フリップフロップ４と、出力側回路３に設けられ、中間データＭｉｄを入力して出力データＤａｔａ−Ｂとして出力させる出力側フリップフロップ５と、出力側フリップフロップ５が中間データＭｉｄを入力するときには、中間データＭｉｄを固定値として出力するように入力側フリップフロップ４を制御する制御部６と、を備えたことを特徴とする。 （もっと読む）

【課題】データを同期化させるクロック信号の許容される周波数の範囲を広げる。
【解決手段】実施形態によれば、データ同期化回路ＳＹＮＣ０は、データホールド回路ＢＬＣ０と、受信タイミング生成回路ＢＬＢ０と、更新タイミング調整回路ＢＬＥ０とを備えている。データホールド回路ＢＬＣ０は、クロック信号ＣＬＫ＿Ａ０に同期したデータＤＯＵＴ０を受信して、当該データＤＯＵＴ０がクロック信号ＣＬＫ＿Ｂに同期化されたデータＳＹＮＣ＿ＤＡＴＡ０を出力する。更新タイミング調整回路ＢＬＥ０は、受信タイミング生成回路ＢＬＢ０内のＤフリップフロップ２３０＿０，２３０＿１及び２３０＿２の値の更新のタイミングを、クロック信号ＣＬＫ＿Ｂに同期した更新イネーブル信号ＵＥ０に基づいて制限する。 （もっと読む）

【課題】 処理回路部での消費電力を低減すること。
【解決手段】インタフェース回路（２０）は、入力データ（Ｄ_ＩＮ）を所定の時間保持し、この所定の時間（Ｔ）経過後に保持したデータを処理用データ（Ｄ_Ｐ）として出力する一時保管メモリ部（２２）と、転送クロック信号（ＣＫ_Ｔ）と入力データ（Ｄ_ＩＮ）とを受け、転送クロック信号（ＣＫ_Ｔ）に基づいて入力データ（Ｄ_ＩＮ）の変化速度を監視して、監視結果（Ｓ_ＳＬ）を出力するデータ変化速度監視部（２４）と、監視結果（Ｓ_ＳＬ）に基づいて、処理回路部（１０）が処理用データ（Ｄ_Ｐ）を処理するのに最適で、かつ転送クロック信号（ＣＫ_Ｔ）をｎ分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号（ＣＫ_Ｐ）として処理回路部（１０）へ供給するクロック決定部（２６）と、を備える。 （もっと読む）

【課題】各機能ブロックが設定できるクロック周波数の自由度が大きく、クロック間のクロックスキューが大きい場合でも、動作が決定的で、通信レイテンシが小さく、信頼性の高い、機能ブロック間の通信が可能な半導体装置及び通信方法を提供すること。
【解決手段】本発明にかかる半導体装置は、第２のクロック信号の周波数のＭ／Ｎ倍（Ｎは正整数、ＭはＮより大きい正整数）である第１のクロック信号に基づいて処理を行う第１の回路と、第２のクロック信号に基づいて処理を行う第２の回路と、第１の回路と第２の回路との間の通信動作において、第１の回路の送信タイミング信号と、第１の回路の受信タイミング信号とを生成する通信タイミング制御回路とを備えている。通信タイミング制御回路は、第１及び第２のクロック信号の周波数比情報と、第１及び第２のクロック信号の位相関係情報によって決定される送信及び受信タイミング信号を生成する。 （もっと読む）

【課題】ストリーミングデータを非同期に送受信するデジタル通信システムにおいて、送信側と受信側との処理速度に差が生じることにより、発生するノイズを抑制することができるノイズ低減処理方法を提供する。
【解決手段】本発明を具体化したデジタル信号受信装置は送信装置から送信されたストリームデータを受信する受信機１と、ＤＳＰ２で構成されたデータ補償部およびデータ補償部から出力されたデジタル信号を音声に変換するデジタル−アナログコンバータ（以下、単に、ＤＡＣ３とする。）を備えている。更に具体的には、データ補償部には、受信機１から受け取ったストリームデータを順に書き込むライトポインタと、r_data_buf２１、x_data_buf２２およびデータ補償部のデータを書き込むp_data_buf２３の３種類のバッファ、およびバッファのデータを読み込みＤＡＣ３に送信するリードポインタを備えている。 （もっと読む）

【課題】本発明は、順次変化するクロック偏差の検出精度を高く維持しながら、クロック偏差変化時のマッピング量調整の応答速度を速くすることを目的とする。
【解決手段】本発明は、クロック偏差検出部１３で、入力クロックと出力クロックとのクロック偏差を一定期間に複数回検出し、移動平均演算処理機能１３ａで、その検出されるクロック偏差検出値を用い、このうち最新クロック偏差検出値と、この最新の前の１乃至は複数のクロック偏差検出値の総和値とを比較し、この結果に応じて最新クロック偏差検出値を用いた重み付けの演算を行い、この演算値を最新クロック偏差検出値に置き換えた後、同様に比較及び演算を繰り返し、最後に得られる最新クロック偏差検出値を、全てのクロック偏差検出値の検出数で除算して移動平均値を求める。 （もっと読む）

【課題】非同期パケット通信におけるストリーミングデータ補償方法であって、パケット不足およびパケット過剰のいずれにも対応可能であり、1パケットに多くの補償を行わなくてすむストリーミングデータ補償方法を提供する。
【解決手段】本受信機は送信装置から送信されたパケット化されたデータを受信する受信機１と、ＤＳＰ２で構成されたパケット補償部およびパケット補償部から出力されたデジタル信号を音声に変換するデジタル−アナログコンバータ（以下、単に、ＤＡＣ３とする。）を備えている。更に具体的には、パケット補償部には、受信機１から受け取ったパケット化されたデータを順に書き込むライトポインタ（以下、単に、ＷＰとする。）と、r_data_buf２１、x_data_buf２２およびp_data_buf２３の３種類のバッファ、およびバッファのデータを読み込みＤＡＣ３に送信するリードポインタ（以下、単に、ＲＰとする。）を備えている。 （もっと読む）

【課題】 入力トラフィック容量が変動するパケット処理装置において、入力トラフィック容量最大の場合のスループットを損なうことなく、最大容量以下の低いトラフィック入力時に回路の消費電力を低くする。
【解決手段】 一又は二以上のパケット処理部１４、１７、２０を備えたパケット処理装置１ａであって、パケット処理部１４、１７、２０にパケットが存在するか否かを検出し、この検出の結果を示すパケット検出信号を出力するパケット検出手段１６、１９、２１と、パケット検出信号にもとづいて、パケット処理部に供給されるクロックを制御するクロック制御手段２７、２８、２９、３２とを備えた。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】周波数が異なるクロック信号を用いる回路間でのカウント値の転送時間を短縮する。
【解決手段】送信側のクロック信号ＣＬＫＡで動作するグレイコードカウンタ１１のカウント信号ＣＮＴ〜ＣＮＴ３の内で、変化したビット位置を検出してビット位置信号ＢＩＴ０〜ＢＩＴ３を出力すると共にそのビット位置の変化後のカウント信号をビット値信号ＢＩＴとして出力するデコーダ１２を設け、このビット値信号ＢＩＴを受信側のクロック信号ＣＬＫＢで２クロック分遅延させて、その他の変化していないビット位置のカウント信号と共にカウント値ＣＮとして転送する。これにより、受信側のバッファを必要とせず、カウント値の転送時間を短縮することができる。 （もっと読む）

【課題】パケットが欠落することを防止するとともに、ネットワーク全体のクロック周波数が上昇することを防止することを課題とする。
【解決手段】、パケット処理装置１０ａは、パケット処理装置１０ｂから送信されたパケットを受信しつつ、受信バッファメモリ１５ａの蓄積量を監視する。そして、パケット処理装置１０ｂは、監視された受信バッファ蓄積量に基づいて、送信クロックを制御するように指示する制御情報をパケット処理装置１０ｂに送信する。続いて、パケット処理装置１０ａは、監視された受信バッファ蓄積量に基づいて、自己の受信データ処理用クロックを制御する。そして、パケット処理装置１０ｂは、パケット処理装置１０ａによって送信された制御情報に基づいて、自己の送信クロックを制御する。 （もっと読む）

【課題】スタッフによるジッタおよびワンダを抑圧する送信装置、受信装置を提供する。
【解決手段】高次伝送フレームに同期した単位タイミング信号を使用して、単位タイミング信号あたりに高次伝送フレームにマッピングされるクライアント信号のデータ数と出力されるクライアント信号のデータ数との差分を積算して計測し、その積算結果がゼロになるようにスタッフおよびデスタッフを行う。 （もっと読む）

【課題】 フレーム形式で伝送されたラインデータからクライアントデータを取り出して一時的にデマッピングＦＩＦＯ１２に蓄え、このデマッピングＦＩＦＯ１２へのデータの書き込み頻度に対応して位相同期ループによりクライアントデータのクロックを再生して、デマッピングＦＩＦＯ１２からクライアントデータを読み出す構成において、ラインデータに含まれるヘッダ領域やエラー訂正領域によって書き込み周期にギャップがあるため、データの書き込み周期を位相比較の基準としてクロックを再生するのでは、回路が複雑となる。
【解決手段】 仮想データ量カウンタ１５を設け、受信したラインデータのフレーム間隔とその期間のデータ量とからデマッピングＦＩＦＯ１２に蓄積されていると推定されるクライアントデータの仮想データ量を計数し、その計数値に基づいて、位相同期ループにおける位相基準となる位相比較信号を生成する。 （もっと読む）

【課題】 データ量を調整するために実データあるいは意味のないスタッフデータが挿入されるスタッフ領域が設けられたデータ列が入力され、このデータ列に含まれるスタッフデータを除いた実データを出力するＪＣ処理において、並列データに対して低コストで処理を行う。さらに、並列データから不要なデータを取り除いて同じ並列数のデータを出力する。
【解決手段】 入力された並列データの一部を選択して一時的に蓄え、この一時的に蓄えたデータと次に入力された並列データとから、スタッフデータの除去に応じてデータがシフトした同じ並列数のデータを生成し、スタッフ領域に挿入されたデータの種類に応じてシフト量を制御する。 （もっと読む）

【課題】フレームを送受信する通信装置において、伝送路の利用率が高い場合でもクロック誤差が原因でバッファメモリが溢れることを防止する。
【解決手段】フレーム保持手段１１は、送信待ちのフレームを保持する。送信手段１３は、制御信号に基づいてフレーム保持手段１１からフレームを順次取り出し伝送路４ｂへ出力する。送信制御手段１４は、初期動作としてＴクロック（Ｔ≧２）周期で制御信号を発信すると共に、Ｎ×Ｔクロック（Ｎ≧２）毎に待ちフレーム数を取得する。待ちフレーム数がＫ個（Ｋ≧１）の場合、少なくとも一部の発信間隔をＴクロックより短くすることで、次のＮ×Ｔクロックの間にＮ＋Ｋ回の制御信号を発信する。 （もっと読む）

【課題】ＣＰＵ等の負荷を軽減することができ、かつ緊急処理に対応可能なＵＡＲＴを提供する。
【解決手段】開始ビット検出部１、タイミング制御部２、シフトレジスタ３及び終了ビット検出部４による直列・並列変換手段で、調歩同期方式の入力信号ＩＮを文字単位の並列データに変換し、この並列データをＦＩＦＯバッファ６に格納すると共に、特殊コード検出器８で予め設定した特殊符号であるか否かを判定する。特殊符号の場合、検出信号ＤＥＴに基づいて、割り込み制御部７ＡからＣＰＵへ割り込み要求信号ＩＮＴが出力される。ＣＰＵは、識別レジスタ７ａを参照し、メッセージの区切りであれば読み出し信号ＲＤでＦＩＦＯバッファ６の並列データを読み出す。また、緊急処理の要求であれば直ちに緊急処理を行うことができる。 （もっと読む）

【課題】ジッタを抑制して安定した周波数のクロックを再生し、かつ、目標とする周波数との乖離が大きい場合でも短時間で収束するクロック再生装置を提供する。
【解決手段】クロック再生装置は、バッファの蓄積データ量と、バッファの蓄積データ量の目標値との差分を計算し、差分を積分した積分値に積分係数を乗じた制御積分値と、差分を微分した微分値に微分係数を乗じた制御微分値と、差分に比例係数を乗じた制御比例値の和に基づき周波数可変発振手段を制御する手段と、判定時間区間内における再生クロック周波数の収束度を示す値を求め、閾値に基づき再生クロック周波数が収束しているか否かを判定する手段と、収束していると判定したときに、比例係数及び微分係数をより小さな値に変更する手段とを備えている。 （もっと読む）

【目的】データの欠落やデータエラー等の障害を生じることなく書込アドレス及び読出アドレス間の位相調整を実行可能なエラスティックストア回路を提供する。
【解決手段】メモリの書込アドレス及び読出アドレスのアドレス差を判別するアドレス差判別部と、上記アドレス差が所定値よりも小なる場合に、アドレス差が増加するように読出アドレスを調整する位相調整部と、入力データの到来期間を判別し、上記到来期間において位相調整部による読出アドレスの調整を禁止する位相調整禁止部と、を有している。 （もっと読む）