化合物半導体素子及びその製造方法
【課題】高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る化合物半導体素子は、電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、トランジスタ部と並列に接続されたＥＳＤ保護部１１４と、を備え、ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層１１１と、を備えるものである。
【解決手段】本発明に係る化合物半導体素子は、電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、トランジスタ部と並列に接続されたＥＳＤ保護部１１４と、を備え、ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層１１１と、を備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体素子及びその製造方法に関し、例えば、光通信、無線通信、レーダなどの分野で用いられる化合物半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体素子は高速動作が可能であるため、無線通信や光通信用のフロントエンドデバイスとして以前より広く実用化されている。また、携帯電話、レーダ用途や１００Ｇｂ／ｓの光通信適用に向けてさらなる高速化や高機能化が求められている。
【０００３】
化合物半導体素子には、電界効果トランジスタ（ＦＥＴ：Field effect transistor）とヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）とがある。これらの化合物半導体素子は、電子の移動度が高く、高速動作が可能で、また、低雑音な増幅器などに幅広く使われてきた。
【０００４】
他方、化合物半導体素子の高速化、高性能化に伴い、素子サイズが小型化され、静電気放電（ＥＳＤ：Electrostatic Discharge）耐性が悪化してきた。ＥＳＤは、取扱いや機械、装置で発生し、化合物半導体素子の破壊や回復不可能な損傷を招く恐れがある。ＥＳＤ耐性は、化合物半導体素子の信頼性を左右する重要な特性であり、より安定な動作を確保するため十分に高めることが求められている。
【０００５】
ＥＳＤにより特に損傷を受け易いのが、高周波信号の入出力部のＦＥＴである。一般的に、ＥＳＤにより電極金属と半導体との界面に大電流が流れ、熱的な損傷が生じることが原因であると考えられている。また、ＦＥＴではゲートが、ＨＢＴではベースが、高周波信号の入力部となることが多い。この場合、特に抵抗が高く、素子サイズが小さいのでＥＳＤの影響を受け易い。
【０００６】
図６はＥＳＤ保護回路の一例である。入力端子ＩＮに対して、ＥＳＤ保護ダイオードＤ１、Ｄ２が、電源ＶｃｃとグランドＧＮＤとの間に保護対象であるＦＥＴと並列に挿入されている。このような構成により、プラスの静電荷が入力端子に加わった場合、電源Ｖｃｃに放電され、マイナスの静電荷が入力端子に加わった場合、グランドＧＮＤに放電される。なお、特許文献１には、面発光レーザのＥＳＤ耐性を向上するため、ＰＮ反転した素子を付加する技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２１６８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図６の回路構成は２個のダイオードＤ１、Ｄ２を必要とし、入力部の容量がその分増加してしまうため、高速動作には不利になる。高速な化合物半導体素子には、低容量であることと、順・逆の静電気に対しても耐性をもつことが必要とされる。
【０００９】
また、半導体光素子のＥＳＤ耐性向上のために、ツェナーダイオードやバリスタなどのＥＳＤ保護素子を実装することも考えられる。これらの素子は、十分なＥＳＤ保護効果があり、半導体集積回路（ＩＣ）などの保護素子として広く実用化されている。しかしながら、ツェナーダイオードやバリスタは、寄生容量が非常に大きい。
【００１０】
本発明はこのような背景のもとに行われたものであり、本発明の目的は、高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る化合物半導体素子は、
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部と、を備え、
前記ＥＳＤ保護部は、
第１導電型の不純物を含有する第１及び第２の半導体層と、
前記第１及び第２の半導体層の間に形成され、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層と、を備えるものである。
【００１２】
本発明に係る化合物半導体素子の製造方法は、
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部を形成する工程と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部を形成する工程と、を備え、
前記ＥＳＤ保護部を形成する工程は、
第１導電型の不純物を含有する第１の半導体層を形成する工程と、
第１導電型の不純物を含有する第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の間に位置し、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層を形成する工程と、を備えるものである。
【発明の効果】
【００１３】
本発明によれば、高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る回路構造図である。
【図２】本発明の実施例１に係る電界効果トランジスタの構造を示す断面図である。
【図３Ａ】本発明の実施例１係る静電気対策素子の効果を示す解析結果のグラフである。
【図３Ｂ】本発明の実施例１係る静電気対策素子の効果を示す解析結果のグラフである。
【図３Ｃ】本発明の実施例１係る静電気対策素子の効果を示す解析結果のグラフである。
【図４Ａ】本発明の実施例１に係る電界効果トランジスタの製造方法を示す図である。
【図４Ｂ】本発明の実施例１に係る電界効果トランジスタの製造方法を示す図である。
【図４Ｃ】本発明の実施例１に係る電界効果トランジスタの製造方法を示す図である。
【図５】本発明の実施例２にヘテロ接合トランジスタの構造を示す断面図である。
【図６】ＥＳＤ保護回路の一例を示す図である。
【発明を実施するための形態】
【００１５】
本発明の化合物半導体素子は、高周波回路の入力部又は出力部に用いられるＦＥＴ又はＨＢＴであって、並列に集積されたＥＳＤ保護素子を備えることに特徴がある。ＥＳＤ保護素子には、素子容量の増加を最小限にし、高速動作を阻害しないことが求められる。
【００１６】
このＥＳＤ保護素子は、禁制帯幅の広いアンドープ層（ｉ層）を禁制帯幅の狭い導電層で挟むことを特徴としている。このＥＳＤ保護素子の導電層は、ｎ型でもｐ型でもよい。すなわち、ｎｉｎ構造又はｐｉｐ構造となる。このＥＳＤ保護素子では、導電層とｉ層のとの間に伝導帯又は価電子帯の不連続があるので、そのオフセットをキャリアが乗り越えられるだけのバイアスが印加されていないときには、ほとんど電流が流れない。
【００１７】
一般に、高周波回路用の化合物半導体素子の駆動電圧は３．３Ｖであることが多く、高出力な素子でも１０Ｖ以下で使われるためである。ここで、ＡＣ結合（ＤＣ成分をカット）してコモンモード電圧（平均電圧）を０Ｖとしてもよく、ＬＶＤＳ（Low voltage differential signal）やＣＭＬ(current mode logic)のようにコモンモード電圧を０Ｖでない所定の値にしてもよい。
【００１８】
本発明に係るＥＳＤ保護素子が、例えばｎｉｎ構造の場合、プラスの電圧を印加した側のｎ型導電層とｉ層との界面が空乏化するため、この素子の実効的な容量が低下することになる。素子容量は、誘電率×面積÷絶縁層の厚さに比例する。そのため、キャリアの存在しない空乏層が厚くなることで、この絶縁層の厚さが増したことと同等の効果が得られる。すなわち、このＥＳＤ保護素子にバイアス電圧を印加した場合、このＥＳＤ保護素子の容量を減少させることができる。
【００１９】
そのため、化合物半導体素子動作時にＥＳＤ保護素子にバイアス電圧が印加され、かつ、化合物半導体素子の入力又は出力端子に並列に、ＥＳＤ保護素子を接続する必要がある。ＡＣ結合の場合、入力又は出力端子の平均電圧はＧＮＤと同じになってしまうため、図１のように、入力又は出力端子（図１では入力端子ＩＮ）とＥＳＤ保護素子とは、ＧＮＤとの間に化合物半導体素子ＦＥＴと並列に接続するのではなく、電源Ｖｃｃとの間に並列に接続する。一方、ＡＣ結合ではなく、ＤＣ結合であって所定のコモンモード電圧が印加されるＬＶＤＳやＣＭＬなどの場合、ＥＳＤ保護素子の一端をＧＮＤに接続して使えばよい。
【００２０】
このＥＳＤ保護素子に、静電気が印加された場合、ｉ層と導電層との間の不連続をキャリアが乗り越え、アバランシェ降伏する。そのため、ＥＳＤ保護素子側に電流が流れる。本発明に係るＥＳＤ保護素子は、ｎｉｎ構造又はｐｉｐ構造であって、対称な構造であるため、高周波素子の入出力端子に、正・負いずれの静電気が印加された場合でも、ＥＳＤ保護効果を発揮することができる。ｎｉｎ構造、ｐｉｐ構造のいずれでも同様の効果が得られるが、ｎｉｎ構造の方が、キャリア移動度が一般に大きく、素子抵抗を下げることができ、望ましい。
【００２１】
ｉ層には、不純物が混入しないことが望ましいが、実際の製造工程において不純物の混入を完全に無くすことは不可能である。意図しないバックグランド不純物濃度は、導電層の不純物の導電型と反対であることが望ましく、かつ、その濃度は１×１０１７ｃｍ−３以下が望ましい。導電層中の不純物とｉ層中の不純物との導電型が同じ場合、化合物半導体素子が動作するような低電圧でもリーク電流が発生するからである。導電層の不純物濃度は、高いほうがオン状態すなわち降伏状態での抵抗が下がり、静電気による電流が流れやすくなる。そのため、できるだけ高い濃度が望ましい。少なくとも１×１０１８ｃｍ−３以上であると、導電層の抵抗を十分に低抵抗化することができる。
【００２２】
また、導電層とｉ層の間には、化合物半導体素子動作電圧で空乏化し、かつ、リーク電流を少なくするため、禁制帯幅が導電層とｉ層との間の組成で、かつ、その不純物が導電層と同じ導電型で、その濃度が１×１０１７ｃｍ−３以下の低濃度層を形成する。低濃度層は、空乏化し易いため容量低減に寄与し、また、バイアス印加時に、電流が流れにくくなるので、リーク電流の低減にも寄与する。
【００２３】
また、ｉ層の厚さは、０．１〜１．０μｍの間が望ましい。その理由は、０．１μｍよりも薄いと低電圧でリーク電流が発生し、また、容量が大きくなるため化合物半導体素子の高速特性が悪化してしまう。一方、１．０μｍ以上にすると、容量は低減できるが、この素子にかかる電圧が高くなり過ぎることに加え、素子抵抗が高くなり過ぎるため、望ましくない。また、ｉ層の組成は、導電層がｎ型の場合、導電層との伝導帯のエネルギー差が０．３ｅＶ以上ある必要がある。エネルギー差が小さいと、化合物半導体素子のバイアス程度の電圧でもリーク電流が流れるからである。一方、導電層がｐ型の場合、同じ理由で導電層との伝導帯のエネルギー差が０．２ｅＶ以上ある必要がある。
【００２４】
このような高周波回路用の化合物半導体素子は、安価で作り易いＧａＡ基板上に作られることが多い。その場合、このＥＳＤ保護素子の導電層とｉ層とは、それぞれＧａＡｓとほぼ格子整合することが望ましい。導電層には、例えば、ＧａＡｓを用いることができる。一方、ｉ層には、例えば、ＡｌＧａＡｓ層又はＩｎＧａＰ，ＩｎＡｌＧａＰ用いることができる。
【００２５】
一方、特に高性能な特性が求められる場合は、ＩｎＰ基板上に作製することもある。ＥＳＤ保護素子の導電層とｉ層とは、それぞれＩｎＰ基板と格子整合することが望ましい。導電層には、例えば、ＩｎＧａＡｓＰなどを用いることができる。このとき、ｉ層には、例えば、ＩｎＰ、ＩｎＡｌＡｓなどを用いることができる。
【００２６】
このＥＳＤ保護素子は、トランジスタに対して、再成長によって作製することもできるし、また、トランジスタと同時に結晶成長で形成することでも作製することができる。
【００２７】
本発明に係る化合物半導体素子には、ＥＳＤ保護素子が並列に集積されているため、静電気が化合物半導体素子に印加された場合、ＥＳＤ保護素子に電流が流れる。そのため、化合物半導体素子を静電気から保護することができる。また、容量の増加を最小限にできるので、化合物半導体素子を高速動作させることができる。
【実施例１】
【００２８】
次に、以下に本発明の実施例１に係る化合物半導体素子の構成について図２を参照して説明する。ここでは、ＧａＡｓ基板上に形成された高周波回路に本発明を適用した例を挙げる。この化合物半導体素子には、高周波アナログ回路や無線などに使われる高周波回路の入力部のＦＥＴと、ＥＳＤ保護素子とが集積化されている。
【００２９】
図２に示す化合物半導体素子１では、ＧａＡｓからなる半絶縁性基板１０１上にｎ型バッファ層１０２、ＧａＡｓからなるｎ型チャネル層１０３、ＡｌＧａＡｓからなるショットキー層１０４、ｎ型コンタクト層１０５、ソース電極１０６、ドレイン電極１０７、ゲート電極１０８を備えるＦＥＴ部が形成されている。
【００３０】
また、半絶縁性基板１０１上の他の領域に、ＧａＡｓからなるｎ型導電層１０９、ＧａＡｓからなるｎ型低濃度層１１０、ＡｌＧａＡｓ又はＩｎＡｌＧａＰからなるアンドープ層１１１、ＧａＡｓからなるｎ型低濃度層１１２、ＧａＡｓからなるｎ型導電層１１３を備えたＥＳＤ保護部１１４が形成されている。各メサの側面には、誘電体保護膜１１５が形成されている。ＥＳＤ保護部１１４上には電極１１６、１１７が形成されている。ここで、電極１１７は電源Ｖｃｃと接続され、電極１１６はＦＥＴ部のゲート電極１０８と接続されている。
【００３１】
この化合物半導体素子１には、ゲート電極１０８に電圧が印加されることにより、ドレイン・ソース電流が制御されるＦＥＴが集積されている。また、ＥＳＤ対策として、アンドープ層１１１が２つのｎ型導電層１０９、１１３により挟まれたｎｉｎ構造のＥＳＤ保護素子が、ＦＥＴのゲートと電源との間にＦＥＴと並列に集積されている。
【００３２】
次に、実施例１に係るＦＥＴ部の動作について、図３Ａ〜３Ｃの計算結果を元に説明する。高周波信号としては、ＬＶＤＳなどの差動信号が用いられることが多い。差動信号は、伝送中に雑音を除去できるなどの効果を有する。また、グランドからのコモンモードノイズを除去するために、０Ｖでない所定のコモンモード電圧が印加されることも多い。すなわち、ゲート電極１０８には、コモンモード電圧が０Ｖの差動信号が入力される場合もあるし、コモンモード電圧が０Ｖでない差動信号が入力される場合もある。
【００３３】
ここで、ＦＥＴ部は、電源電圧が３．３Ｖで使われることが多い。また、より高出力な増幅器などで用いる場合も１０Ｖ程度である。電源電圧が３．３Ｖの場合、ＦＥＴ部のゲートと電源又はグランドとの間の電圧は、最大３．３Ｖとなる。入力信号がＡＣ結合であれば、入力部のコモンモード電圧は０Ｖになり、動作時にＦＥＴ部のゲートと電源との間に、３．３Ｖの電圧が印加される。同時に、並列に接続されているＥＳＤ保護部１１４の両電極１１６、１１７の間にも３．３Ｖ印加される。
【００３４】
ＥＳＤ保護部１１４の動作について説明する。電極１１６，１１７の間に、電源オフ時や実装前などのようにバイアス電圧が印加されていない場合、アンドープ層１１１とはいえ、若干不純物が含まれており、またビルトイン電界がほとんどかかっていないので、ほとんど空乏化していない。そのため、理論的にアンドープ層１１１の厚さから計算される容量よりも大幅に大きくなる。
【００３５】
また、静電気が印加されたとき、静電気印加試験などで使われるマシンモデル（静電気がチャージされた機械と接触したときに用いられるモデル）などでは、人体モデルと異なり、接触抵抗がほとんど存在しないので瞬間的に電圧が印加されたときに、印加される電圧の立ち上がりはナノ秒程度と高速なので、高い周波数成分をもっている。
【００３６】
一方、ＦＥＴのゲート電極１０８はショットキー接続されており、ゲート電流はほとんど流れないので、ＥＳＤが印加されると、ゲート電圧が立ち上がり後、更に一定の電荷が印加される。この場合、ＥＳＤ保護部１１４側が先にアバランシェブレークダウンし、ＥＳＤ保護部１１４に電流が流れる。そのため、ＦＥＴ部には高い電圧が印加されない。このＥＳＤ保護部１１４は構造的に上下対称なので順・逆方向いずれの静電気が印加されても対応できる。
【００３７】
また、本実施例では、アンドープ層１１１と２つのｎ型導電層１０９、１１３の各間に、ｎ型低濃度層１１０、１１２を導入している。ｎ型低濃度層１１０、１１２は低バイアスでも空乏化するため、容量低減にも寄与する。本実施例では、ｎ型低濃度層１１０、１１２が０．３μｍあり、アンドープ層１１１と合わせて０．８μｍが空乏化するので容量を大幅に低減することができる。
【００３８】
一方、このＥＳＤ保護部１１４には、化合物半導体素子１のバイアス電圧が印加された状態では電流（リーク電流）が流れないようにする必要がある。従って、ＥＳＤ保護部１１４にはバイアス電圧以下では電流が流れず、ある一定電圧を越えた場合に電流が流れることが望ましい。
【００３９】
図３Ａは、リーク電流のアンドープ層１１１の層厚依存性を解析した結果である。横軸がバイアス電圧、縦軸がリーク電流である。グラフ内部の値がＡｌＧａＡｓアンドープ層１１１の層厚（単位：μｍ）である。この解析結果に示すように、アンドープ層１１１が０．１μｍと薄くても、十分にリーク電流を低減できる。なお、図３Ａでの計算結果は、アンドープ層１１１の組成がＩｎＧａＡｓＰの場合であるが、重要な点は伝導帯のバンド間の不連続のポテンシャルである。すなわち、ＩｎＰ系でも同じようなポテンシャルの障壁を作ることができるので、同様の効果が期待できる。
【００４０】
図３Ｂは、ｎｉｎ構造におけるリーク電流のアンドープ層１１１のＡｌ組成依存性を示している。ＡｌＧａＡｓアンドープ層１１１のＡｌ組成が０．４以上でリーク電流が大幅に低減できている。ここで、Ａｌ組成が０．４と０．５との間で直接遷移から間接遷移に変わるので、Ａｌ組成が０．４の方が０．５よりもリーク電流が少なくなっている。Ａｌ組成が０．５以上では、Ａｌ組成が高い程、リーク電流が少なくなる。
【００４１】
図３Ｃは、同様にｐｉｐ構造におけるリーク電流のアンドープ層１１１のＡｌ組成依存性を示している。ＡｌＧａＡｓ（アンドープ層）とＧａＡｓ（導電層）の場合、伝導帯の不連続の方が小さくなる。そのため、ｐｉｐ構造の場合、Ａｌ組成を高くする必要がある。具体的には、Ａｌ組成が０．５以上である必要がある。
【００４２】
なお、実施例１では、ＧａＡｓからなる半絶縁性基板１０１上に形成されたｎｉｎ構造である。ｎ型の場合、組成による伝導帯のエネルギー差が０．３ｅＶ以上で十分な効果が得られる。このエネルギー差があるものを選択すれば、アンドープ層１１１は、ＡｌＧａＡｓに限らず、ＧａＡｓと格子整合する他の組成でもかまわない。例えば、ＩｎＡｌＰやＩｎＧａＰなどを例示することができる。
【００４３】
また、不純物を完全に無くすことはできないので、実際にはＡｌＧａＡｓのアンドープ層１１１中にも、バックグラウンド不純物が存在する。ｎｉｎ構造では、アンドープ層（ｉ層）１１１のバックグラウンド不純物がｎ型であると、リーク電流が発生しやすくなる。そのため、アンドープ層１１１のバックグランド不純物は、低濃度かつｐ型であることが望ましい。ただし、アンドープ層１１１のバックグランド不純物が高いと、ブレークダウンが生じにくくなり、ブレークダウン電圧が高くなってしまう。半導体レーザを静電気から保護できなくなるからである。具体的には、アンドープ層１１１のｐ型不純物の濃度は１×１０１７ｃｍ−３以下であることが好ましい。
【００４４】
次に、実施例１に係る化合物半導体素子１の製造方法について説明する。まず、図４Ａに示すように、ＧａＡｓからなる半絶縁性基板１０１上に、ｎ型バッファ層１０２、ＧａＡｓからなるｎ型チャネル層１０３、ＡｌＧａＡｓからなるショットキー層１０４、ＧａＡｓからなる厚さ０．５μｍのｎ型コンタクト層１０５兼ｎ型導電層１０９（ドーピング濃度１×１０１８ｃｍ−３）、ＧａＡｓからなる厚さ０．３μｍのｎ型低濃度層１１０（ドーピング濃度１×１０１７ｃｍ−３）、ＡｌＧａＡｓからなる厚さ０．５μｍのアンドープ層１１１、ＧａＡｓからなる厚さ０．３μｍのｎ型低濃度層１１２（ドーピング濃度１×１０１７ｃｍ−３）、ＧａＡｓからなる厚さ０．５μｍのｎ型導電層１１３（ドーピング濃度１×１０１８ｃｍ−３）を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法にて順次積層する（工程１）。
【００４５】
次に図４Ｂに示すようにＥＳＤ保護部１１４を形成する領域を残し、ｎ型導電層１１３からｎ型低濃度層１１０までをエッチングにより除去する（工程２）。このときｎ型コンタクト層１０５兼ｎ型導電層１０９は一部エッチングされてもよい。次に、ＥＳＤ保護部１１４、ソース電極１０６及びドレイン電極１０７を形成する領域を残し、ウェットエッチングによりｎ型コンタクト層１０５兼ｎ型導電層１０９を除去し、リセスを形成する（工程２）。
【００４６】
次に、図４Ｃに示すように、ＳｉＯ２からなる誘電体保護膜１１５を全面に堆積させた後に、ゲート電極１０８を形成する領域の誘電体保護膜１１５をドライエッチングにより除去する。続いて、誘電体保護膜１１５をマスクにしてショットキー層１０４を５ｎｍ程度エッチングしたあと、ＷＳｉ及びＡｕをスパッタ蒸着し、イオンミリングで不要部を除去して、ゲート電極１０８を形成する（工程３）。
【００４７】
次に、再度全面にＳｉＯ２層（不図示）を堆積させた後、各電極形成領域のＳｉＯ２層をエッチングにより除去する。
【００４８】
続いて、ＦＥＴ部のソース電極１０６、ドレイン電極１０７及びＥＳＤ保護部１１４の電極１１６、１１７を形成する。ＧａＡｓからなるｎ型コンタクト層１０５に対するオーミック電極としてＡｕＧｅ、Ｎｉ、Ａｕを堆積させる。最後に、ＥＳＤ保護部１１４の電極１１７とＦＥＴ部のゲート電極１０８と、及び、ＥＳＤ保護部１１４と電源部とをＴｉＡｕにより配線し、接続する。
【００４９】
以上の工程により、図２の化合物半導体素子１を製造することができる。この化合物半導体素子１は、ｎｉｎ型のＥＳＤ保護部１１４を備えるが、ｐｉｐ型でも製造可能である。この場合、ホール（正孔）の移動により電流が流れる。そのため、ｎｉｎ構造の場合と異なり、価電子帯のバンド構造が重要になる。ホールは電子に比べ有効質量が大きいので、価電子帯のエネルギー差が小さくても十分な効果が得られる。この場合、ｎ型では０．３ｅＶ必要であったエネルギー差は、ｐ型では０．２ｅＶでも十分である。このエネルギー差が得られれば、ＧａＡｓ、ＡｌＧａＡｓの組み合わせに限らず、他のＧａＡｓと格子整合する組成の組み合わせでもかまわない。例えば、ＩｎＡｌＰ、ＩｎＧａＰの組み合わせなどを例示することができる。
【００５０】
なお、高周波回路全体は複数のＦＥＴで構成されており、各ＦＥＴは所望の回路構成に応じた素子設計や配線がなされる。図２には、ＥＳＤ保護素子（ＥＳＤ保護部１１４）とこれに接続されるＦＥＴのみを図示している。実際には、同一高周波回路内の高周波信号の入力部もしくは出力部の各ＦＥＴにＥＳＤ保護素子を設けてもよい。
【実施例２】
【００５１】
次に、本発明の実施例２に係る化合物半導体素子の構成について図５を参照して説明する。ここでは、ＧａＡｓ基板上に形成された高周波回路に本発明を適用した例を挙げる。この化合物半導体素子には、ＧａＡｓ基板上に形成したエミッタ・ベース間にＧａＡｓ／ＩｎＧaＰのヘテロ接合を有するＨＢＴと、ＥＳＤ保護素子とが集積化されている。
【００５２】
図５に示す化合物半導体素子２は、ＧａＡｓからなる半絶縁性基板２０１上に、ＧａＡｓからなるｎ型サブコレクタ層２０２、ＧａＡｓからなるｎ型コレクタ層２０３、ＧａＡｓからなるｐ型ベース層２０４、ＩｎＧａＰからなるｎ型サブエミッタ層２０５、ＧａＡｓからなるｎ型エミッタ層２０６、ＩｎＧａＡｓからなるｎ型コンタクト層２０７、エミッタ電極２０８、ベース電極２０９、コレクタ電極２１０を備える。
【００５３】
また、実施例１と同様に、ＥＳＤ保護部２１６は、ＧａＡｓからなるｎ型導電層２１１、ＧａＡｓからなるｎ型低濃度層２１２、ＡｌＧａＡｓからなるアンドープ層２１３、ＩＧａＡｓからなるｎ型低濃度層２１４、ＧａＡｓからなるｎ型導電層２１５を備える。
【００５４】
次に、実施例２に係るＨＢＴの動作について説明する。エミッタ・ベース間のヘテロ接合部で拡散電流を素子する構造で、一般的なＳｉ系のｎｐｎ型のバイポーラトランジスタと同様の動作をする。このＨＢＴでは、ｐ型ベース層２０４の厚さやｐ型不純物濃度が高速動作には重要であり、微細加工が必要なＦＥＴとは異なっている。そのため、用途やコストなどに応じて適宜選択して用いられている。なお、高速動作を指向したＤＨＢＴなどでは、ベース層を薄くする必要があり、コレクタ・エミッタ間の耐圧を高くすることができない。そのため、電源電圧として３．３Ｖが使われることが多く、コレクタ・エミッタ間に電圧がかからないように回路設計がなされる。
【００５５】
実施例２のＥＳＤ保護部２１６は、実施例１と同じｎｉｎ構造である。この例でもアンドープ層２１３と２つのｎ型導電層２１１、２１５の各間に、ｎ型低濃度層２１２、２１４が導入されている。ｎ型低濃度層２１１、２１５は低バイアスでも空乏化するため、容量低減にも寄与する。本実施例では、ｎ型低濃度層２１２、２１４が０．３μｍあり、アンドープ層２１３と合わせて０．８μｍが空乏化するので容量を大幅に低減することができる。
【００５６】
次に、実施例２に係る化合物半導体素子２の製造方法について説明する。まず、実施例１と同様に、ＧａＡｓからなる半絶縁性基板２０１上に、ｎ型サブコレクタ層２０２からｎ型コンタクト層２０７までをＭＯＣＶＤ法又はＭＢＥ（Molecular Beam Epitaxy）法にて順次積層する。ｎ型ドーパントとしてはシリコン、ｐ型ドーパントとしては炭素を用いた。
【００５７】
次に、ドライエッチング又はウェットエッチングでＨＢＴ部を形成する領域を残し、除去する。次に、ＥＳＤ保護部を再成長で形成する。この工程は実施例１とほぼ同様である。
【００５８】
ＥＳＤ保護部２１６の２つのｎ型低濃度層２１２、２１４のｎ型ドーピング濃度は１×１０１７ｃｍ−３とし、２つのｎ型導電層２１１、２１５のｎ型ドーピング濃度は１×１０１８ｃｍ−３とした。
【００５９】
次に、フォトリソグラフィ技術によりＥＳＤ保護部２１６とＨＢＴ部にレジストマスクを形成した後、素子分離溝を形成する。その後、ＨＢＴ部とＥＳＤ保護部２１６の各領域をエッチングにより形成する。次に、全面に誘電体保護膜２１７を形成した後、各電極を形成する。最後に、ベース電極２０９とＥＳＤ保護部２１６の電極２１９との接続、ＥＳＤ保護部２１６の電極２１８と電源Ｖｃｃとの接続などの配線工程を経て完成する。
【００６０】
以上の工程により、図５に示した化合物半導体素子２を製造することができる。なお、高周波回路全体は複数のＨＢＴで構成されており、各ＨＢＴは所望の回路構成に応じた素子設計や配線がなされる。図５には、ＥＳＤ保護素子（ＥＳＤ保護部２１６）とこれに接続されるＨＢＴのみを図示している。実際には、同一高周波回路内の高周波信号の入力部もしくは出力部の各ＨＢＴにＥＳＤ保護素子を設けてもよい。
【００６１】
実施例１、２ではＧａＡｓ基板上に形成されたＥＳＤ保護素子の構造を説明した。これらはＥＳＤ保護素子として製造容易なＧａＡｓ（ｎ型導電層）とＡｌＧａＡｓ（アンドープ層）との組み合わせからなる実施例である。しかし、ｎｉｎ構造又はｐｉｐ構造であって、かつ、ｉ層の禁制帯幅が広いものを使えれば、組み合わせは上記実施例に限定されるものではない。例えば、ＩｎＡｌＰやＩｎＧａＰなどを組み合わせてもよい。また、ＩｎＰ基板を用いたより高性能な化合物半導体素子では、ＩｎＰ基板と格子整合すれば、例えば、ＩｎＧａＡｓＰ（ｎ型導電層）とＩｎＰ（アンドープ層）との組み合わせやＩｎＧａＡｓ（ｎ型導電層）とＩｎＡｌＧａＡｓ（アンドープ層）との組み合わせなどでもよい。
【符号の説明】
【００６２】
１、２ 化合物半導体素子
１０１、２０１ 半絶縁性基板
１０２ ｎ型バッファ層
１０３ ｎ型チャネル層
１０４ ショットキー層
１０５ ｎ型コンタクト層
１０６ ソース電極
１０７ ドレイン
１０８ ゲート電極
１０９、２１１ ｎ型導電層
１１０、２１２ ｎ型低濃度層
１１１、２１３ アンドープ層
１１２、２１４ ｎ型低濃度層
１１３、２１５ ｎ型導電層
１１４、２１６ ＥＳＤ保護部
１１５、２１７ 誘電体保護膜
１１６、１１７、２１８、２１９ ＥＳＤ保護部の電極
２０２ ｎ型サブコレクタ層
２０３ ｎ型コレクタ層
２０４ ｐ型ベース層
２０５ ｎ型エミッタ層
２０６ ｎ型サブエミッタ層
２０７ ｎ型コンタクト層
２０８ エミッタ電極
２０９ ベース電極
２１０ コレクタ電極
【技術分野】
【０００１】
本発明は、化合物半導体素子及びその製造方法に関し、例えば、光通信、無線通信、レーダなどの分野で用いられる化合物半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体素子は高速動作が可能であるため、無線通信や光通信用のフロントエンドデバイスとして以前より広く実用化されている。また、携帯電話、レーダ用途や１００Ｇｂ／ｓの光通信適用に向けてさらなる高速化や高機能化が求められている。
【０００３】
化合物半導体素子には、電界効果トランジスタ（ＦＥＴ：Field effect transistor）とヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）とがある。これらの化合物半導体素子は、電子の移動度が高く、高速動作が可能で、また、低雑音な増幅器などに幅広く使われてきた。
【０００４】
他方、化合物半導体素子の高速化、高性能化に伴い、素子サイズが小型化され、静電気放電（ＥＳＤ：Electrostatic Discharge）耐性が悪化してきた。ＥＳＤは、取扱いや機械、装置で発生し、化合物半導体素子の破壊や回復不可能な損傷を招く恐れがある。ＥＳＤ耐性は、化合物半導体素子の信頼性を左右する重要な特性であり、より安定な動作を確保するため十分に高めることが求められている。
【０００５】
ＥＳＤにより特に損傷を受け易いのが、高周波信号の入出力部のＦＥＴである。一般的に、ＥＳＤにより電極金属と半導体との界面に大電流が流れ、熱的な損傷が生じることが原因であると考えられている。また、ＦＥＴではゲートが、ＨＢＴではベースが、高周波信号の入力部となることが多い。この場合、特に抵抗が高く、素子サイズが小さいのでＥＳＤの影響を受け易い。
【０００６】
図６はＥＳＤ保護回路の一例である。入力端子ＩＮに対して、ＥＳＤ保護ダイオードＤ１、Ｄ２が、電源ＶｃｃとグランドＧＮＤとの間に保護対象であるＦＥＴと並列に挿入されている。このような構成により、プラスの静電荷が入力端子に加わった場合、電源Ｖｃｃに放電され、マイナスの静電荷が入力端子に加わった場合、グランドＧＮＤに放電される。なお、特許文献１には、面発光レーザのＥＳＤ耐性を向上するため、ＰＮ反転した素子を付加する技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２１６８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図６の回路構成は２個のダイオードＤ１、Ｄ２を必要とし、入力部の容量がその分増加してしまうため、高速動作には不利になる。高速な化合物半導体素子には、低容量であることと、順・逆の静電気に対しても耐性をもつことが必要とされる。
【０００９】
また、半導体光素子のＥＳＤ耐性向上のために、ツェナーダイオードやバリスタなどのＥＳＤ保護素子を実装することも考えられる。これらの素子は、十分なＥＳＤ保護効果があり、半導体集積回路（ＩＣ）などの保護素子として広く実用化されている。しかしながら、ツェナーダイオードやバリスタは、寄生容量が非常に大きい。
【００１０】
本発明はこのような背景のもとに行われたものであり、本発明の目的は、高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る化合物半導体素子は、
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部と、を備え、
前記ＥＳＤ保護部は、
第１導電型の不純物を含有する第１及び第２の半導体層と、
前記第１及び第２の半導体層の間に形成され、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層と、を備えるものである。
【００１２】
本発明に係る化合物半導体素子の製造方法は、
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部を形成する工程と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部を形成する工程と、を備え、
前記ＥＳＤ保護部を形成する工程は、
第１導電型の不純物を含有する第１の半導体層を形成する工程と、
第１導電型の不純物を含有する第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の間に位置し、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層を形成する工程と、を備えるものである。
【発明の効果】
【００１３】
本発明によれば、高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る回路構造図である。
【図２】本発明の実施例１に係る電界効果トランジスタの構造を示す断面図である。
【図３Ａ】本発明の実施例１係る静電気対策素子の効果を示す解析結果のグラフである。
【図３Ｂ】本発明の実施例１係る静電気対策素子の効果を示す解析結果のグラフである。
【図３Ｃ】本発明の実施例１係る静電気対策素子の効果を示す解析結果のグラフである。
【図４Ａ】本発明の実施例１に係る電界効果トランジスタの製造方法を示す図である。
【図４Ｂ】本発明の実施例１に係る電界効果トランジスタの製造方法を示す図である。
【図４Ｃ】本発明の実施例１に係る電界効果トランジスタの製造方法を示す図である。
【図５】本発明の実施例２にヘテロ接合トランジスタの構造を示す断面図である。
【図６】ＥＳＤ保護回路の一例を示す図である。
【発明を実施するための形態】
【００１５】
本発明の化合物半導体素子は、高周波回路の入力部又は出力部に用いられるＦＥＴ又はＨＢＴであって、並列に集積されたＥＳＤ保護素子を備えることに特徴がある。ＥＳＤ保護素子には、素子容量の増加を最小限にし、高速動作を阻害しないことが求められる。
【００１６】
このＥＳＤ保護素子は、禁制帯幅の広いアンドープ層（ｉ層）を禁制帯幅の狭い導電層で挟むことを特徴としている。このＥＳＤ保護素子の導電層は、ｎ型でもｐ型でもよい。すなわち、ｎｉｎ構造又はｐｉｐ構造となる。このＥＳＤ保護素子では、導電層とｉ層のとの間に伝導帯又は価電子帯の不連続があるので、そのオフセットをキャリアが乗り越えられるだけのバイアスが印加されていないときには、ほとんど電流が流れない。
【００１７】
一般に、高周波回路用の化合物半導体素子の駆動電圧は３．３Ｖであることが多く、高出力な素子でも１０Ｖ以下で使われるためである。ここで、ＡＣ結合（ＤＣ成分をカット）してコモンモード電圧（平均電圧）を０Ｖとしてもよく、ＬＶＤＳ（Low voltage differential signal）やＣＭＬ(current mode logic)のようにコモンモード電圧を０Ｖでない所定の値にしてもよい。
【００１８】
本発明に係るＥＳＤ保護素子が、例えばｎｉｎ構造の場合、プラスの電圧を印加した側のｎ型導電層とｉ層との界面が空乏化するため、この素子の実効的な容量が低下することになる。素子容量は、誘電率×面積÷絶縁層の厚さに比例する。そのため、キャリアの存在しない空乏層が厚くなることで、この絶縁層の厚さが増したことと同等の効果が得られる。すなわち、このＥＳＤ保護素子にバイアス電圧を印加した場合、このＥＳＤ保護素子の容量を減少させることができる。
【００１９】
そのため、化合物半導体素子動作時にＥＳＤ保護素子にバイアス電圧が印加され、かつ、化合物半導体素子の入力又は出力端子に並列に、ＥＳＤ保護素子を接続する必要がある。ＡＣ結合の場合、入力又は出力端子の平均電圧はＧＮＤと同じになってしまうため、図１のように、入力又は出力端子（図１では入力端子ＩＮ）とＥＳＤ保護素子とは、ＧＮＤとの間に化合物半導体素子ＦＥＴと並列に接続するのではなく、電源Ｖｃｃとの間に並列に接続する。一方、ＡＣ結合ではなく、ＤＣ結合であって所定のコモンモード電圧が印加されるＬＶＤＳやＣＭＬなどの場合、ＥＳＤ保護素子の一端をＧＮＤに接続して使えばよい。
【００２０】
このＥＳＤ保護素子に、静電気が印加された場合、ｉ層と導電層との間の不連続をキャリアが乗り越え、アバランシェ降伏する。そのため、ＥＳＤ保護素子側に電流が流れる。本発明に係るＥＳＤ保護素子は、ｎｉｎ構造又はｐｉｐ構造であって、対称な構造であるため、高周波素子の入出力端子に、正・負いずれの静電気が印加された場合でも、ＥＳＤ保護効果を発揮することができる。ｎｉｎ構造、ｐｉｐ構造のいずれでも同様の効果が得られるが、ｎｉｎ構造の方が、キャリア移動度が一般に大きく、素子抵抗を下げることができ、望ましい。
【００２１】
ｉ層には、不純物が混入しないことが望ましいが、実際の製造工程において不純物の混入を完全に無くすことは不可能である。意図しないバックグランド不純物濃度は、導電層の不純物の導電型と反対であることが望ましく、かつ、その濃度は１×１０１７ｃｍ−３以下が望ましい。導電層中の不純物とｉ層中の不純物との導電型が同じ場合、化合物半導体素子が動作するような低電圧でもリーク電流が発生するからである。導電層の不純物濃度は、高いほうがオン状態すなわち降伏状態での抵抗が下がり、静電気による電流が流れやすくなる。そのため、できるだけ高い濃度が望ましい。少なくとも１×１０１８ｃｍ−３以上であると、導電層の抵抗を十分に低抵抗化することができる。
【００２２】
また、導電層とｉ層の間には、化合物半導体素子動作電圧で空乏化し、かつ、リーク電流を少なくするため、禁制帯幅が導電層とｉ層との間の組成で、かつ、その不純物が導電層と同じ導電型で、その濃度が１×１０１７ｃｍ−３以下の低濃度層を形成する。低濃度層は、空乏化し易いため容量低減に寄与し、また、バイアス印加時に、電流が流れにくくなるので、リーク電流の低減にも寄与する。
【００２３】
また、ｉ層の厚さは、０．１〜１．０μｍの間が望ましい。その理由は、０．１μｍよりも薄いと低電圧でリーク電流が発生し、また、容量が大きくなるため化合物半導体素子の高速特性が悪化してしまう。一方、１．０μｍ以上にすると、容量は低減できるが、この素子にかかる電圧が高くなり過ぎることに加え、素子抵抗が高くなり過ぎるため、望ましくない。また、ｉ層の組成は、導電層がｎ型の場合、導電層との伝導帯のエネルギー差が０．３ｅＶ以上ある必要がある。エネルギー差が小さいと、化合物半導体素子のバイアス程度の電圧でもリーク電流が流れるからである。一方、導電層がｐ型の場合、同じ理由で導電層との伝導帯のエネルギー差が０．２ｅＶ以上ある必要がある。
【００２４】
このような高周波回路用の化合物半導体素子は、安価で作り易いＧａＡ基板上に作られることが多い。その場合、このＥＳＤ保護素子の導電層とｉ層とは、それぞれＧａＡｓとほぼ格子整合することが望ましい。導電層には、例えば、ＧａＡｓを用いることができる。一方、ｉ層には、例えば、ＡｌＧａＡｓ層又はＩｎＧａＰ，ＩｎＡｌＧａＰ用いることができる。
【００２５】
一方、特に高性能な特性が求められる場合は、ＩｎＰ基板上に作製することもある。ＥＳＤ保護素子の導電層とｉ層とは、それぞれＩｎＰ基板と格子整合することが望ましい。導電層には、例えば、ＩｎＧａＡｓＰなどを用いることができる。このとき、ｉ層には、例えば、ＩｎＰ、ＩｎＡｌＡｓなどを用いることができる。
【００２６】
このＥＳＤ保護素子は、トランジスタに対して、再成長によって作製することもできるし、また、トランジスタと同時に結晶成長で形成することでも作製することができる。
【００２７】
本発明に係る化合物半導体素子には、ＥＳＤ保護素子が並列に集積されているため、静電気が化合物半導体素子に印加された場合、ＥＳＤ保護素子に電流が流れる。そのため、化合物半導体素子を静電気から保護することができる。また、容量の増加を最小限にできるので、化合物半導体素子を高速動作させることができる。
【実施例１】
【００２８】
次に、以下に本発明の実施例１に係る化合物半導体素子の構成について図２を参照して説明する。ここでは、ＧａＡｓ基板上に形成された高周波回路に本発明を適用した例を挙げる。この化合物半導体素子には、高周波アナログ回路や無線などに使われる高周波回路の入力部のＦＥＴと、ＥＳＤ保護素子とが集積化されている。
【００２９】
図２に示す化合物半導体素子１では、ＧａＡｓからなる半絶縁性基板１０１上にｎ型バッファ層１０２、ＧａＡｓからなるｎ型チャネル層１０３、ＡｌＧａＡｓからなるショットキー層１０４、ｎ型コンタクト層１０５、ソース電極１０６、ドレイン電極１０７、ゲート電極１０８を備えるＦＥＴ部が形成されている。
【００３０】
また、半絶縁性基板１０１上の他の領域に、ＧａＡｓからなるｎ型導電層１０９、ＧａＡｓからなるｎ型低濃度層１１０、ＡｌＧａＡｓ又はＩｎＡｌＧａＰからなるアンドープ層１１１、ＧａＡｓからなるｎ型低濃度層１１２、ＧａＡｓからなるｎ型導電層１１３を備えたＥＳＤ保護部１１４が形成されている。各メサの側面には、誘電体保護膜１１５が形成されている。ＥＳＤ保護部１１４上には電極１１６、１１７が形成されている。ここで、電極１１７は電源Ｖｃｃと接続され、電極１１６はＦＥＴ部のゲート電極１０８と接続されている。
【００３１】
この化合物半導体素子１には、ゲート電極１０８に電圧が印加されることにより、ドレイン・ソース電流が制御されるＦＥＴが集積されている。また、ＥＳＤ対策として、アンドープ層１１１が２つのｎ型導電層１０９、１１３により挟まれたｎｉｎ構造のＥＳＤ保護素子が、ＦＥＴのゲートと電源との間にＦＥＴと並列に集積されている。
【００３２】
次に、実施例１に係るＦＥＴ部の動作について、図３Ａ〜３Ｃの計算結果を元に説明する。高周波信号としては、ＬＶＤＳなどの差動信号が用いられることが多い。差動信号は、伝送中に雑音を除去できるなどの効果を有する。また、グランドからのコモンモードノイズを除去するために、０Ｖでない所定のコモンモード電圧が印加されることも多い。すなわち、ゲート電極１０８には、コモンモード電圧が０Ｖの差動信号が入力される場合もあるし、コモンモード電圧が０Ｖでない差動信号が入力される場合もある。
【００３３】
ここで、ＦＥＴ部は、電源電圧が３．３Ｖで使われることが多い。また、より高出力な増幅器などで用いる場合も１０Ｖ程度である。電源電圧が３．３Ｖの場合、ＦＥＴ部のゲートと電源又はグランドとの間の電圧は、最大３．３Ｖとなる。入力信号がＡＣ結合であれば、入力部のコモンモード電圧は０Ｖになり、動作時にＦＥＴ部のゲートと電源との間に、３．３Ｖの電圧が印加される。同時に、並列に接続されているＥＳＤ保護部１１４の両電極１１６、１１７の間にも３．３Ｖ印加される。
【００３４】
ＥＳＤ保護部１１４の動作について説明する。電極１１６，１１７の間に、電源オフ時や実装前などのようにバイアス電圧が印加されていない場合、アンドープ層１１１とはいえ、若干不純物が含まれており、またビルトイン電界がほとんどかかっていないので、ほとんど空乏化していない。そのため、理論的にアンドープ層１１１の厚さから計算される容量よりも大幅に大きくなる。
【００３５】
また、静電気が印加されたとき、静電気印加試験などで使われるマシンモデル（静電気がチャージされた機械と接触したときに用いられるモデル）などでは、人体モデルと異なり、接触抵抗がほとんど存在しないので瞬間的に電圧が印加されたときに、印加される電圧の立ち上がりはナノ秒程度と高速なので、高い周波数成分をもっている。
【００３６】
一方、ＦＥＴのゲート電極１０８はショットキー接続されており、ゲート電流はほとんど流れないので、ＥＳＤが印加されると、ゲート電圧が立ち上がり後、更に一定の電荷が印加される。この場合、ＥＳＤ保護部１１４側が先にアバランシェブレークダウンし、ＥＳＤ保護部１１４に電流が流れる。そのため、ＦＥＴ部には高い電圧が印加されない。このＥＳＤ保護部１１４は構造的に上下対称なので順・逆方向いずれの静電気が印加されても対応できる。
【００３７】
また、本実施例では、アンドープ層１１１と２つのｎ型導電層１０９、１１３の各間に、ｎ型低濃度層１１０、１１２を導入している。ｎ型低濃度層１１０、１１２は低バイアスでも空乏化するため、容量低減にも寄与する。本実施例では、ｎ型低濃度層１１０、１１２が０．３μｍあり、アンドープ層１１１と合わせて０．８μｍが空乏化するので容量を大幅に低減することができる。
【００３８】
一方、このＥＳＤ保護部１１４には、化合物半導体素子１のバイアス電圧が印加された状態では電流（リーク電流）が流れないようにする必要がある。従って、ＥＳＤ保護部１１４にはバイアス電圧以下では電流が流れず、ある一定電圧を越えた場合に電流が流れることが望ましい。
【００３９】
図３Ａは、リーク電流のアンドープ層１１１の層厚依存性を解析した結果である。横軸がバイアス電圧、縦軸がリーク電流である。グラフ内部の値がＡｌＧａＡｓアンドープ層１１１の層厚（単位：μｍ）である。この解析結果に示すように、アンドープ層１１１が０．１μｍと薄くても、十分にリーク電流を低減できる。なお、図３Ａでの計算結果は、アンドープ層１１１の組成がＩｎＧａＡｓＰの場合であるが、重要な点は伝導帯のバンド間の不連続のポテンシャルである。すなわち、ＩｎＰ系でも同じようなポテンシャルの障壁を作ることができるので、同様の効果が期待できる。
【００４０】
図３Ｂは、ｎｉｎ構造におけるリーク電流のアンドープ層１１１のＡｌ組成依存性を示している。ＡｌＧａＡｓアンドープ層１１１のＡｌ組成が０．４以上でリーク電流が大幅に低減できている。ここで、Ａｌ組成が０．４と０．５との間で直接遷移から間接遷移に変わるので、Ａｌ組成が０．４の方が０．５よりもリーク電流が少なくなっている。Ａｌ組成が０．５以上では、Ａｌ組成が高い程、リーク電流が少なくなる。
【００４１】
図３Ｃは、同様にｐｉｐ構造におけるリーク電流のアンドープ層１１１のＡｌ組成依存性を示している。ＡｌＧａＡｓ（アンドープ層）とＧａＡｓ（導電層）の場合、伝導帯の不連続の方が小さくなる。そのため、ｐｉｐ構造の場合、Ａｌ組成を高くする必要がある。具体的には、Ａｌ組成が０．５以上である必要がある。
【００４２】
なお、実施例１では、ＧａＡｓからなる半絶縁性基板１０１上に形成されたｎｉｎ構造である。ｎ型の場合、組成による伝導帯のエネルギー差が０．３ｅＶ以上で十分な効果が得られる。このエネルギー差があるものを選択すれば、アンドープ層１１１は、ＡｌＧａＡｓに限らず、ＧａＡｓと格子整合する他の組成でもかまわない。例えば、ＩｎＡｌＰやＩｎＧａＰなどを例示することができる。
【００４３】
また、不純物を完全に無くすことはできないので、実際にはＡｌＧａＡｓのアンドープ層１１１中にも、バックグラウンド不純物が存在する。ｎｉｎ構造では、アンドープ層（ｉ層）１１１のバックグラウンド不純物がｎ型であると、リーク電流が発生しやすくなる。そのため、アンドープ層１１１のバックグランド不純物は、低濃度かつｐ型であることが望ましい。ただし、アンドープ層１１１のバックグランド不純物が高いと、ブレークダウンが生じにくくなり、ブレークダウン電圧が高くなってしまう。半導体レーザを静電気から保護できなくなるからである。具体的には、アンドープ層１１１のｐ型不純物の濃度は１×１０１７ｃｍ−３以下であることが好ましい。
【００４４】
次に、実施例１に係る化合物半導体素子１の製造方法について説明する。まず、図４Ａに示すように、ＧａＡｓからなる半絶縁性基板１０１上に、ｎ型バッファ層１０２、ＧａＡｓからなるｎ型チャネル層１０３、ＡｌＧａＡｓからなるショットキー層１０４、ＧａＡｓからなる厚さ０．５μｍのｎ型コンタクト層１０５兼ｎ型導電層１０９（ドーピング濃度１×１０１８ｃｍ−３）、ＧａＡｓからなる厚さ０．３μｍのｎ型低濃度層１１０（ドーピング濃度１×１０１７ｃｍ−３）、ＡｌＧａＡｓからなる厚さ０．５μｍのアンドープ層１１１、ＧａＡｓからなる厚さ０．３μｍのｎ型低濃度層１１２（ドーピング濃度１×１０１７ｃｍ−３）、ＧａＡｓからなる厚さ０．５μｍのｎ型導電層１１３（ドーピング濃度１×１０１８ｃｍ−３）を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法にて順次積層する（工程１）。
【００４５】
次に図４Ｂに示すようにＥＳＤ保護部１１４を形成する領域を残し、ｎ型導電層１１３からｎ型低濃度層１１０までをエッチングにより除去する（工程２）。このときｎ型コンタクト層１０５兼ｎ型導電層１０９は一部エッチングされてもよい。次に、ＥＳＤ保護部１１４、ソース電極１０６及びドレイン電極１０７を形成する領域を残し、ウェットエッチングによりｎ型コンタクト層１０５兼ｎ型導電層１０９を除去し、リセスを形成する（工程２）。
【００４６】
次に、図４Ｃに示すように、ＳｉＯ２からなる誘電体保護膜１１５を全面に堆積させた後に、ゲート電極１０８を形成する領域の誘電体保護膜１１５をドライエッチングにより除去する。続いて、誘電体保護膜１１５をマスクにしてショットキー層１０４を５ｎｍ程度エッチングしたあと、ＷＳｉ及びＡｕをスパッタ蒸着し、イオンミリングで不要部を除去して、ゲート電極１０８を形成する（工程３）。
【００４７】
次に、再度全面にＳｉＯ２層（不図示）を堆積させた後、各電極形成領域のＳｉＯ２層をエッチングにより除去する。
【００４８】
続いて、ＦＥＴ部のソース電極１０６、ドレイン電極１０７及びＥＳＤ保護部１１４の電極１１６、１１７を形成する。ＧａＡｓからなるｎ型コンタクト層１０５に対するオーミック電極としてＡｕＧｅ、Ｎｉ、Ａｕを堆積させる。最後に、ＥＳＤ保護部１１４の電極１１７とＦＥＴ部のゲート電極１０８と、及び、ＥＳＤ保護部１１４と電源部とをＴｉＡｕにより配線し、接続する。
【００４９】
以上の工程により、図２の化合物半導体素子１を製造することができる。この化合物半導体素子１は、ｎｉｎ型のＥＳＤ保護部１１４を備えるが、ｐｉｐ型でも製造可能である。この場合、ホール（正孔）の移動により電流が流れる。そのため、ｎｉｎ構造の場合と異なり、価電子帯のバンド構造が重要になる。ホールは電子に比べ有効質量が大きいので、価電子帯のエネルギー差が小さくても十分な効果が得られる。この場合、ｎ型では０．３ｅＶ必要であったエネルギー差は、ｐ型では０．２ｅＶでも十分である。このエネルギー差が得られれば、ＧａＡｓ、ＡｌＧａＡｓの組み合わせに限らず、他のＧａＡｓと格子整合する組成の組み合わせでもかまわない。例えば、ＩｎＡｌＰ、ＩｎＧａＰの組み合わせなどを例示することができる。
【００５０】
なお、高周波回路全体は複数のＦＥＴで構成されており、各ＦＥＴは所望の回路構成に応じた素子設計や配線がなされる。図２には、ＥＳＤ保護素子（ＥＳＤ保護部１１４）とこれに接続されるＦＥＴのみを図示している。実際には、同一高周波回路内の高周波信号の入力部もしくは出力部の各ＦＥＴにＥＳＤ保護素子を設けてもよい。
【実施例２】
【００５１】
次に、本発明の実施例２に係る化合物半導体素子の構成について図５を参照して説明する。ここでは、ＧａＡｓ基板上に形成された高周波回路に本発明を適用した例を挙げる。この化合物半導体素子には、ＧａＡｓ基板上に形成したエミッタ・ベース間にＧａＡｓ／ＩｎＧaＰのヘテロ接合を有するＨＢＴと、ＥＳＤ保護素子とが集積化されている。
【００５２】
図５に示す化合物半導体素子２は、ＧａＡｓからなる半絶縁性基板２０１上に、ＧａＡｓからなるｎ型サブコレクタ層２０２、ＧａＡｓからなるｎ型コレクタ層２０３、ＧａＡｓからなるｐ型ベース層２０４、ＩｎＧａＰからなるｎ型サブエミッタ層２０５、ＧａＡｓからなるｎ型エミッタ層２０６、ＩｎＧａＡｓからなるｎ型コンタクト層２０７、エミッタ電極２０８、ベース電極２０９、コレクタ電極２１０を備える。
【００５３】
また、実施例１と同様に、ＥＳＤ保護部２１６は、ＧａＡｓからなるｎ型導電層２１１、ＧａＡｓからなるｎ型低濃度層２１２、ＡｌＧａＡｓからなるアンドープ層２１３、ＩＧａＡｓからなるｎ型低濃度層２１４、ＧａＡｓからなるｎ型導電層２１５を備える。
【００５４】
次に、実施例２に係るＨＢＴの動作について説明する。エミッタ・ベース間のヘテロ接合部で拡散電流を素子する構造で、一般的なＳｉ系のｎｐｎ型のバイポーラトランジスタと同様の動作をする。このＨＢＴでは、ｐ型ベース層２０４の厚さやｐ型不純物濃度が高速動作には重要であり、微細加工が必要なＦＥＴとは異なっている。そのため、用途やコストなどに応じて適宜選択して用いられている。なお、高速動作を指向したＤＨＢＴなどでは、ベース層を薄くする必要があり、コレクタ・エミッタ間の耐圧を高くすることができない。そのため、電源電圧として３．３Ｖが使われることが多く、コレクタ・エミッタ間に電圧がかからないように回路設計がなされる。
【００５５】
実施例２のＥＳＤ保護部２１６は、実施例１と同じｎｉｎ構造である。この例でもアンドープ層２１３と２つのｎ型導電層２１１、２１５の各間に、ｎ型低濃度層２１２、２１４が導入されている。ｎ型低濃度層２１１、２１５は低バイアスでも空乏化するため、容量低減にも寄与する。本実施例では、ｎ型低濃度層２１２、２１４が０．３μｍあり、アンドープ層２１３と合わせて０．８μｍが空乏化するので容量を大幅に低減することができる。
【００５６】
次に、実施例２に係る化合物半導体素子２の製造方法について説明する。まず、実施例１と同様に、ＧａＡｓからなる半絶縁性基板２０１上に、ｎ型サブコレクタ層２０２からｎ型コンタクト層２０７までをＭＯＣＶＤ法又はＭＢＥ（Molecular Beam Epitaxy）法にて順次積層する。ｎ型ドーパントとしてはシリコン、ｐ型ドーパントとしては炭素を用いた。
【００５７】
次に、ドライエッチング又はウェットエッチングでＨＢＴ部を形成する領域を残し、除去する。次に、ＥＳＤ保護部を再成長で形成する。この工程は実施例１とほぼ同様である。
【００５８】
ＥＳＤ保護部２１６の２つのｎ型低濃度層２１２、２１４のｎ型ドーピング濃度は１×１０１７ｃｍ−３とし、２つのｎ型導電層２１１、２１５のｎ型ドーピング濃度は１×１０１８ｃｍ−３とした。
【００５９】
次に、フォトリソグラフィ技術によりＥＳＤ保護部２１６とＨＢＴ部にレジストマスクを形成した後、素子分離溝を形成する。その後、ＨＢＴ部とＥＳＤ保護部２１６の各領域をエッチングにより形成する。次に、全面に誘電体保護膜２１７を形成した後、各電極を形成する。最後に、ベース電極２０９とＥＳＤ保護部２１６の電極２１９との接続、ＥＳＤ保護部２１６の電極２１８と電源Ｖｃｃとの接続などの配線工程を経て完成する。
【００６０】
以上の工程により、図５に示した化合物半導体素子２を製造することができる。なお、高周波回路全体は複数のＨＢＴで構成されており、各ＨＢＴは所望の回路構成に応じた素子設計や配線がなされる。図５には、ＥＳＤ保護素子（ＥＳＤ保護部２１６）とこれに接続されるＨＢＴのみを図示している。実際には、同一高周波回路内の高周波信号の入力部もしくは出力部の各ＨＢＴにＥＳＤ保護素子を設けてもよい。
【００６１】
実施例１、２ではＧａＡｓ基板上に形成されたＥＳＤ保護素子の構造を説明した。これらはＥＳＤ保護素子として製造容易なＧａＡｓ（ｎ型導電層）とＡｌＧａＡｓ（アンドープ層）との組み合わせからなる実施例である。しかし、ｎｉｎ構造又はｐｉｐ構造であって、かつ、ｉ層の禁制帯幅が広いものを使えれば、組み合わせは上記実施例に限定されるものではない。例えば、ＩｎＡｌＰやＩｎＧａＰなどを組み合わせてもよい。また、ＩｎＰ基板を用いたより高性能な化合物半導体素子では、ＩｎＰ基板と格子整合すれば、例えば、ＩｎＧａＡｓＰ（ｎ型導電層）とＩｎＰ（アンドープ層）との組み合わせやＩｎＧａＡｓ（ｎ型導電層）とＩｎＡｌＧａＡｓ（アンドープ層）との組み合わせなどでもよい。
【符号の説明】
【００６２】
１、２ 化合物半導体素子
１０１、２０１ 半絶縁性基板
１０２ ｎ型バッファ層
１０３ ｎ型チャネル層
１０４ ショットキー層
１０５ ｎ型コンタクト層
１０６ ソース電極
１０７ ドレイン
１０８ ゲート電極
１０９、２１１ ｎ型導電層
１１０、２１２ ｎ型低濃度層
１１１、２１３ アンドープ層
１１２、２１４ ｎ型低濃度層
１１３、２１５ ｎ型導電層
１１４、２１６ ＥＳＤ保護部
１１５、２１７ 誘電体保護膜
１１６、１１７、２１８、２１９ ＥＳＤ保護部の電極
２０２ ｎ型サブコレクタ層
２０３ ｎ型コレクタ層
２０４ ｐ型ベース層
２０５ ｎ型エミッタ層
２０６ ｎ型サブエミッタ層
２０７ ｎ型コンタクト層
２０８ エミッタ電極
２０９ ベース電極
２１０ コレクタ電極
【特許請求の範囲】
【請求項１】
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部と、を備え、
前記ＥＳＤ保護部は、
第１導電型の不純物を含有する第１及び第２の半導体層と、
前記第１及び第２の半導体層の間に形成され、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層と、を備える化合物半導体素子。
【請求項２】
前記第１導電型がｎ型であり、かつ、前記第３の半導体層の伝導帯と第１の前記第１及び第２の半導体層の伝導帯とのエネルギー差がいずれも０．３ｅＶ以上であることを特徴する請求項１に記載の化合物半導体素子。
【請求項３】
前記第１導電型がｐ型であり、かつ、前記第３の半導体層の伝導帯と第１の前記第１及び第２の半導体層の伝導帯とのエネルギー差がいずれも０．２ｅＶ以上であることを特徴する請求項１に記載の化合物半導体素子。
【請求項４】
前記第１及び第２の半導体層の前記第１導電型の不純物濃度が１×１０１8ｃｍ−３以上であり、
前記第１及び第２の半導体層と前記第３の半導体層との各間に、前記第１導電型の不純物を含有し、その濃度が前記第３の半導体層中の濃度より高濃度かつ１×１０１７ｃｍ−３以下である第４及び第５の半導体層が形成されたことを特徴とする請求項１〜３のいずれか一項に記載の化合物半導体素子。
【請求項５】
前記第３の半導体層中の第２導電型の不純物濃度が１×１０１７ｃｍ−３以下であることを特徴とする請求項１〜４のいずれか一項に記載の化合物半導体素子。
【請求項６】
前記第３の半導体層の厚さが０．１〜１．０μｍであることを特徴とする請求項１〜５のいずれか一項に記載の化合物半導体素子。
【請求項７】
前記第１及び第２の半導体層がＧａＡｓからなり、前記第３の半導体層がＡｌＧａＡｓ、ＩｎＡｌＰ、ＩｎＧａＰのいずれかからなることを特徴とする請求項１〜６のいずれか一項に記載の化合物半導体素子。
【請求項８】
前記第１及び第２の半導体層がＩｎＰ、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓＰのいずれかからなり、前記第３の半導体層がＩｎＡｌＡｓ又はＩｎＧａＡｓＰからなることを特徴とする請求項１〜６のいずれか一項に記載の化合物半導体素子。
【請求項９】
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部を形成する工程と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部を形成する工程と、を備え、
前記ＥＳＤ保護部を形成する工程は、
第１導電型の不純物を含有する第１の半導体層を形成する工程と、
第１導電型の不純物を含有する第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の間に位置し、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層を形成する工程と、を備える化合物半導体素子の製造方法。
【請求項１】
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部と、を備え、
前記ＥＳＤ保護部は、
第１導電型の不純物を含有する第１及び第２の半導体層と、
前記第１及び第２の半導体層の間に形成され、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層と、を備える化合物半導体素子。
【請求項２】
前記第１導電型がｎ型であり、かつ、前記第３の半導体層の伝導帯と第１の前記第１及び第２の半導体層の伝導帯とのエネルギー差がいずれも０．３ｅＶ以上であることを特徴する請求項１に記載の化合物半導体素子。
【請求項３】
前記第１導電型がｐ型であり、かつ、前記第３の半導体層の伝導帯と第１の前記第１及び第２の半導体層の伝導帯とのエネルギー差がいずれも０．２ｅＶ以上であることを特徴する請求項１に記載の化合物半導体素子。
【請求項４】
前記第１及び第２の半導体層の前記第１導電型の不純物濃度が１×１０１8ｃｍ−３以上であり、
前記第１及び第２の半導体層と前記第３の半導体層との各間に、前記第１導電型の不純物を含有し、その濃度が前記第３の半導体層中の濃度より高濃度かつ１×１０１７ｃｍ−３以下である第４及び第５の半導体層が形成されたことを特徴とする請求項１〜３のいずれか一項に記載の化合物半導体素子。
【請求項５】
前記第３の半導体層中の第２導電型の不純物濃度が１×１０１７ｃｍ−３以下であることを特徴とする請求項１〜４のいずれか一項に記載の化合物半導体素子。
【請求項６】
前記第３の半導体層の厚さが０．１〜１．０μｍであることを特徴とする請求項１〜５のいずれか一項に記載の化合物半導体素子。
【請求項７】
前記第１及び第２の半導体層がＧａＡｓからなり、前記第３の半導体層がＡｌＧａＡｓ、ＩｎＡｌＰ、ＩｎＧａＰのいずれかからなることを特徴とする請求項１〜６のいずれか一項に記載の化合物半導体素子。
【請求項８】
前記第１及び第２の半導体層がＩｎＰ、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓＰのいずれかからなり、前記第３の半導体層がＩｎＡｌＡｓ又はＩｎＧａＡｓＰからなることを特徴とする請求項１〜６のいずれか一項に記載の化合物半導体素子。
【請求項９】
電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部を形成する工程と、
前記トランジスタ部と並列に接続されたＥＳＤ保護部を形成する工程と、を備え、
前記ＥＳＤ保護部を形成する工程は、
第１導電型の不純物を含有する第１の半導体層を形成する工程と、
第１導電型の不純物を含有する第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の間に位置し、前記第１及び第２の半導体層の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０１７ｃｍ−３以下である第３の半導体層を形成する工程と、を備える化合物半導体素子の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【公開番号】特開２０１０−２８７６０３（Ｐ２０１０−２８７６０３Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３８０５８（Ｐ２００９−１３８０５８）
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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