半導体装置
【課題】窒化物半導体を用いたメサ型の半導体装置のｐ型層の抵抗を低減する。また、窒化物半導体を用いたメサ型の半導体装置に高い値でばらつくオン抵抗が生じることを防ぐ。
【解決手段】窒化物半導体からなり、所定のベース電極間隔を有するヘテロ接合バイポーラトランジスタにおいて、ＧａＮベース層４およびＧａＮコレクタ層２の間に表面再結合抑制層３を設け、ＧａＮベース層４を貫通して表面再結合抑制層３の途中深さまで開口するメサＭ１を形成することでＧａＮベース層４を分離する。
【解決手段】窒化物半導体からなり、所定のベース電極間隔を有するヘテロ接合バイポーラトランジスタにおいて、ＧａＮベース層４およびＧａＮコレクタ層２の間に表面再結合抑制層３を設け、ＧａＮベース層４を貫通して表面再結合抑制層３の途中深さまで開口するメサＭ１を形成することでＧａＮベース層４を分離する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、窒化物半導体を用いたメサ型の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）はバンドギャップが大きく、シリコン半導体と比べて絶縁破壊電界が１桁程度大きいという特徴を持つため、パワーデバイスに用いる半導体材料として有望視されている。なかでも、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は動作電流密度が高く、ＧａＮ系半導体チップを小型化ができるため、製造コストが高くなりやすいＧａＮ系半導体チップの低コスト化を可能とする素子として期待されている。
【０００３】
特許文献１（特開２００６−３１３８９０号公報）には、水素濃度を制御したＧａＮ系ＨＢＴの製造方法が開示されている。特許文献１に記載のＨＢＴでは、エミッタ幅を１〜３μｍと例示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１３８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ｎｐｎ型ＧａＮ系ＨＢＴを実現するには、エミッタ層ならびにコレクタ層となるｎ型導電層およびベース層となるｐ型導電層を制御性よく形成することが重要である。ｎ型導電層はシリコン（Ｓｉ）をドナー（ｎ型不純物）として用いることにより形成できる。一方、ｐ型導電層に導入するアクセプタ（ｐ型不純物）にはマグネシウム（Ｍｇ）が用いられるが、マグネシウム（Ｍｇ）をアクセプタとして用いる窒化物半導体装置では、以下の問題がある。すなわち、（１）Ｍｇが水素（Ｈ）によって不活性化されやすい点、および（２）Ｍｇのイオン化エネルギー（１７５ｍｅＶ）が大きく、室温の熱エネルギー（２６ｍｅＶ）の約７倍の大きさである点、という２点に起因して、室温以下の温度におけるｐ型導電層の正孔密度がＭｇ濃度の１％以下に制限されてしまう問題がある。
【０００６】
上記（１）の問題については、特許文献１に開示されているように、水素濃度を制御するなどしてマグネシウム（Ｍｇ）が水素（Ｈ）に結びつくことを防ぐ技術が提案されている。
【０００７】
しかし、特許文献１には上記（２）の問題を解決する手段が開示されていない。上記（２）の問題を解決できなければ、ベース抵抗が高くなる問題が生じるとともに、ＨＢＴのオン時にベース・コレクタ接合が順バイアスされる際、ベース層からコレクタ層へ十分な正孔が注入されなくなる。その結果、伝導度変調に起因する低オン抵抗特性が得られず、ＨＢＴはオン抵抗が高いユニポーラ動作特性となってしまう。
【０００８】
したがって、窒化物半導体を用いた半導体装置にアクセプタ不純物としてＭｇ（マグネシウム）を用いる場合は、大きなイオン化エネルギーを有するＭｇのイオン化率を向上させることが重要となる。同様に、ＨＢＴのみならず、Ｍｇのイオン化率が低いことはｐｎ接合ダイオードにおいても課題となる。
【０００９】
また、本発明者らは、コレクタ層上のベース領域を貫通するメサ（溝）を形成する際のエッチング（メサエッチング）によりベース層の下部のコレクタ層をオーバーエッチングすることがＧａＮ系ＨＢＴの特性に大きく影響することを新たに見出した。コレクタ層のオーバーエッチング量がウエハ面内または複数のウエハ間でばらつくと、ＨＢＴのオフセット電圧が零ではなくなり、正の有限の高い値でばらつくことになる。
【００１０】
これは、コレクタ層がエッチングされて形成された溝の側面において表面再結合電流が発生することに起因し、同様な表面再結合電流は、ｐｎ接合ダイオードにおいても電流−電圧特性のばらつきの原因となる。これに対し特許文献１には、ベース領域に溝を形成するメサエッチング工程の際に、コレクタ層のオーバーエッチング量を制御する手段が開示されていない。再結合電流が増加するとオフセット電圧が大きくなるため、オン抵抗が高くなり、また、オン抵抗にばらつきが生じ、半導体装置の信頼性が低下する問題が起こる。
【００１１】
したがって、ＧａＮ系の半導体装置では、ｐ型層の不純物であるＭｇのイオン化率を高めてベース抵抗を低減すること、およびメサ部側面における表面再結合を抑制することが重要となる。
【００１２】
本発明の目的は、半導体装置の性能を向上させることにある。特に、ベース層を構成するｐ型半導体層の不純物であるＭｇのイオン化率を高めてベース抵抗を低減することにより、半導体装置を低抵抗化する技術を提供する。
【００１３】
本発明の他の目的は、半導体装置の信頼性を向上させることにある。特に、メサ部側面における表面再結合を抑制することで、オン抵抗が増加してばらつくことを防ぐ技術を提供する。
【００１４】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
代表的な物として、ｎ型基板と、前記ｎ型基板上に形成されたｎ型窒化物半導体からなる第１半導体層と、前記第１半導体層上に形成されたｐ型窒化物半導体からなる表面再結合抑制層と、前記表面再結合抑制層上に形成されたｐ型窒化物半導体からなる第２半導体層とを含むｐｎ接合構造体を有し、前記第２半導体層を開口し前記表面再結合抑制層の上面を底面とするメサを有するものがある。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
本発明によれば、半導体装置の性能を向上させることができる。
【００１８】
また、本発明によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図４】図３に続く製造工程中の半導体装置の断面図である。
【図５】図４に続く製造工程中の半導体装置の断面図である。
【図６】図５に続く製造工程中の半導体装置の断面図である。
【図７】図６に続く製造工程中の半導体装置の断面図である。
【図８】図７に続く製造工程中の半導体装置の断面図である。
【図９】図８に続く製造工程中の半導体装置の断面図である。
【図１０】本発明の実施の形態２である半導体装置を示す断面図である。
【図１１】図１０のＢ−Ｂ線における断面図である。
【図１２】本発明の実施の形態３である半導体装置を示す断面図である。
【図１３】本発明の実施の形態３である半導体装置の変形例を示す断面図である。
【図１４】バイポーラトランジスタのコレクタ−エミッタ間電圧とコレクタ電流密度との関係を示すグラフである。
【図１５】バイポーラトランジスタのコレクタ−エミッタ間電圧とコレクタ電流密度との関係を示すグラフである。
【図１６】バイポーラトランジスタのコレクタ−エミッタ間電圧とコレクタ電流密度との関係を示すグラフである。
【図１７】比較例として示す半導体装置の断面図である。
【図１８】比較例として示す半導体装置の断面図である。
【図１９】比較例として示す半導体装置の一部を破断して示す斜視図である。
【図２０】図１９に示す半導体装置の電流密度分布を、円柱座標系を用いたデバイスシミュレーションにより求めた結果を横方向に３種類並べて示す図である。
【図２１】アノード電極の幅と電流との関係を示すグラフである。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２１】
（実施の形態１）
以下に、図１および図２を使って本実施の形態の半導体装置について説明する。図１は、本実施の形態の半導体装置であるＨＢＴ（ヘテロ接合バイポーラトランジスタ）を示す平面図である。ただし、図１にはベース電極７およびエミッタ電極７ａのみを示している。図２は図１のＡ−Ａ線における断面図である。
【００２２】
図１に示す平面図では、基板（図示しない）上の矩形の領域内の全面に金属膜が形成されており、前記基板の主面に沿う第１方向に延在する複数のエミッタ電極７ａが、第１方向に直交する第２方向に複数並んで配置されている。図１では複数のエミッタ電極７ａを囲むようにベース電極７が形成されているが、エミッタ電極７ａとベース電極７は同じ高さに形成された層ではなく、エミッタ電極７ａの下方にベース電極７が形成されている。ただし、エミッタ電極７ａの直下にはベース電極７は形成されていない。したがって、ベース電極７には、エミッタ電極７ａの直下において第１方向に延在する開口部が形成されており、当該開口部の第２方向の幅は１０μｍであるものとする。
【００２３】
図２の断面図に示すように、本実施の形態の半導体装置はｎ型の高不純物密度（ｎ＋型）のＧａＮ基板１と、ＧａＮ基板１上に順次形成されたｎ型の低不純物密度（ｎ−型）のＧａＮコレクタ層２、ｐ型の低不純物密度（ｐ−型）のＧａＮからなる表面再結合抑制層３、およびｐ型の高不純物密度（ｐ＋型）のＧａＮベース層４を有している。ＧａＮベース層４上にはｎ型の傾斜組成ＡｌＧａＮからなるエミッタ層５、エミッタ電極６、エミッタ電極７ａが順次形成されている。また、ＧａＮベース層４上の一部の上面上にはベース電極７が形成されており、ＧａＮ基板１の裏面にはコレクタ電極８が設けられている。本実施の形態の半導体装置は、ＧａＮ基板１、ＧａＮコレクタ層２、表面再結合抑制層３、ＧａＮベース層４、エミッタ層５、エミッタ電極６、ベース電極７、エミッタ電極７ａ、およびコレクタ電極８を含むＨＢＴを有している。
【００２４】
ｎ型の半導体層であるＧａＮ基板１、ＧａＮコレクタ層２およびエミッタ層５には、ｎ型の不純物としてＳｉ（シリコン）が導入されている。また、ｐ型の半導体層である表面再結合抑制層３およびＧａＮベース層４には、ｐ型の不純物としてＭｇ（マグネシウム）が導入されている。エミッタ電極６は例えばＴｉ（チタン）膜上にＡｌ（アルミニウム）膜を積層した積層金属膜である。
【００２５】
ＧａＮベース層４の上面には、第１方向に延在し、ＧａＮベース層４内の途中深さまでの深さを有する溝が第２方向に複数並んで形成されており、それらの溝同士の間の凸部の上面上にエミッタ層５が形成され、当該エミッタ層５上にエミッタ電極６、７ａが形成されている。ＧａＮベース層４の複数の前記凸部の間の溝の底面に接して、ＧａＮベース層４上にはベース電極７が形成されており、第２方向に並ぶ各溝内のそれぞれにベース電極７が形成されている。このとき、第２方向に隣り合うベース電極７同士の間の間隔をｄ１とすると、間隔ｄ１は１０μｍ以下であり、より好ましくは５μｍ以下である。
【００２６】
また、表面再結合抑制層３およびＧａＮベース層４からなる積層膜の上面には、前述したＧａＮベース層４上面の複数の溝よりもさらに深く、表面再結合抑制層３に達するメサ部（溝）Ｍ１が形成されている。メサＭ１は前述したＧａＮベース層４上面の複数の溝が形成された領域を囲むように形成されているため、平面視において、ＧａＮベース層４はメサＭ１の底部に露出する表面再結合抑制層３により周囲を完全に囲まれている。図示はしていないが、同一チップ上に複数のＧａＮベース層４が形成される場合は、各ＧａＮベース層４はメサＭ１によって他の領域のＧａＮベース層４と分離された独立パターンとなる。
【００２７】
メサＭ１は、ＧａＮベース層４を含むＨＢＴを含む半導体チップの端部において、ＧａＮ基板１の裏面のコレクタ電極８とＧａＮベース層４との間にリーク電流が流れることを防ぐために形成されるものである。つまり、メサＭ１を形成することにより半導体チップの端部のＧａＮベース層４を除去し、ＧａＮベース層４とコレクタ電極８との間にリーク電流が流れることを防いでいる。
【００２８】
また、一つの半導体チップの主面に複数のＨＢＴの素子を形成する場合、ＧａＮベース層４をＧａＮコレクタ層２上に複数形成することになるため、複数のＧａＮベース層４同士の間を区切る素子分離としてメサＭ１を形成する場合もある。
【００２９】
ここでは、メサＭ１の底部は表面再結合抑制層３の最上面以下の高さであって、表面再結合抑制層３の下部のＧａＮコレクタ層２の上面に達しない高さに位置している。つまり、メサ部の底部は必ず表面再結合抑制層３の上面となっており、前記底部はＧａＮベース層４の直下の表面再結合抑制層３の最上面と同等か、それよりもＧａＮコレクタ層２の上面に近い領域に位置している。また、メサ部の側壁（内壁）には、表面再結合抑制層３およびＧａＮベース層４の側壁が露出しているが、ＧａＮコレクタ層２の側壁は露出していない。
【００３０】
ＧａＮベース層４の凸部およびエミッタ層５のそれぞれの第２方向の幅は、エミッタ層５上のエミッタ電極６の同方向の幅よりも小さい。また、ＧａＮベース層４上面の溝の直上では、各エミッタ層５上のエミッタ電極６同士は第２方向において分離されている。ベース電極７はエミッタ電極６の平面視における形状に対して自己整合的に形成されているため、ベース電極７の第２方向の幅は、ＧａＮベース層４の上面の各溝の同方向の幅よりも狭く形成されている。
【００３１】
すなわち、第１方向に延在し、第２方向に複数並ぶエミッタ電極６、７ａの間の直下のＧａＮベース層４の上面には第１方向に延在する溝が形成され、当該溝内にはベース電極７が形成されている。本実施の半導体装置の特徴は、第２方向に隣り合うベース電極７同士の間隔が１０μｍ以下、より好ましくは５μｍ以下であることと、ＧａＮベース層４を開口するメサ部が、表面再結合抑制層３の存在によりＧａＮコレクタ層２に達していないことにある。
【００３２】
なお、図２に示すＨＢＴの導通時には、例えばエミッタ接地の場合、エミッタ電極７ａおよびベース電極７間のｐｎ接合に順方向バイアスを印加（順バイアス）し、ベース電極７およびコレクタ電極８間にわずかに順バイアスすることにより、コレクタ−エミッタ間電圧（オン電圧）の低い状態で、コレクタ電極８側からエミッタ電極７ａ側に電流が流れる。
【００３３】
以下に、本実施の形態の半導体装置の効果について、図１４〜図１８の図を用いて説明する。
【００３４】
ｎｐｎ型ＧａＮ系ＨＢＴを実現するには、エミッタ層ならびにコレクタ層となるｎ型導電層およびベース層となるｐ型導電層を制御性よく形成することが重要である。ｎ型導電層はシリコン（Ｓｉ）をドナー（ｎ型不純物）として用いることにより形成できる。一方、ｐ型導電層に導入するアクセプタ（ｐ型不純物）にはマグネシウム（Ｍｇ）が用いられるが、マグネシウム（Ｍｇ）をアクセプタとして用いる窒化物半導体装置では、Ｍｇのイオン化エネルギー（１７５ｍｅＶ）が大きく、室温の熱エネルギー（２６ｍｅＶ）の約７倍の大きさである点に起因して、室温以下の温度におけるｐ型導電層の正孔密度がＭｇ濃度の１％以下に制限されてしまう問題がある。
【００３５】
このようにＭｇイオン化率が低いことに起因する問題を解決できない場合、ベース抵抗が高くなる問題が生じるとともに、ＨＢＴのオン時にベース・コレクタ接合が順バイアスされる際、ベース層からコレクタ層へ十分な正孔が注入されなくなる。その結果、図１４に示す破線のグラフのような伝導度変調に起因する低オン抵抗特性が得られず、図１５に示す破線のグラフようなオン抵抗の高いユニポーラ動作特性となってしまう。図１４〜図１６はＨＢＴの特性を示すグラフであり、各グラフの横軸はＨＢＴのコレクタ−エミッタ間電圧を示し、縦軸はコレクタ電流密度を示している。図１４〜図１６のいずれのグラフでも、コレクタ層の面積を７×１０１５ｃｍ−３、厚さを２５μｍとし、ベース電流密度を３Ａ／ｃｍ２ステップで変更した場合の複数のグラフを示している。図１４〜図１６においてコレクタ電流密度が最も低いグラフはベース電流密度が３Ａ／ｃｍ２であり、その上にはコレクタ電流密度が低い方から順にベース電流密度を６、９、１２、１５、１８Ａ／ｃｍ２とした場合のグラフを示している。
【００３６】
したがって、窒化物半導体を用いた半導体装置にアクセプタ不純物としてＭｇ（マグネシウム）を用いる場合は、大きなイオン化エネルギーを有するＭｇのイオン化率を向上させなければ、半導体装置のオン抵抗が低下する。
【００３７】
また、本発明者らは、コレクタ層上のベース層を貫通するメサ（溝）を形成する際のエッチング（メサエッチング）によりベース層の下部のコレクタ層をオーバーエッチングすることがＧａＮ系ＨＢＴの特性に大きく影響することを見出した。コレクタ層のオーバーエッチング量がウエハ面内や複数のウエハ間でばらつくと、ＨＢＴのオフセット電圧が図１４または図１５に示すような理想値の零ではなくなり、図１６に示すように正の有限の高い値でばらつくことになる。
【００３８】
これは、以下に述べるように、コレクタ層がエッチングされて形成された溝の側面において表面再結合電流が発生することに起因している。なお、表面再結合とは、素子の表面において再結合中心の準位に例えば正孔がトラップされ、電子と正孔とが結びついて消滅することにより流れる電流をいう。再結合中心とは、ドナー、アクセプタ以外の不純物または格子欠陥などにより生じるエネルギー準位であり、電子と正孔を再結合を仲介する性質を有している。
【００３９】
以下、図１７および図１８を参照して表面再結合電流について説明する。図１７および図１８は比較例として半導体装置の断面図であり、ＧａＮを含むｎ型基板９上にｎ型コレクタ層１０およびｐ型層を順に形成し、ｎ型基板９の裏面にコレクタ電極１２を形成し、これらの積層膜の上面にエッチングを行いｐ型層をｐ型ベース層１１ａおよび１１ｂに分離する目的でメサ（溝）Ｍ４を形成した構造体を示している。図１７ではオーバーエッチングによりｐ型ベース層１１ａ、１１ｂの下のｎ型コレクタ層１０までエッチングされている。また、図１８ではエッチングが下層まで達しないアンダーエッチングとなり、ｐ型ベース層１１ａ、１１ｂは分離されず、前記ｐ型層の上面に形成したメサ（溝）Ｍ４の底部は、ｐ型ベース層１１ａ、１１ｂ間のｐ型ベース層１１ｃの底部に達していない。なお、ｐ型ベース層１１ａ〜１１ｃは前記ｐ型層からなる半導体層である。
【００４０】
ＧａＮ系材料からなるｐｎ接合を選択的にエッチングすることは現実的に困難であるため、図１７に示すように、ｎ型コレクタ層（ドナー密度５×１０１６ｃｍ−３／厚さ０．７μｍ）１０の上面に接して形成されたｐ型層（正孔密度５×１０１３３ｍ−３／厚さ０．１５μｍ）をエッチングしてｐ型ベース層１１ａ、１１ｂに分離する際には、ｎ型コレクタ層１０をオーバーエッチングせざるを得ない。これは、ｎ型コレクタ層１０をオーバーエッチングしないようにすると、ｐ型ベース層１１の下層が露出しないアンダーエッチングとなってしまい、図１８に示すように、ｐ型ベース層１１ａ、１１ｂがメサ（溝）Ｍ４によって分離されず、電気的に分離されない事態を避ける必要があるためである。また、半導体チップ端部の前記ｐ型層を除去して、前記ｐ型層とコレクタ電極１２との間でリーク電流が発生することを防ぐためにも、メサＭ４は前記ｐ型層を貫通して下地の層の上面を露出させている必要がある。
【００４１】
本発明者らはデバイスシミュレーションを用いて、ＧａＮ系ＨＢＴの電流−電圧特性に与える表面再結合の影響を検討した。具体的には、図１７に示す３箇所、すなわちＣ点（ｐ型ベース層１１ａのメサ側面）、Ｄ点（ｎ型コレクタ層１０のメサ側面）、およびＥ点（メサ底面におけるｎ型コレクタ層１０の上面）のみに表面再結合を仮定し、パワーデバイス導通時に順バイアスされるベース・コレクタ接合に流れる電流の変化を調べた。
【００４２】
その結果、本発明者らは、Ｃ点またはＥ点での表面再結合がベース・コレクタ接合に流れる電流に与える影響は無視できることを見出した。また、これに対し、ｐ型ベース層１１ａからｎ型コレクタ層１０へ注入された正孔が横方向のメサＭ４側面に拡散し、Ｄ点で再結合する場合にのみ、ベース・コレクタ接合における再結合電流が顕著に増加することを見出した。さらに、Ｄ点における表面再結合速度として１×１０８ｃｍ／ｓ程度を仮定すると、上記実験結果を説明できることが分かった。
【００４３】
つまり、メサＭ４を形成するためのドライエッチングにより、ｎ型コレクタ層１０の側面（Ｄ点）がダメージを受けて欠陥が生じるため、メサＭ４の側面（内壁）の前記欠陥が生じた部分において正孔が欠陥にトラップされやすくなり、正孔と電子が結びついて再結合電流が発生する。再結合電流が増加するとオフセット電圧が大きくなるため、ＨＢＴのオン抵抗が高くなり、半導体装置の性能が低下する問題が起こる。また、再結合電流が増加するとオン抵抗にばらつきが生じるため、半導体装置の信頼性が低下する問題が起こる。図１７に示すようにＧａＮを含む半導体層をエッチングする場合、エッチング精度によってメサＭ４のエッチング深さがばらつきやすくなるため、メサＭ４の内壁に露出するｎ型コレクタ層１０の側面の面積もばらつき、これに起因して再結合電流の発生量もばらつきやすくなる。
【００４４】
これに対し、本実施の形態の半導体装置は、図２に示すようにＧａＮベース層４とＧａＮコレクタ層２との間にｐ−型の表面再結合抑制層３を設け、メサＭ１の底面が表面再結合抑制層３の上面に位置するようにメサＭ１を形成している。つまり、メサＭ１の底面は表面再結合抑制層３の最上面より低く、表面再結合抑制層３の底面よりも高い位置に形成されているため、メサＭ１の底部においてＧａＮコレクタ層２は露出されていない。これにより、メサＭ１の形成時のオーバーエッチングによってＧａＮコレクタ層２がエッチングされることに起因して、形成されたメサの内壁、すなわちＧａＮコレクタ層２の側壁において再結合電流が生じてオフセット電圧が増大することを防ぐことができる。また、メサＭ１の内壁にＧａＮコレクタ層２の側壁が露出することを防ぐことでオフセット電圧の発生を防ぎ、前記オフセット電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を向上させることができる。以上に説明したように、表面再結合抑制層３は、ＧａＮコレクタ層２の側壁がメサＭ１内に露出し、当該側壁の表面において正孔と電子が再結合することを抑制するために設けられたｐ−型の半導体層である。
【００４５】
なお、メサＭ１を形成するメサエッチング工程では、エッチング深さに多少のばらつきが生じる場合が考えられるため、本実施の形態の半導体装置では、表面再結合抑制層３の膜厚を、前記ばらつきの範囲（長さ）よりも大きくすることで、オーバーエッチングおよびアンダーエッチングを防いでいる。具体的には、ＧａＮベース層４の最大膜厚以下の膜厚であって、ＧａＮベース層４とほぼ同等の厚さとしている。ここでいうＧａＮベース層４の最大膜厚とは、ＧａＮベース層４の上部の凸部の上面から底面までの距離ではなく、前記凸部を除外した領域であって、ベース電極７が接するＧａＮベース層４の上面から底面までの距離をいう。
【００４６】
また、本実施の形態の半導体装置ではメサＭ１の底面は、不純物濃度の低い表面再結合抑制層３の上面に位置することにより空乏化され、表面再結合を抑制することができる。
【００４７】
また、本実施の形態の半導体装置では、Ｍｇ（マグネシウム）の低イオン化率に起因するベース抵抗の高抵抗化を防ぐために、ｐ型窒化物半導体であるＧａＮベース層４上に設けるベース電極７同士の第２方向の間隔を１０μｍ以下、より好ましくは５μｍ以下としている。このように電極間の間隔を一定値以下に規定するのは、以下に図１９および図２０を用いて説明するように、電極間の間隔が広まることに起因して、電極の下層の半導体層内に電流密度が低い領域が生じることを防ぐためである。
【００４８】
図１９に、ベース層内およびコレクタ層内の電流密度を調べるために用いた比較例の半導体装置の一部を破断した斜視図を示す。図１９に示す比較例の半導体装置はＧａＮからなるｎ−型のコレクタ層３１と、コレクタ層３１上に接して形成されたＧａＮからなるｐ＋型のベース層３２と、コレクタ層３１の下面に接して形成されたコレクタ電極３０とを有している。ベース層３２上には、ベース層３２の上面に接するベース電極３３および３４が形成されている。ベース電極３４は平面視において円形の形状を有しており、ベース電極３３は平面視においてベース電極３４を中心とするドーナツ状（環状）の形状を有し、ベース電極３３はベース電極３４の外側に配置されている。
【００４９】
ベース層３２内に導入されたｐ型の不純物であるＭｇ（マグネシウム）の濃度は２×１０１９ｃｍ−３であり、ベース層３２の厚さは０．５μｍである。また、コレクタ層３１内に導入されたｎ型の不純物であるＳｉ（シリコン）の濃度は７×１０１５ｃｍ−３であり、コレクタ層３１の厚さは２５μｍである。
【００５０】
図２０に、図１９に示すコレクタ層３１およびベース層３２のｐｎ接合に５Ｖの順バイアス電圧を印可した際の電流密度分布を、円柱座標系を用いたデバイスシミュレーションにより求めた結果を用いて示す。図２０にはシミュレーション結果を横方向に３つ並べて示しており、図の左側から順に、図１９に示すベース電極３３および３４間の間隔が１５μｍ、１０μｍ、５μｍの場合についての結果をそれぞれ示している。３つのシミュレーション結果はいずれも縦軸を図１９に示すＹ軸方向の距離とし、横軸を図１９に示すＸ軸方向の距離とし、原点を円形のベース電極３４の下面の中心としている。つまり、図２０に示すハッチングを付した構造体は図１９に示すベース電極３３、３４であり、その下にはｐ型ＧａＮベース層内の電流密度分布を示し、さらにその下にはｎ型ＧａＮコレクタ層の電流密度分布をそれぞれ示している。
【００５１】
図２０の左側に示すシミュレーション結果、すなわちベース電極３３、３４（図１９参照）間の間隔が１５μｍの場合には、ベース層３２内およびコレクタ層３１内の両方において、ベース電極３３、３４の間の領域の下部に電流密度が零に近い領域が存在する。これに対し、図２０の中央に示すシミュレーション結果、すなわちベース電極３３、３４（図１９参照）間の間隔が１０μｍの場合、コレクタ層３１内では、コレクタ層３１の端部であってベース電極３３、３４から遠い領域を除く全域で導通している。また、図２０の右側に示すシミュレーション結果、すなわちベース電極３３、３４（図１９参照）間の間隔が５μｍの場合、コレクタ層３１内では、コレクタ層３１の端部であってベース電極３３、３４から遠い領域を除く全域で導通し、コレクタ層上のベース層３２内も全域で導通している。
【００５２】
つまり、図１９に示す半導体装置のように複数のベース電極３３、３４をベース層３２上に並べて配置する場合、隣り合うベース電極３３、３４同士の間の距離が大きすぎると、ベース電極３３、３４の下のベース層３２内またはコレクタ層３１内に電流密度が零に近い領域が生じる。このとき、ベース層内およびコレクタ内の電流密度が低い領域は、ベース電極３３、３４間の領域の直下に発生しやすい。
【００５３】
これに対し、ベース電極３３、３４間の間隔を狭めれば、ＧａＮを含むコレクタ層３１内およびベース層３２内の導通する領域を拡げることができるため、コレクタ層３１およびベース層３２を低抵抗化することができる。これは、ベース電極３３、３４の電極エッジに電流が集中し、発光再結合が促進された結果、自己吸収（フォトン・リサイクリング）により、エネルギー準位の深いＭｇアクセプタのイオン化が促進されたためと考えられる。
【００５４】
上述したように、ベース電極３３、３４間の間隔を１０μｍ以下にすれば、コレクタ層３１内に電流密度が低い領域が発生することを防いで導通領域を拡げ、半導体装置の抵抗を低減することができる。また、特にベース電極３３、３４間の間隔を５μｍ以下にすればコレクタ層３１に加えてベース層３２も導通領域を拡げることができるため、より半導体装置の抵抗を低減することができる。
【００５５】
図１および図２に示す本実施の形態の半導体装置では、第２方向に並ぶベース電極７同士の間隔ｄ１を１０μｍとすることで、ＧａＮコレクタ層２の抵抗値を下げ、半導体装置の性能を向上させることを可能としている。また、間隔ｄ１を５ｎｍ以下にすれば、イオン化率が低いＭｇ（マグネシウム）が導入されたｐ型層であるＧａＮベース層４であっても、その抵抗を低減させることができる。
【００５６】
また、ベース電極７とＧａＮベース層４とが接する界面の端部の直下のｐｎ接合部において、電子および正孔の再結合が特に活発に行われる性質があるため、上記のように間隔ｄ１を狭め、ベース電極７からＧａＮアノード層１９を露出する箇所を多数形成することで、ＧａＮベース層４と接するベース電極７の端部（エッジ部分）が増えて不純物イオンの活性化率が高まる。これにより、より効果的に半導体装置のオン抵抗を低減することができる。
【００５７】
本実施の形態の半導体装置では、窒化物半導体であるベース層からコレクタ層へ十分な正孔が注入され、伝導度変調が起きるとともに、オフセット電圧がほぼ零となる結果、オン抵抗が低く、オン抵抗のばらつきが小さいＨＢＴを実現できる。
【００５８】
以下に、図３〜図９を用いて本実施の形態の半導体装置を構成するＨＢＴの製造工程を説明する。図３〜図９は本実施の形態の半導体装置の製造工程を説明するための断面図である。ここで製造工程を説明するＨＢＴのについて想定する耐圧は、６００〜１２００Ｖであるものとする。
【００５９】
まず、図３に示すように、ｎ＋型のＧａＮ基板１上に低不純物密度のｎ−型のＧａＮコレクタ層２、ｐ−型のＧａＮからなる表面再結合抑制層３、ｐ＋型のＧａＮベース層４、ｎ型のＡｌＧａＮからなるエミッタ層５をＧａＮ基板１の主面側から順次エピタキシャル成長で形成したＡｌＧａＮ／ＧａＮエピタキシャルウエハを準備する。
【００６０】
ＧａＮ基板１に導入されている不純物（例えばＳｉ（シリコン））の密度は、１×１０１８〜１×１０１９ｃｍ−３程度とする。ここではＧａＮ基板１の主面に（０００１）面を用いるが、本願発明はＧａＮ基板の主面の選択によらず、その効果を奏することができる。ＧａＮコレクタ層２の仕様としては、設定している耐圧仕様によって異なってくるが、不純物密度は基板と同一の導電型で１×１０１５〜４×１０１６ｃｍ−３程度とし、膜厚は３〜８０μｍ程度の範囲とする。
【００６１】
表面再結合抑制層３におけるｐ型不純物（例えばＭｇ（マグネシウム））の密度はＧａＮコレクタ層２におけるｎ型不純物密度の最大値以下とし、膜厚はＧａＮベース層４の最大厚さ以下としている。このように表面再結合抑制層３の不純物密度および膜厚を設定することにより、表面再結合抑制層３をメサ底面において空乏化させることができ、かつ、ＧａＮベース層４をメサエッチングする際のエッチング深さにばらつきが生じてもＧａＮコレクタ層２がメサの内壁に露出することを防ぎ、表面再結合抑制層３の表面再結合抑制機能を十分に発揮させることができる。
【００６２】
なお、上記したＧａＮコレクタ層２におけるｎ型不純物密度の最大値とは、ＧａＮコレクタ層２内の不純物分布が一様ではない場合は、表面再結合抑制層３とＧａＮコレクタ層２との界面のＧａＮコレクタ層２のｎ型不純物（例えばＳｉ（シリコン））の密度であるものとする。つまり、表面再結合抑制層３におけるｐ型不純物（例えばＭｇ（マグネシウム））の密度は、表面再結合抑制層３とＧａＮコレクタ層２との界面のＧａＮコレクタ層２の不純物密度以下である。
【００６３】
ＧａＮベース層４は例えば膜厚を０．５〜１μｍとし、ｐ型不純物（例えばＭｇ（マグネシウム））の密度を１×１０１７〜４×１０１９ｃｍ−３程度の範囲で設定する。エミッタ層５は例えば、膜厚を０．５〜１μｍとし、ｎ型不純物（例えばＳｉ（シリコン））の密度を１×１０１７〜４×１０１９ｃｍ−３程度の範囲で設定し、ＡｌＮモル比をＧａＮベース層４との界面で０．１〜０．３程度、上面で０とする傾斜組成構造とすることで、エミッタ電極６との接触抵抗を低減する。なお、エミッタ層５を構成する部材はＡｌＩｎＮあるいはＡｌＧａＩｎＮとしてもよく、エミッタ層５をＧａＮ、ベース層４をＩｎＧａＮにより形成しても同様に実施できる。
【００６４】
表面再結合抑制層３内のｐ型不純物（例えばＭｇ（マグネシウム））の密度はＧａＮコレクタ層２内のｎ型不純物密度の最大値以下であり、表面再結合抑制層３の膜厚はＧａＮベース層４の膜厚以下であるから、表面再結合抑制層３の不純物密度は４×１０１６ｃｍ−３以下とし、膜厚は１μｍ以下とする。
【００６５】
次に、図４に示すように、ＧａＮベース層４上にＴｉ（チタン）およびＡｌ（アルミニウム）を含む金属膜および絶縁膜２２を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングした絶縁膜２２をマスクとして前記金属膜を加工し、前記金属膜からなるエミッタ電極６を形成する。絶縁膜２２は酸化シリコン膜からなる。エミッタ電極６は、ＧａＮ基板１の主面に沿う第１方向に延在する形状を有しており、前記第１方向に直交する第２方向に並んで複数配置される。
【００６６】
次に、図５に示すように、絶縁膜２２をマスクとしてドライエッチング法によりエミッタ層５およびＧａＮベース層４の一部を除去する。ただし、ここでは表面再結合抑制層３の上面は露出させず、エッチング工程ではＧａＮベース層４の途中深さまで達する溝を絶縁膜２２の直下の領域以外の領域に複数形成する。従って、前記溝同士の間であって絶縁膜２２の直下には、絶縁膜２２と同様の幅を有するＧａＮベース層４の凸部が形成される。
【００６７】
次に、図６に示すように、ＫＯＨ（水酸化カリウム）などのアルカリ系ウエットエッチング液を用いてＧａＮベース層４およびエミッタ層５からなる積層膜の側壁にサイドエッチングを行う。これによりＧａＮベース層４の前記凸部およびその上部のエミッタ層５は、エミッタ層５上のエミッタ電極６または絶縁膜２２よりも第２方向の幅が小さくなる。その後、絶縁膜２２をフッ酸により除去する。
【００６８】
次に、図７に示すように、ＧａＮ基板１上の全面に絶縁膜を堆積し、フォトリソグラフィー技術およびドライエッチング法を用いて前記絶縁膜を加工してハードマスク（図示しない）を形成した後、前記絶縁膜をマスクとしてドライエッチング法を用いてＧａＮベース層４および表面再結合抑制層３の一部を除去し、前記絶縁膜をフッ酸を用いて除去することによりメサ（ベースメサ）Ｍ１を形成する。このとき、メサＭ１はＧａＮコレクタ層２を露出せず、ＧａＮベース層４を貫通するように形成されている。つまり、メサＭ１は表面再結合抑制層３の途中深さまで行うメサエッチングにより形成され、その底面には表面再結合抑制層３が露出されている。メサＭ１はベース電極７およびエミッタ電極７ａなどが形成された領域の第１方向または第２方向の外側に形成する。
【００６９】
次に、図８に示すように、アニール（熱処理）によりドライエッチングダメージを除去した後、指向性電子ビーム蒸着法を用いて、例えばＰｄ（パラジウム）およびＡｌ（アルミニウム）の積層膜からなるベース電極７を、ＧａＮベース層４の上面に接するようにエミッタ電極６に対して自己整合的に形成する。このとき、ベース電極７を形成するために蒸着させた金属膜はエミッタ電極６の上面上にもエミッタ電極７ａとして形成される。第２方向に複数並ぶベース電極７同士の間隔ｄ１は１０μｍとする。なお、ベース電極７は指向性電子ビーム蒸着法に限らず、リフトオフ法により形成してもよい。
【００７０】
次に、図９に示すように、ＧａＮ基板１を裏面から研磨するなどして薄層化した後、スパッタリング法などを用いて、ＧａＮ基板１の裏面に順に積層したＴｉ（チタン）およびＡｌ（アルミニウム）の積層膜からなるコレクタ電極８を形成することで、本実施の形態のＨＢＴを形成する。この後の工程では、図示は省略するが、ＧａＮ基板１上の全面を埋込むような層間絶縁膜を形成した後、前記層間絶縁膜を貫通する複数のコンタクトプラグを形成し、ベース電極７またはエミッタ電極７ａなどに前記コンタクトプラグを介して電気的に接続された配線または電極などを形成することで本実施の形態の半導体装置が完成する。
【００７１】
本実施の形態によれば、ベース電極７同士の間隔ｄ１が１０μｍ以下、あるいは５μｍ以下と小さく設定されることで、ベース層からコレクタ層へ十分な正孔が注入されるために伝導度変調が起き、ＨＢＴのオン抵抗が低減されるため、半導体装置の性能を向上させることができる。
【００７２】
また、本実施の形態では、表面再結合抑制層３を設けることで表面再結合電流の発生が抑制され、オフセット電圧がほぼ零となる結果、オン抵抗が低く、オン抵抗のばらつきが小さいＨＢＴを実現できる効果がある。
【００７３】
なお、表面再結合抑制層３として、ｐ−型ＧａＮではなくｐ＋型ＧａＮを用い、イオン注入により高抵抗化させ、実効的にｐ−型ＧａＮとして機能させても、表面再結合抑制の効果を得ることも可能である。
【００７４】
（実施の形態２）
図１０に、本実施の形態の半導体装置を構成するダイオードの平面図を示す。また、図１０のＢ−Ｂ線における断面図を図１１に示す。なお、図１０では図１１に示す表面再結合抑制層１８上、ＧａＮアノード層１９上およびアノード電極２０上に形成された絶縁膜および金属配線などは図示していない。
【００７５】
図１０に示すように、表面再結合抑制層１８上に形成されたＧａＮアノード層１９の上面上には複数のアノード電極２０が配置されている。ここではアノード電極２０の平面視における形状は円形であるものとするが、これに限られず、例えば矩形の平面形状を有していてもよい。
【００７６】
図１１に示すように、本実施の形態の半導体装置は不純物密度が高いｎ＋型のＧａＮ基板１６を有し、ＧａＮ基板１６上には、ＧａＮ基板１６よりも不純物濃度が低いｎ−型のＧａＮドリフト層１７が形成されており、ＧａＮドリフト層１７上には、不純物濃度が低いｐ−型の表面再結合抑制層１８が形成されている。表面再結合抑制層１８上には、不純物濃度が表面再結合抑制層１８よりも高いｐ＋型のＧａＮアノード層１９を介して複数のアノード電極２０がＧａＮアノード層１９の上面に接して形成されている。
【００７７】
表面再結合抑制層１８およびＧａＮアノード層１９には、図１０に示すようにＧａＮアノード層１９を囲むように形成されたメサ（溝）Ｍ２（図１１参照）が形成されており、メサＭ２の底部には表面再結合抑制層１８が露出している。つまり、図１１に示すようにメサＭ２はＧａＮアノード層１９を貫通するように形成されており、メサＭ２の内壁にはＧａＮアノード層１９および表面再結合抑制層１８の側壁が露出している。ただし、メサＭ２はＧａＮドリフト層１７に達していないため、メサＭ２の内壁にはＧａＮドリフト層１７の側壁は露出していない。
【００７８】
メサＭ２の内部を埋め込み、また、表面再結合抑制層１８、ＧａＮアノード層１９およびアノード電極２０を覆うように絶縁膜２２が形成されており、各アノード電極２０の直上には、絶縁膜２２を貫通する接続ビア２３が形成されている。複数の接続ビア２３のそれぞれの上面高さは絶縁膜２２と同じ高さに揃えられており、絶縁膜２２上および接続ビア２３上には金属配線２４が形成されている。金属配線２４は、一つのＧａＮアノード層１９の直上に形成された複数のアノード電極２０の全てに接続ビア２３を介して電気的に接続されている。また、ＧａＮ基板１６の下面の全面に接して、裏面電極であるカソード電極２１が形成されている。本実施の形態の半導体装置を構成する窒化物半導体素子であるダイオードは、ＧａＮ基板１６、ＧａＮドリフト層１７、表面再結合抑制層１８、ＧａＮアノード層１９、アノード電極２０およびカソード電極２１を含むものである。
【００７９】
ＧａＮ基板１６、ＧａＮドリフト層１７、表面再結合抑制層１８およびＧａＮアノード層１９はいずれもＧａＮ（窒化ガリウム）を含む半導体層である。絶縁膜２２は例えば酸化シリコン膜からなる。ここでは接続ビア２３と金属配線２４とを別の層として説明しているが、これらは一括で形成された一体の層であっても構わない。
【００８０】
図１１に示す各アノード電極２０の幅ｄ２は８０μｍとする。なお、ここでいう幅ｄ２とは、ＧａＮ基板１６の主面に沿う方向におけるアノード電極２０の最大の幅を指すものとする。本実施の形態では幅ｄ２は８０μｍとするが、８０μｍ以下であれば他の値でもよく、４０μｍ以下であればより好ましい。
【００８１】
前記実施の形態１の半導体装置と同様に、表面再結合抑制層１８は、メサＭ２を形成する際のメサエッチングで形成される溝の深さのばらつく範囲の長さよりも大きい膜厚を有している。このように表面再結合抑制層１８を膜厚を一定以上の厚さとすることで、メサＭ２の形成する際のエッチング精度が高くなくても、ＧａＮドリフト層１７が露出してしまうオーバーエッチング、またはＧａＮアノード層１９の底面より高い位置でエッチングが止まるアンダーエッチングを防ぐことができる。
【００８２】
上記のような表面再結合抑制層１８をＧａＮドリフト層１７とＧａＮアノード層１９との間に設けることにより、メサＭ２の内壁にＧａＮドリフト層１７が露出しないため、メサＭ２の内壁に露出したＧａＮドリフト層１７の側壁で表面再結合が起こることを防ぐことができる。また、メサＭ２の底面は表面再結合抑制層１８の上面に位置することにより空乏化され、表面再結合を抑制できる。したがって、前記実施の形態１と同様に、オフセット電圧がほぼ零とすることができるため、半導体装置の性能を向上させることができる。また、表面再結合の抑制によりオン抵抗のばらつきを低減することができるため、半導体装置の信頼性を向上させることができる。
【００８３】
ここで、図２１に、摂氏０℃の場合の数種類の活性化率における電流値と、アノード電極の幅との関係を表わすグラフを示す。図２１の縦軸は、図１０に示すように複数のアノード電極を有するＧａＮを含むダイオードに５Ｖの順方向（バイアス）電圧を印加した際の電流値を示し、横軸はアノード電極の幅を示している。
【００８４】
図２１では、本実施の形態の半導体装置と同様の構造を有する半導体装置であって、アノード電極の幅が４０μｍ、８０μｍ、１８０μｍまたは３８０μｍであるＧａＮメサ型ｐｎ接合ダイオードを試作し、アノード電極幅が異なるそれぞれのダイオードについて電流値を測定した実測結果を白い丸で示している。
【００８５】
また、図２１には、自己吸収によるＭｇイオンの活性化率をデバイスシミュレーションを用いて推定した結果をグラフに示している。すなわち、半導体装置内のｐ型層内の不純物であるＭｇイオンの活性化率が１００％の場合のグラフを実線で示し、前記活性化率が１０％の場合のグラフを破線で示し、前記活性化率が１％の場合のグラフをさらに細かい破線で示し、前記活性化率が０．１％の場合のグラフを点線で示している。
【００８６】
図２１に示すように、アノード電極の幅が４０μｍおよび８０μｍの場合に、実測結果（白い丸のプロット位置）の電流値がＭｇイオンの活性化率１００％の場合グラフ（実線で示されているグラフ）の近くにプロットされており、Ｍｇイオンが１００％近くまで活性化していることがわかる。したがって、アノード電極の幅を８０μｍ以下とし、より好ましくは４０μｍ以下とすることにより、常温における活性化率が低いＭｇ（マグネシウム）を不純物（アクセプタ）として含むダイオードであっても、Ｍｇイオンの活性化率を高めることができる。
【００８７】
したがって、本実施の形態の半導体装置では、ＧａＮアノード層１９からＧａＮドリフト層１７へ十分な正孔が注入され、伝導度変調が起きることで、オン抵抗が低いダイオードを実現することができるため、半導体装置の性能を向上させることができる。
【００８８】
なお、アノード電極２０とＧａＮアノード層１９とが接する界面の端部（エッジ部分）の直下のｐｎ接合部において、電子および正孔の再結合が特に活発に行われる性質を利用するため、図１１に示す本実施の形態の半導体装置では、アノード電極２０をＧａＮアノード層１９の上面の全面に延在させて形成させるのではなく、複数のアノード電極２０をＧａＮアノード層１９上に形成している。これにより、ＧａＮアノード層１９と接するアノード電極２０の端部（エッジ部分）が増えてダイオード内の不純物イオンの活性化率が高まるため、より効果的に半導体装置のオン抵抗を低減することができる。
【００８９】
本実施の形態の半導体装置の製造工程は、前記実施の形態１とほぼ同様であるため、詳しい説明は省略する。すなわち、図１１に示すＧａＮ基板１６は図２に示すＧａＮ基板１に対応し、ＧａＮドリフト層１７はＧａＮコレクタ層２と同様に形成され、表面再結合抑制層１８は表面再結合抑制層３と同様に形成され、ＧａＮアノード層１９はＧａＮベース層４と同様に形成される。なお、図２に示すＧａＮベース層４の上部にあるような凸部はＧａＮアノード層１９には形成されない。アノード電極２０は例えばスパッタリング法を用いて形成した金属膜をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングすることで形成することができる。
【００９０】
本実施の形態によれば、アノード層からドリフト層へ十分な正孔が注入され、伝導度変調が起きるとともに、表面再結合がほぼ零となる結果、オン抵抗が低く、順方向の電流−電圧特性のばらつきが小さいｐｎ接合ダイオードを実現することができる。
【００９１】
（実施の形態３）
前記実施の形態２では、メサ（溝）で規定された一つのアノード層上に複数のアノード電極を配置した場合について説明した。これに対し、本実施の形態の半導体装置は、メサによって区切られた複数のアノード層を有し、各アノード層上にアノード電極が接続されている場合のダイオードについて、図１２および図１３を用いて説明する。図１２は本実施の形態の半導体装置を示す断面図であり、図１３は本実施の形態の半導体装置の変形例を示す断面図である。
【００９２】
図１２に示すように、窒化物半導体素子である本実施の形態のダイオードは、図１１に示す前記実施の形態２の半導体装置と同様の構造のＧａＮ基板１６、ＧａＮドリフト層１７およびカソード電極２１を有している。ただし、ＧａＮドリフト層１７上の表面再結合抑制層１８およびＧａＮアノード層１９には、ＧａＮアノード層１９とアノード電極２０ａとが接する複数の界面のそれぞれの直下のＧａＮアノード層１９同士を分離するように、表面再結合抑制層１８の上面を露出するメサ（溝）Ｍ３が形成されている。つまり、表面再結合抑制層１８およびＧａＮアノード層１９からなる積層膜の上面には複数のメサＭ３が形成されることで、表面再結合抑制層１８上には、上部にアノード電極２０ａが接続された複数のＧａＮアノード層１９が形成されている。
【００９３】
また、メサＭ３の内壁、底部およびＧａＮアノード層１９の上面を覆うように、例えばスピン・オン・グラス（spin on glass：ＳＯＧ）膜からなる塗布絶縁膜２５が形成されており、塗布絶縁膜２５は各ＧａＮアノード層１９の直上において、ＧａＮアノード層１９の上面を露出する開口部を有している。複数の前記開口部内には、複数のメサＭ３、複数のＧａＮアノード層１９を覆うように形成されたアノード電極２０ａの一部が埋込まれており、前記開口部の底部においてＧａＮアノード層１９の上面に電気的に接続されている。ここでは、図１１に示す金属配線２４ではなくアノード電極２０ａを用いて配線を行っており、アノード電極２０ａの一部はメサＭ３内においてメサＭ３の内壁に沿って配置されている。
【００９４】
塗布絶縁膜２５の厚さは、メサ上部のＧａＮアノード層１９上における膜厚ｄ３に比較して、メサ底部の表面再結合抑制層１８上の膜厚ｄ４を厚くできるため、アノード電極２０ａを用いて配線を行っても、メサＭ３底部のアノード電極２０ａとカソード電極２１との間の絶縁破壊を回避できる。すなわち、メサＭ３底部において表面再結合抑制層１８の上面に接する領域の塗布絶縁膜２５の膜厚を厚くすることができるため、アノード電極２０ａとカソード電極２１との間に厚い絶縁膜を形成し、それぞれの電極同士の間で絶縁破壊が起こることを防ぐことができる。ＧａＮアノード層１９の上面に接するアノード電極２０ａの幅であって、ＧａＮ基板１６の主面に沿う方向における幅ｄ５は、ＧａＮアノード層１９上の塗布絶縁膜２５の開口部により規定され、その大きさは８０μｍ以下とする。
【００９５】
図１２の構造では、ＧａＮアノード層１９および表面再結合抑制層１８の接合部がメサＭ３の内壁に露出せず、塗布絶縁膜２５とアノード電極２０ａに被覆されている。この場合アノード電極２０ａは、本実施の形態のダイオード内で電子および正孔の再結合により生成するフォトンのうち、メサＭ３の内壁から放出される分のフォトンを反射するミラーとして機能する。この結果、前記実施の形態２のようにメサＭ２（図１１参照）の内壁がアノード電極２０ａにより覆われていない場合に比べて、フォトン・リサイクリング効果が向上し、伝導度変調が促進されるため、半導体装置のオン抵抗をさらに低減することができる。つまり、メサの内側において、当該メサの内壁に沿う金属膜を形成することで、フォトン・リサイクリング効果が向上させることができる。フォトン・リサイクリングとは、半導体装置内で電子および正孔が再結合することにより発生する光のうち、自然に装置外へ放出されるはずの光の一部を再び活性層で吸収し、キャリアを再生する現象をいう。
【００９６】
なお、電子および正孔の再結合によるフォトンの生成率は、ＧａＮアノード層１９と表面再結合抑制層１８との接合ではなく、表面再結合抑制層１８とＧａＮドリフト層１７との接合において最大となる。図１２に示す半導体装置では、フォトン・リサイクリングによってフォトンが生成されるｐ型層とｎ型層との接合部が、メサＭ３の内壁と対向するアノード電極２０ａの面に直交する方向における領域よりも下方に位置する構造となっている。
【００９７】
そこで本発明者らは、アノード電極２０ａのミラー機能によるフォトン反射率を高める目的で、図１３に示す本実施の形態の半導体装置の変形例のように、表面再結合抑制層１８を設けず、ｐ＋型層であるＧａＮアノード層１９とｎ−型層であるＧａＮドリフト層１７を直接接合させたダイオードを用意し、当該ダイオードについてオン抵抗を測定した。この測定では、図１３に示す変形例のダイオードでは、前記実施の形態２と同等の低いオン抵抗が得られたことから、アノード電極２０ａにミラー機能を持たせた場合、表面再結合抑制層１８を設けなくてもオン抵抗を低減する効果を得られることが判明した。
【００９８】
上記変形例では、ＧａＮを用いたダイオードにおいて、図１２に示す表面再結合抑制層１８を設けないことで、フォトンが生成されるｐｎ接合部をメサＭ３の内壁に沿うアノード電極２０ａと同じ高さに配置し、アノード電極２０ａによるミラー機能を向上させている。これによりフォトン・リサイクリング効果を高め、当該ダイオードを含む半導体装置において、より低いオン抵抗を実現することができる。
【００９９】
また、本実施の形態の半導体装置は前記実施の形態２で示したダイオードと同様に、ＧａＮアノード層１９に接する箇所のアノード電極２０の幅を８０μｍ以下とすることで、常温における活性化率が低いＭｇ（マグネシウム）を不純物（アクセプタ）として含むダイオードであっても、Ｍｇイオンの活性化率を高めることができ、ダイオードのオン抵抗を低減することができる。
【０１００】
また、本実施の形態では前記実施の形態２の半導体装置と異なり、ＧａＮアノード層１９を、ＧａＮアノード層１９およびアノード電極２０ａが接する領域の数と同じ数の複数のパターンに分けて形成することで、より効果的にフォトン・リサイクリングを生じさせている。このようにＧａＮアノード層１９を複数に分割するのは、アノード電極２０ａとＧａＮアノード層１９とが接する界面の端部（エッジ部分）の直下のｐｎ接合部において、電子および正孔の再結合が特に活発に行われてフォトンが生じやすい特性を利用するためである。このようにフォトンが生じやすい領域の近傍に、より広い面積の金属膜、すなわちメサＭ３の内壁に沿うアノード電極２０ａを配置するために、メサＭ３の数を増やしてＧａＮアノード層１９を複数に区切ることで、より効果的にフォトン・リサイクリング効果を得ることができ、半導体装置のオン抵抗を低減することができる。
【０１０１】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
例えば、図１２および図１３において、アノード層をベース層とし、アノード電極をベース電極とし、カソード電極をコレクタ電極とする変更を行い、ベース層上にエミッタ層およびエミッタ電極を設ければ、前記実施の形態１に開示したヘテロ接合バイポーラトランジスタ（ＨＢＴ）にベースメサの側面（内壁）まで延在するベース電極によるフォトン反射機能を持たせることも可能である。このように、メサの内側に、当該メサの内壁に沿う金属膜を形成することで、ＨＢＴにおいてもフォトン・リサイクリング効果によるオン抵抗の低減が可能となる。
【産業上の利用可能性】
【０１０３】
本発明は、ＧａＮを含むメサ型のバイポーラトランジスタまたはダイオードの製造技術に適用して有効である。
【符号の説明】
【０１０４】
１ ＧａＮ基板
２ ＧａＮコレクタ層
３ 表面再結合抑制層
４ ＧａＮベース層
５ エミッタ層
６ エミッタ電極
７ ベース電極
７ａ エミッタ電極
８ コレクタ電極
９ ｎ型基板
１０ ｎ型コレクタ層
１１ａ〜１１ｃ ｐ型ベース層
１２ コレクタ電極
１６ ＧａＮ基板
１７ ＧａＮドリフト層
１８ 表面再結合抑制層
１９ ＧａＮアノード層
２０、２０ａ アノード電極
２１ カソード電極
２２ 絶縁膜
２３ 接続ビア
２４ 金属配線
２５ 塗布絶縁膜
３０ コレクタ電極
３１ コレクタ層
３２ ベース層
３３、３４ ベース電極
Ｍ１〜Ｍ４ メサ（溝）
ｄ１ 間隔
ｄ２、ｄ５ 幅
ｄ３、ｄ４ 膜厚
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、窒化物半導体を用いたメサ型の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）はバンドギャップが大きく、シリコン半導体と比べて絶縁破壊電界が１桁程度大きいという特徴を持つため、パワーデバイスに用いる半導体材料として有望視されている。なかでも、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は動作電流密度が高く、ＧａＮ系半導体チップを小型化ができるため、製造コストが高くなりやすいＧａＮ系半導体チップの低コスト化を可能とする素子として期待されている。
【０００３】
特許文献１（特開２００６−３１３８９０号公報）には、水素濃度を制御したＧａＮ系ＨＢＴの製造方法が開示されている。特許文献１に記載のＨＢＴでは、エミッタ幅を１〜３μｍと例示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１３８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ｎｐｎ型ＧａＮ系ＨＢＴを実現するには、エミッタ層ならびにコレクタ層となるｎ型導電層およびベース層となるｐ型導電層を制御性よく形成することが重要である。ｎ型導電層はシリコン（Ｓｉ）をドナー（ｎ型不純物）として用いることにより形成できる。一方、ｐ型導電層に導入するアクセプタ（ｐ型不純物）にはマグネシウム（Ｍｇ）が用いられるが、マグネシウム（Ｍｇ）をアクセプタとして用いる窒化物半導体装置では、以下の問題がある。すなわち、（１）Ｍｇが水素（Ｈ）によって不活性化されやすい点、および（２）Ｍｇのイオン化エネルギー（１７５ｍｅＶ）が大きく、室温の熱エネルギー（２６ｍｅＶ）の約７倍の大きさである点、という２点に起因して、室温以下の温度におけるｐ型導電層の正孔密度がＭｇ濃度の１％以下に制限されてしまう問題がある。
【０００６】
上記（１）の問題については、特許文献１に開示されているように、水素濃度を制御するなどしてマグネシウム（Ｍｇ）が水素（Ｈ）に結びつくことを防ぐ技術が提案されている。
【０００７】
しかし、特許文献１には上記（２）の問題を解決する手段が開示されていない。上記（２）の問題を解決できなければ、ベース抵抗が高くなる問題が生じるとともに、ＨＢＴのオン時にベース・コレクタ接合が順バイアスされる際、ベース層からコレクタ層へ十分な正孔が注入されなくなる。その結果、伝導度変調に起因する低オン抵抗特性が得られず、ＨＢＴはオン抵抗が高いユニポーラ動作特性となってしまう。
【０００８】
したがって、窒化物半導体を用いた半導体装置にアクセプタ不純物としてＭｇ（マグネシウム）を用いる場合は、大きなイオン化エネルギーを有するＭｇのイオン化率を向上させることが重要となる。同様に、ＨＢＴのみならず、Ｍｇのイオン化率が低いことはｐｎ接合ダイオードにおいても課題となる。
【０００９】
また、本発明者らは、コレクタ層上のベース領域を貫通するメサ（溝）を形成する際のエッチング（メサエッチング）によりベース層の下部のコレクタ層をオーバーエッチングすることがＧａＮ系ＨＢＴの特性に大きく影響することを新たに見出した。コレクタ層のオーバーエッチング量がウエハ面内または複数のウエハ間でばらつくと、ＨＢＴのオフセット電圧が零ではなくなり、正の有限の高い値でばらつくことになる。
【００１０】
これは、コレクタ層がエッチングされて形成された溝の側面において表面再結合電流が発生することに起因し、同様な表面再結合電流は、ｐｎ接合ダイオードにおいても電流−電圧特性のばらつきの原因となる。これに対し特許文献１には、ベース領域に溝を形成するメサエッチング工程の際に、コレクタ層のオーバーエッチング量を制御する手段が開示されていない。再結合電流が増加するとオフセット電圧が大きくなるため、オン抵抗が高くなり、また、オン抵抗にばらつきが生じ、半導体装置の信頼性が低下する問題が起こる。
【００１１】
したがって、ＧａＮ系の半導体装置では、ｐ型層の不純物であるＭｇのイオン化率を高めてベース抵抗を低減すること、およびメサ部側面における表面再結合を抑制することが重要となる。
【００１２】
本発明の目的は、半導体装置の性能を向上させることにある。特に、ベース層を構成するｐ型半導体層の不純物であるＭｇのイオン化率を高めてベース抵抗を低減することにより、半導体装置を低抵抗化する技術を提供する。
【００１３】
本発明の他の目的は、半導体装置の信頼性を向上させることにある。特に、メサ部側面における表面再結合を抑制することで、オン抵抗が増加してばらつくことを防ぐ技術を提供する。
【００１４】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
代表的な物として、ｎ型基板と、前記ｎ型基板上に形成されたｎ型窒化物半導体からなる第１半導体層と、前記第１半導体層上に形成されたｐ型窒化物半導体からなる表面再結合抑制層と、前記表面再結合抑制層上に形成されたｐ型窒化物半導体からなる第２半導体層とを含むｐｎ接合構造体を有し、前記第２半導体層を開口し前記表面再結合抑制層の上面を底面とするメサを有するものがある。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
本発明によれば、半導体装置の性能を向上させることができる。
【００１８】
また、本発明によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図４】図３に続く製造工程中の半導体装置の断面図である。
【図５】図４に続く製造工程中の半導体装置の断面図である。
【図６】図５に続く製造工程中の半導体装置の断面図である。
【図７】図６に続く製造工程中の半導体装置の断面図である。
【図８】図７に続く製造工程中の半導体装置の断面図である。
【図９】図８に続く製造工程中の半導体装置の断面図である。
【図１０】本発明の実施の形態２である半導体装置を示す断面図である。
【図１１】図１０のＢ−Ｂ線における断面図である。
【図１２】本発明の実施の形態３である半導体装置を示す断面図である。
【図１３】本発明の実施の形態３である半導体装置の変形例を示す断面図である。
【図１４】バイポーラトランジスタのコレクタ−エミッタ間電圧とコレクタ電流密度との関係を示すグラフである。
【図１５】バイポーラトランジスタのコレクタ−エミッタ間電圧とコレクタ電流密度との関係を示すグラフである。
【図１６】バイポーラトランジスタのコレクタ−エミッタ間電圧とコレクタ電流密度との関係を示すグラフである。
【図１７】比較例として示す半導体装置の断面図である。
【図１８】比較例として示す半導体装置の断面図である。
【図１９】比較例として示す半導体装置の一部を破断して示す斜視図である。
【図２０】図１９に示す半導体装置の電流密度分布を、円柱座標系を用いたデバイスシミュレーションにより求めた結果を横方向に３種類並べて示す図である。
【図２１】アノード電極の幅と電流との関係を示すグラフである。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２１】
（実施の形態１）
以下に、図１および図２を使って本実施の形態の半導体装置について説明する。図１は、本実施の形態の半導体装置であるＨＢＴ（ヘテロ接合バイポーラトランジスタ）を示す平面図である。ただし、図１にはベース電極７およびエミッタ電極７ａのみを示している。図２は図１のＡ−Ａ線における断面図である。
【００２２】
図１に示す平面図では、基板（図示しない）上の矩形の領域内の全面に金属膜が形成されており、前記基板の主面に沿う第１方向に延在する複数のエミッタ電極７ａが、第１方向に直交する第２方向に複数並んで配置されている。図１では複数のエミッタ電極７ａを囲むようにベース電極７が形成されているが、エミッタ電極７ａとベース電極７は同じ高さに形成された層ではなく、エミッタ電極７ａの下方にベース電極７が形成されている。ただし、エミッタ電極７ａの直下にはベース電極７は形成されていない。したがって、ベース電極７には、エミッタ電極７ａの直下において第１方向に延在する開口部が形成されており、当該開口部の第２方向の幅は１０μｍであるものとする。
【００２３】
図２の断面図に示すように、本実施の形態の半導体装置はｎ型の高不純物密度（ｎ＋型）のＧａＮ基板１と、ＧａＮ基板１上に順次形成されたｎ型の低不純物密度（ｎ−型）のＧａＮコレクタ層２、ｐ型の低不純物密度（ｐ−型）のＧａＮからなる表面再結合抑制層３、およびｐ型の高不純物密度（ｐ＋型）のＧａＮベース層４を有している。ＧａＮベース層４上にはｎ型の傾斜組成ＡｌＧａＮからなるエミッタ層５、エミッタ電極６、エミッタ電極７ａが順次形成されている。また、ＧａＮベース層４上の一部の上面上にはベース電極７が形成されており、ＧａＮ基板１の裏面にはコレクタ電極８が設けられている。本実施の形態の半導体装置は、ＧａＮ基板１、ＧａＮコレクタ層２、表面再結合抑制層３、ＧａＮベース層４、エミッタ層５、エミッタ電極６、ベース電極７、エミッタ電極７ａ、およびコレクタ電極８を含むＨＢＴを有している。
【００２４】
ｎ型の半導体層であるＧａＮ基板１、ＧａＮコレクタ層２およびエミッタ層５には、ｎ型の不純物としてＳｉ（シリコン）が導入されている。また、ｐ型の半導体層である表面再結合抑制層３およびＧａＮベース層４には、ｐ型の不純物としてＭｇ（マグネシウム）が導入されている。エミッタ電極６は例えばＴｉ（チタン）膜上にＡｌ（アルミニウム）膜を積層した積層金属膜である。
【００２５】
ＧａＮベース層４の上面には、第１方向に延在し、ＧａＮベース層４内の途中深さまでの深さを有する溝が第２方向に複数並んで形成されており、それらの溝同士の間の凸部の上面上にエミッタ層５が形成され、当該エミッタ層５上にエミッタ電極６、７ａが形成されている。ＧａＮベース層４の複数の前記凸部の間の溝の底面に接して、ＧａＮベース層４上にはベース電極７が形成されており、第２方向に並ぶ各溝内のそれぞれにベース電極７が形成されている。このとき、第２方向に隣り合うベース電極７同士の間の間隔をｄ１とすると、間隔ｄ１は１０μｍ以下であり、より好ましくは５μｍ以下である。
【００２６】
また、表面再結合抑制層３およびＧａＮベース層４からなる積層膜の上面には、前述したＧａＮベース層４上面の複数の溝よりもさらに深く、表面再結合抑制層３に達するメサ部（溝）Ｍ１が形成されている。メサＭ１は前述したＧａＮベース層４上面の複数の溝が形成された領域を囲むように形成されているため、平面視において、ＧａＮベース層４はメサＭ１の底部に露出する表面再結合抑制層３により周囲を完全に囲まれている。図示はしていないが、同一チップ上に複数のＧａＮベース層４が形成される場合は、各ＧａＮベース層４はメサＭ１によって他の領域のＧａＮベース層４と分離された独立パターンとなる。
【００２７】
メサＭ１は、ＧａＮベース層４を含むＨＢＴを含む半導体チップの端部において、ＧａＮ基板１の裏面のコレクタ電極８とＧａＮベース層４との間にリーク電流が流れることを防ぐために形成されるものである。つまり、メサＭ１を形成することにより半導体チップの端部のＧａＮベース層４を除去し、ＧａＮベース層４とコレクタ電極８との間にリーク電流が流れることを防いでいる。
【００２８】
また、一つの半導体チップの主面に複数のＨＢＴの素子を形成する場合、ＧａＮベース層４をＧａＮコレクタ層２上に複数形成することになるため、複数のＧａＮベース層４同士の間を区切る素子分離としてメサＭ１を形成する場合もある。
【００２９】
ここでは、メサＭ１の底部は表面再結合抑制層３の最上面以下の高さであって、表面再結合抑制層３の下部のＧａＮコレクタ層２の上面に達しない高さに位置している。つまり、メサ部の底部は必ず表面再結合抑制層３の上面となっており、前記底部はＧａＮベース層４の直下の表面再結合抑制層３の最上面と同等か、それよりもＧａＮコレクタ層２の上面に近い領域に位置している。また、メサ部の側壁（内壁）には、表面再結合抑制層３およびＧａＮベース層４の側壁が露出しているが、ＧａＮコレクタ層２の側壁は露出していない。
【００３０】
ＧａＮベース層４の凸部およびエミッタ層５のそれぞれの第２方向の幅は、エミッタ層５上のエミッタ電極６の同方向の幅よりも小さい。また、ＧａＮベース層４上面の溝の直上では、各エミッタ層５上のエミッタ電極６同士は第２方向において分離されている。ベース電極７はエミッタ電極６の平面視における形状に対して自己整合的に形成されているため、ベース電極７の第２方向の幅は、ＧａＮベース層４の上面の各溝の同方向の幅よりも狭く形成されている。
【００３１】
すなわち、第１方向に延在し、第２方向に複数並ぶエミッタ電極６、７ａの間の直下のＧａＮベース層４の上面には第１方向に延在する溝が形成され、当該溝内にはベース電極７が形成されている。本実施の半導体装置の特徴は、第２方向に隣り合うベース電極７同士の間隔が１０μｍ以下、より好ましくは５μｍ以下であることと、ＧａＮベース層４を開口するメサ部が、表面再結合抑制層３の存在によりＧａＮコレクタ層２に達していないことにある。
【００３２】
なお、図２に示すＨＢＴの導通時には、例えばエミッタ接地の場合、エミッタ電極７ａおよびベース電極７間のｐｎ接合に順方向バイアスを印加（順バイアス）し、ベース電極７およびコレクタ電極８間にわずかに順バイアスすることにより、コレクタ−エミッタ間電圧（オン電圧）の低い状態で、コレクタ電極８側からエミッタ電極７ａ側に電流が流れる。
【００３３】
以下に、本実施の形態の半導体装置の効果について、図１４〜図１８の図を用いて説明する。
【００３４】
ｎｐｎ型ＧａＮ系ＨＢＴを実現するには、エミッタ層ならびにコレクタ層となるｎ型導電層およびベース層となるｐ型導電層を制御性よく形成することが重要である。ｎ型導電層はシリコン（Ｓｉ）をドナー（ｎ型不純物）として用いることにより形成できる。一方、ｐ型導電層に導入するアクセプタ（ｐ型不純物）にはマグネシウム（Ｍｇ）が用いられるが、マグネシウム（Ｍｇ）をアクセプタとして用いる窒化物半導体装置では、Ｍｇのイオン化エネルギー（１７５ｍｅＶ）が大きく、室温の熱エネルギー（２６ｍｅＶ）の約７倍の大きさである点に起因して、室温以下の温度におけるｐ型導電層の正孔密度がＭｇ濃度の１％以下に制限されてしまう問題がある。
【００３５】
このようにＭｇイオン化率が低いことに起因する問題を解決できない場合、ベース抵抗が高くなる問題が生じるとともに、ＨＢＴのオン時にベース・コレクタ接合が順バイアスされる際、ベース層からコレクタ層へ十分な正孔が注入されなくなる。その結果、図１４に示す破線のグラフのような伝導度変調に起因する低オン抵抗特性が得られず、図１５に示す破線のグラフようなオン抵抗の高いユニポーラ動作特性となってしまう。図１４〜図１６はＨＢＴの特性を示すグラフであり、各グラフの横軸はＨＢＴのコレクタ−エミッタ間電圧を示し、縦軸はコレクタ電流密度を示している。図１４〜図１６のいずれのグラフでも、コレクタ層の面積を７×１０１５ｃｍ−３、厚さを２５μｍとし、ベース電流密度を３Ａ／ｃｍ２ステップで変更した場合の複数のグラフを示している。図１４〜図１６においてコレクタ電流密度が最も低いグラフはベース電流密度が３Ａ／ｃｍ２であり、その上にはコレクタ電流密度が低い方から順にベース電流密度を６、９、１２、１５、１８Ａ／ｃｍ２とした場合のグラフを示している。
【００３６】
したがって、窒化物半導体を用いた半導体装置にアクセプタ不純物としてＭｇ（マグネシウム）を用いる場合は、大きなイオン化エネルギーを有するＭｇのイオン化率を向上させなければ、半導体装置のオン抵抗が低下する。
【００３７】
また、本発明者らは、コレクタ層上のベース層を貫通するメサ（溝）を形成する際のエッチング（メサエッチング）によりベース層の下部のコレクタ層をオーバーエッチングすることがＧａＮ系ＨＢＴの特性に大きく影響することを見出した。コレクタ層のオーバーエッチング量がウエハ面内や複数のウエハ間でばらつくと、ＨＢＴのオフセット電圧が図１４または図１５に示すような理想値の零ではなくなり、図１６に示すように正の有限の高い値でばらつくことになる。
【００３８】
これは、以下に述べるように、コレクタ層がエッチングされて形成された溝の側面において表面再結合電流が発生することに起因している。なお、表面再結合とは、素子の表面において再結合中心の準位に例えば正孔がトラップされ、電子と正孔とが結びついて消滅することにより流れる電流をいう。再結合中心とは、ドナー、アクセプタ以外の不純物または格子欠陥などにより生じるエネルギー準位であり、電子と正孔を再結合を仲介する性質を有している。
【００３９】
以下、図１７および図１８を参照して表面再結合電流について説明する。図１７および図１８は比較例として半導体装置の断面図であり、ＧａＮを含むｎ型基板９上にｎ型コレクタ層１０およびｐ型層を順に形成し、ｎ型基板９の裏面にコレクタ電極１２を形成し、これらの積層膜の上面にエッチングを行いｐ型層をｐ型ベース層１１ａおよび１１ｂに分離する目的でメサ（溝）Ｍ４を形成した構造体を示している。図１７ではオーバーエッチングによりｐ型ベース層１１ａ、１１ｂの下のｎ型コレクタ層１０までエッチングされている。また、図１８ではエッチングが下層まで達しないアンダーエッチングとなり、ｐ型ベース層１１ａ、１１ｂは分離されず、前記ｐ型層の上面に形成したメサ（溝）Ｍ４の底部は、ｐ型ベース層１１ａ、１１ｂ間のｐ型ベース層１１ｃの底部に達していない。なお、ｐ型ベース層１１ａ〜１１ｃは前記ｐ型層からなる半導体層である。
【００４０】
ＧａＮ系材料からなるｐｎ接合を選択的にエッチングすることは現実的に困難であるため、図１７に示すように、ｎ型コレクタ層（ドナー密度５×１０１６ｃｍ−３／厚さ０．７μｍ）１０の上面に接して形成されたｐ型層（正孔密度５×１０１３３ｍ−３／厚さ０．１５μｍ）をエッチングしてｐ型ベース層１１ａ、１１ｂに分離する際には、ｎ型コレクタ層１０をオーバーエッチングせざるを得ない。これは、ｎ型コレクタ層１０をオーバーエッチングしないようにすると、ｐ型ベース層１１の下層が露出しないアンダーエッチングとなってしまい、図１８に示すように、ｐ型ベース層１１ａ、１１ｂがメサ（溝）Ｍ４によって分離されず、電気的に分離されない事態を避ける必要があるためである。また、半導体チップ端部の前記ｐ型層を除去して、前記ｐ型層とコレクタ電極１２との間でリーク電流が発生することを防ぐためにも、メサＭ４は前記ｐ型層を貫通して下地の層の上面を露出させている必要がある。
【００４１】
本発明者らはデバイスシミュレーションを用いて、ＧａＮ系ＨＢＴの電流−電圧特性に与える表面再結合の影響を検討した。具体的には、図１７に示す３箇所、すなわちＣ点（ｐ型ベース層１１ａのメサ側面）、Ｄ点（ｎ型コレクタ層１０のメサ側面）、およびＥ点（メサ底面におけるｎ型コレクタ層１０の上面）のみに表面再結合を仮定し、パワーデバイス導通時に順バイアスされるベース・コレクタ接合に流れる電流の変化を調べた。
【００４２】
その結果、本発明者らは、Ｃ点またはＥ点での表面再結合がベース・コレクタ接合に流れる電流に与える影響は無視できることを見出した。また、これに対し、ｐ型ベース層１１ａからｎ型コレクタ層１０へ注入された正孔が横方向のメサＭ４側面に拡散し、Ｄ点で再結合する場合にのみ、ベース・コレクタ接合における再結合電流が顕著に増加することを見出した。さらに、Ｄ点における表面再結合速度として１×１０８ｃｍ／ｓ程度を仮定すると、上記実験結果を説明できることが分かった。
【００４３】
つまり、メサＭ４を形成するためのドライエッチングにより、ｎ型コレクタ層１０の側面（Ｄ点）がダメージを受けて欠陥が生じるため、メサＭ４の側面（内壁）の前記欠陥が生じた部分において正孔が欠陥にトラップされやすくなり、正孔と電子が結びついて再結合電流が発生する。再結合電流が増加するとオフセット電圧が大きくなるため、ＨＢＴのオン抵抗が高くなり、半導体装置の性能が低下する問題が起こる。また、再結合電流が増加するとオン抵抗にばらつきが生じるため、半導体装置の信頼性が低下する問題が起こる。図１７に示すようにＧａＮを含む半導体層をエッチングする場合、エッチング精度によってメサＭ４のエッチング深さがばらつきやすくなるため、メサＭ４の内壁に露出するｎ型コレクタ層１０の側面の面積もばらつき、これに起因して再結合電流の発生量もばらつきやすくなる。
【００４４】
これに対し、本実施の形態の半導体装置は、図２に示すようにＧａＮベース層４とＧａＮコレクタ層２との間にｐ−型の表面再結合抑制層３を設け、メサＭ１の底面が表面再結合抑制層３の上面に位置するようにメサＭ１を形成している。つまり、メサＭ１の底面は表面再結合抑制層３の最上面より低く、表面再結合抑制層３の底面よりも高い位置に形成されているため、メサＭ１の底部においてＧａＮコレクタ層２は露出されていない。これにより、メサＭ１の形成時のオーバーエッチングによってＧａＮコレクタ層２がエッチングされることに起因して、形成されたメサの内壁、すなわちＧａＮコレクタ層２の側壁において再結合電流が生じてオフセット電圧が増大することを防ぐことができる。また、メサＭ１の内壁にＧａＮコレクタ層２の側壁が露出することを防ぐことでオフセット電圧の発生を防ぎ、前記オフセット電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を向上させることができる。以上に説明したように、表面再結合抑制層３は、ＧａＮコレクタ層２の側壁がメサＭ１内に露出し、当該側壁の表面において正孔と電子が再結合することを抑制するために設けられたｐ−型の半導体層である。
【００４５】
なお、メサＭ１を形成するメサエッチング工程では、エッチング深さに多少のばらつきが生じる場合が考えられるため、本実施の形態の半導体装置では、表面再結合抑制層３の膜厚を、前記ばらつきの範囲（長さ）よりも大きくすることで、オーバーエッチングおよびアンダーエッチングを防いでいる。具体的には、ＧａＮベース層４の最大膜厚以下の膜厚であって、ＧａＮベース層４とほぼ同等の厚さとしている。ここでいうＧａＮベース層４の最大膜厚とは、ＧａＮベース層４の上部の凸部の上面から底面までの距離ではなく、前記凸部を除外した領域であって、ベース電極７が接するＧａＮベース層４の上面から底面までの距離をいう。
【００４６】
また、本実施の形態の半導体装置ではメサＭ１の底面は、不純物濃度の低い表面再結合抑制層３の上面に位置することにより空乏化され、表面再結合を抑制することができる。
【００４７】
また、本実施の形態の半導体装置では、Ｍｇ（マグネシウム）の低イオン化率に起因するベース抵抗の高抵抗化を防ぐために、ｐ型窒化物半導体であるＧａＮベース層４上に設けるベース電極７同士の第２方向の間隔を１０μｍ以下、より好ましくは５μｍ以下としている。このように電極間の間隔を一定値以下に規定するのは、以下に図１９および図２０を用いて説明するように、電極間の間隔が広まることに起因して、電極の下層の半導体層内に電流密度が低い領域が生じることを防ぐためである。
【００４８】
図１９に、ベース層内およびコレクタ層内の電流密度を調べるために用いた比較例の半導体装置の一部を破断した斜視図を示す。図１９に示す比較例の半導体装置はＧａＮからなるｎ−型のコレクタ層３１と、コレクタ層３１上に接して形成されたＧａＮからなるｐ＋型のベース層３２と、コレクタ層３１の下面に接して形成されたコレクタ電極３０とを有している。ベース層３２上には、ベース層３２の上面に接するベース電極３３および３４が形成されている。ベース電極３４は平面視において円形の形状を有しており、ベース電極３３は平面視においてベース電極３４を中心とするドーナツ状（環状）の形状を有し、ベース電極３３はベース電極３４の外側に配置されている。
【００４９】
ベース層３２内に導入されたｐ型の不純物であるＭｇ（マグネシウム）の濃度は２×１０１９ｃｍ−３であり、ベース層３２の厚さは０．５μｍである。また、コレクタ層３１内に導入されたｎ型の不純物であるＳｉ（シリコン）の濃度は７×１０１５ｃｍ−３であり、コレクタ層３１の厚さは２５μｍである。
【００５０】
図２０に、図１９に示すコレクタ層３１およびベース層３２のｐｎ接合に５Ｖの順バイアス電圧を印可した際の電流密度分布を、円柱座標系を用いたデバイスシミュレーションにより求めた結果を用いて示す。図２０にはシミュレーション結果を横方向に３つ並べて示しており、図の左側から順に、図１９に示すベース電極３３および３４間の間隔が１５μｍ、１０μｍ、５μｍの場合についての結果をそれぞれ示している。３つのシミュレーション結果はいずれも縦軸を図１９に示すＹ軸方向の距離とし、横軸を図１９に示すＸ軸方向の距離とし、原点を円形のベース電極３４の下面の中心としている。つまり、図２０に示すハッチングを付した構造体は図１９に示すベース電極３３、３４であり、その下にはｐ型ＧａＮベース層内の電流密度分布を示し、さらにその下にはｎ型ＧａＮコレクタ層の電流密度分布をそれぞれ示している。
【００５１】
図２０の左側に示すシミュレーション結果、すなわちベース電極３３、３４（図１９参照）間の間隔が１５μｍの場合には、ベース層３２内およびコレクタ層３１内の両方において、ベース電極３３、３４の間の領域の下部に電流密度が零に近い領域が存在する。これに対し、図２０の中央に示すシミュレーション結果、すなわちベース電極３３、３４（図１９参照）間の間隔が１０μｍの場合、コレクタ層３１内では、コレクタ層３１の端部であってベース電極３３、３４から遠い領域を除く全域で導通している。また、図２０の右側に示すシミュレーション結果、すなわちベース電極３３、３４（図１９参照）間の間隔が５μｍの場合、コレクタ層３１内では、コレクタ層３１の端部であってベース電極３３、３４から遠い領域を除く全域で導通し、コレクタ層上のベース層３２内も全域で導通している。
【００５２】
つまり、図１９に示す半導体装置のように複数のベース電極３３、３４をベース層３２上に並べて配置する場合、隣り合うベース電極３３、３４同士の間の距離が大きすぎると、ベース電極３３、３４の下のベース層３２内またはコレクタ層３１内に電流密度が零に近い領域が生じる。このとき、ベース層内およびコレクタ内の電流密度が低い領域は、ベース電極３３、３４間の領域の直下に発生しやすい。
【００５３】
これに対し、ベース電極３３、３４間の間隔を狭めれば、ＧａＮを含むコレクタ層３１内およびベース層３２内の導通する領域を拡げることができるため、コレクタ層３１およびベース層３２を低抵抗化することができる。これは、ベース電極３３、３４の電極エッジに電流が集中し、発光再結合が促進された結果、自己吸収（フォトン・リサイクリング）により、エネルギー準位の深いＭｇアクセプタのイオン化が促進されたためと考えられる。
【００５４】
上述したように、ベース電極３３、３４間の間隔を１０μｍ以下にすれば、コレクタ層３１内に電流密度が低い領域が発生することを防いで導通領域を拡げ、半導体装置の抵抗を低減することができる。また、特にベース電極３３、３４間の間隔を５μｍ以下にすればコレクタ層３１に加えてベース層３２も導通領域を拡げることができるため、より半導体装置の抵抗を低減することができる。
【００５５】
図１および図２に示す本実施の形態の半導体装置では、第２方向に並ぶベース電極７同士の間隔ｄ１を１０μｍとすることで、ＧａＮコレクタ層２の抵抗値を下げ、半導体装置の性能を向上させることを可能としている。また、間隔ｄ１を５ｎｍ以下にすれば、イオン化率が低いＭｇ（マグネシウム）が導入されたｐ型層であるＧａＮベース層４であっても、その抵抗を低減させることができる。
【００５６】
また、ベース電極７とＧａＮベース層４とが接する界面の端部の直下のｐｎ接合部において、電子および正孔の再結合が特に活発に行われる性質があるため、上記のように間隔ｄ１を狭め、ベース電極７からＧａＮアノード層１９を露出する箇所を多数形成することで、ＧａＮベース層４と接するベース電極７の端部（エッジ部分）が増えて不純物イオンの活性化率が高まる。これにより、より効果的に半導体装置のオン抵抗を低減することができる。
【００５７】
本実施の形態の半導体装置では、窒化物半導体であるベース層からコレクタ層へ十分な正孔が注入され、伝導度変調が起きるとともに、オフセット電圧がほぼ零となる結果、オン抵抗が低く、オン抵抗のばらつきが小さいＨＢＴを実現できる。
【００５８】
以下に、図３〜図９を用いて本実施の形態の半導体装置を構成するＨＢＴの製造工程を説明する。図３〜図９は本実施の形態の半導体装置の製造工程を説明するための断面図である。ここで製造工程を説明するＨＢＴのについて想定する耐圧は、６００〜１２００Ｖであるものとする。
【００５９】
まず、図３に示すように、ｎ＋型のＧａＮ基板１上に低不純物密度のｎ−型のＧａＮコレクタ層２、ｐ−型のＧａＮからなる表面再結合抑制層３、ｐ＋型のＧａＮベース層４、ｎ型のＡｌＧａＮからなるエミッタ層５をＧａＮ基板１の主面側から順次エピタキシャル成長で形成したＡｌＧａＮ／ＧａＮエピタキシャルウエハを準備する。
【００６０】
ＧａＮ基板１に導入されている不純物（例えばＳｉ（シリコン））の密度は、１×１０１８〜１×１０１９ｃｍ−３程度とする。ここではＧａＮ基板１の主面に（０００１）面を用いるが、本願発明はＧａＮ基板の主面の選択によらず、その効果を奏することができる。ＧａＮコレクタ層２の仕様としては、設定している耐圧仕様によって異なってくるが、不純物密度は基板と同一の導電型で１×１０１５〜４×１０１６ｃｍ−３程度とし、膜厚は３〜８０μｍ程度の範囲とする。
【００６１】
表面再結合抑制層３におけるｐ型不純物（例えばＭｇ（マグネシウム））の密度はＧａＮコレクタ層２におけるｎ型不純物密度の最大値以下とし、膜厚はＧａＮベース層４の最大厚さ以下としている。このように表面再結合抑制層３の不純物密度および膜厚を設定することにより、表面再結合抑制層３をメサ底面において空乏化させることができ、かつ、ＧａＮベース層４をメサエッチングする際のエッチング深さにばらつきが生じてもＧａＮコレクタ層２がメサの内壁に露出することを防ぎ、表面再結合抑制層３の表面再結合抑制機能を十分に発揮させることができる。
【００６２】
なお、上記したＧａＮコレクタ層２におけるｎ型不純物密度の最大値とは、ＧａＮコレクタ層２内の不純物分布が一様ではない場合は、表面再結合抑制層３とＧａＮコレクタ層２との界面のＧａＮコレクタ層２のｎ型不純物（例えばＳｉ（シリコン））の密度であるものとする。つまり、表面再結合抑制層３におけるｐ型不純物（例えばＭｇ（マグネシウム））の密度は、表面再結合抑制層３とＧａＮコレクタ層２との界面のＧａＮコレクタ層２の不純物密度以下である。
【００６３】
ＧａＮベース層４は例えば膜厚を０．５〜１μｍとし、ｐ型不純物（例えばＭｇ（マグネシウム））の密度を１×１０１７〜４×１０１９ｃｍ−３程度の範囲で設定する。エミッタ層５は例えば、膜厚を０．５〜１μｍとし、ｎ型不純物（例えばＳｉ（シリコン））の密度を１×１０１７〜４×１０１９ｃｍ−３程度の範囲で設定し、ＡｌＮモル比をＧａＮベース層４との界面で０．１〜０．３程度、上面で０とする傾斜組成構造とすることで、エミッタ電極６との接触抵抗を低減する。なお、エミッタ層５を構成する部材はＡｌＩｎＮあるいはＡｌＧａＩｎＮとしてもよく、エミッタ層５をＧａＮ、ベース層４をＩｎＧａＮにより形成しても同様に実施できる。
【００６４】
表面再結合抑制層３内のｐ型不純物（例えばＭｇ（マグネシウム））の密度はＧａＮコレクタ層２内のｎ型不純物密度の最大値以下であり、表面再結合抑制層３の膜厚はＧａＮベース層４の膜厚以下であるから、表面再結合抑制層３の不純物密度は４×１０１６ｃｍ−３以下とし、膜厚は１μｍ以下とする。
【００６５】
次に、図４に示すように、ＧａＮベース層４上にＴｉ（チタン）およびＡｌ（アルミニウム）を含む金属膜および絶縁膜２２を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングした絶縁膜２２をマスクとして前記金属膜を加工し、前記金属膜からなるエミッタ電極６を形成する。絶縁膜２２は酸化シリコン膜からなる。エミッタ電極６は、ＧａＮ基板１の主面に沿う第１方向に延在する形状を有しており、前記第１方向に直交する第２方向に並んで複数配置される。
【００６６】
次に、図５に示すように、絶縁膜２２をマスクとしてドライエッチング法によりエミッタ層５およびＧａＮベース層４の一部を除去する。ただし、ここでは表面再結合抑制層３の上面は露出させず、エッチング工程ではＧａＮベース層４の途中深さまで達する溝を絶縁膜２２の直下の領域以外の領域に複数形成する。従って、前記溝同士の間であって絶縁膜２２の直下には、絶縁膜２２と同様の幅を有するＧａＮベース層４の凸部が形成される。
【００６７】
次に、図６に示すように、ＫＯＨ（水酸化カリウム）などのアルカリ系ウエットエッチング液を用いてＧａＮベース層４およびエミッタ層５からなる積層膜の側壁にサイドエッチングを行う。これによりＧａＮベース層４の前記凸部およびその上部のエミッタ層５は、エミッタ層５上のエミッタ電極６または絶縁膜２２よりも第２方向の幅が小さくなる。その後、絶縁膜２２をフッ酸により除去する。
【００６８】
次に、図７に示すように、ＧａＮ基板１上の全面に絶縁膜を堆積し、フォトリソグラフィー技術およびドライエッチング法を用いて前記絶縁膜を加工してハードマスク（図示しない）を形成した後、前記絶縁膜をマスクとしてドライエッチング法を用いてＧａＮベース層４および表面再結合抑制層３の一部を除去し、前記絶縁膜をフッ酸を用いて除去することによりメサ（ベースメサ）Ｍ１を形成する。このとき、メサＭ１はＧａＮコレクタ層２を露出せず、ＧａＮベース層４を貫通するように形成されている。つまり、メサＭ１は表面再結合抑制層３の途中深さまで行うメサエッチングにより形成され、その底面には表面再結合抑制層３が露出されている。メサＭ１はベース電極７およびエミッタ電極７ａなどが形成された領域の第１方向または第２方向の外側に形成する。
【００６９】
次に、図８に示すように、アニール（熱処理）によりドライエッチングダメージを除去した後、指向性電子ビーム蒸着法を用いて、例えばＰｄ（パラジウム）およびＡｌ（アルミニウム）の積層膜からなるベース電極７を、ＧａＮベース層４の上面に接するようにエミッタ電極６に対して自己整合的に形成する。このとき、ベース電極７を形成するために蒸着させた金属膜はエミッタ電極６の上面上にもエミッタ電極７ａとして形成される。第２方向に複数並ぶベース電極７同士の間隔ｄ１は１０μｍとする。なお、ベース電極７は指向性電子ビーム蒸着法に限らず、リフトオフ法により形成してもよい。
【００７０】
次に、図９に示すように、ＧａＮ基板１を裏面から研磨するなどして薄層化した後、スパッタリング法などを用いて、ＧａＮ基板１の裏面に順に積層したＴｉ（チタン）およびＡｌ（アルミニウム）の積層膜からなるコレクタ電極８を形成することで、本実施の形態のＨＢＴを形成する。この後の工程では、図示は省略するが、ＧａＮ基板１上の全面を埋込むような層間絶縁膜を形成した後、前記層間絶縁膜を貫通する複数のコンタクトプラグを形成し、ベース電極７またはエミッタ電極７ａなどに前記コンタクトプラグを介して電気的に接続された配線または電極などを形成することで本実施の形態の半導体装置が完成する。
【００７１】
本実施の形態によれば、ベース電極７同士の間隔ｄ１が１０μｍ以下、あるいは５μｍ以下と小さく設定されることで、ベース層からコレクタ層へ十分な正孔が注入されるために伝導度変調が起き、ＨＢＴのオン抵抗が低減されるため、半導体装置の性能を向上させることができる。
【００７２】
また、本実施の形態では、表面再結合抑制層３を設けることで表面再結合電流の発生が抑制され、オフセット電圧がほぼ零となる結果、オン抵抗が低く、オン抵抗のばらつきが小さいＨＢＴを実現できる効果がある。
【００７３】
なお、表面再結合抑制層３として、ｐ−型ＧａＮではなくｐ＋型ＧａＮを用い、イオン注入により高抵抗化させ、実効的にｐ−型ＧａＮとして機能させても、表面再結合抑制の効果を得ることも可能である。
【００７４】
（実施の形態２）
図１０に、本実施の形態の半導体装置を構成するダイオードの平面図を示す。また、図１０のＢ−Ｂ線における断面図を図１１に示す。なお、図１０では図１１に示す表面再結合抑制層１８上、ＧａＮアノード層１９上およびアノード電極２０上に形成された絶縁膜および金属配線などは図示していない。
【００７５】
図１０に示すように、表面再結合抑制層１８上に形成されたＧａＮアノード層１９の上面上には複数のアノード電極２０が配置されている。ここではアノード電極２０の平面視における形状は円形であるものとするが、これに限られず、例えば矩形の平面形状を有していてもよい。
【００７６】
図１１に示すように、本実施の形態の半導体装置は不純物密度が高いｎ＋型のＧａＮ基板１６を有し、ＧａＮ基板１６上には、ＧａＮ基板１６よりも不純物濃度が低いｎ−型のＧａＮドリフト層１７が形成されており、ＧａＮドリフト層１７上には、不純物濃度が低いｐ−型の表面再結合抑制層１８が形成されている。表面再結合抑制層１８上には、不純物濃度が表面再結合抑制層１８よりも高いｐ＋型のＧａＮアノード層１９を介して複数のアノード電極２０がＧａＮアノード層１９の上面に接して形成されている。
【００７７】
表面再結合抑制層１８およびＧａＮアノード層１９には、図１０に示すようにＧａＮアノード層１９を囲むように形成されたメサ（溝）Ｍ２（図１１参照）が形成されており、メサＭ２の底部には表面再結合抑制層１８が露出している。つまり、図１１に示すようにメサＭ２はＧａＮアノード層１９を貫通するように形成されており、メサＭ２の内壁にはＧａＮアノード層１９および表面再結合抑制層１８の側壁が露出している。ただし、メサＭ２はＧａＮドリフト層１７に達していないため、メサＭ２の内壁にはＧａＮドリフト層１７の側壁は露出していない。
【００７８】
メサＭ２の内部を埋め込み、また、表面再結合抑制層１８、ＧａＮアノード層１９およびアノード電極２０を覆うように絶縁膜２２が形成されており、各アノード電極２０の直上には、絶縁膜２２を貫通する接続ビア２３が形成されている。複数の接続ビア２３のそれぞれの上面高さは絶縁膜２２と同じ高さに揃えられており、絶縁膜２２上および接続ビア２３上には金属配線２４が形成されている。金属配線２４は、一つのＧａＮアノード層１９の直上に形成された複数のアノード電極２０の全てに接続ビア２３を介して電気的に接続されている。また、ＧａＮ基板１６の下面の全面に接して、裏面電極であるカソード電極２１が形成されている。本実施の形態の半導体装置を構成する窒化物半導体素子であるダイオードは、ＧａＮ基板１６、ＧａＮドリフト層１７、表面再結合抑制層１８、ＧａＮアノード層１９、アノード電極２０およびカソード電極２１を含むものである。
【００７９】
ＧａＮ基板１６、ＧａＮドリフト層１７、表面再結合抑制層１８およびＧａＮアノード層１９はいずれもＧａＮ（窒化ガリウム）を含む半導体層である。絶縁膜２２は例えば酸化シリコン膜からなる。ここでは接続ビア２３と金属配線２４とを別の層として説明しているが、これらは一括で形成された一体の層であっても構わない。
【００８０】
図１１に示す各アノード電極２０の幅ｄ２は８０μｍとする。なお、ここでいう幅ｄ２とは、ＧａＮ基板１６の主面に沿う方向におけるアノード電極２０の最大の幅を指すものとする。本実施の形態では幅ｄ２は８０μｍとするが、８０μｍ以下であれば他の値でもよく、４０μｍ以下であればより好ましい。
【００８１】
前記実施の形態１の半導体装置と同様に、表面再結合抑制層１８は、メサＭ２を形成する際のメサエッチングで形成される溝の深さのばらつく範囲の長さよりも大きい膜厚を有している。このように表面再結合抑制層１８を膜厚を一定以上の厚さとすることで、メサＭ２の形成する際のエッチング精度が高くなくても、ＧａＮドリフト層１７が露出してしまうオーバーエッチング、またはＧａＮアノード層１９の底面より高い位置でエッチングが止まるアンダーエッチングを防ぐことができる。
【００８２】
上記のような表面再結合抑制層１８をＧａＮドリフト層１７とＧａＮアノード層１９との間に設けることにより、メサＭ２の内壁にＧａＮドリフト層１７が露出しないため、メサＭ２の内壁に露出したＧａＮドリフト層１７の側壁で表面再結合が起こることを防ぐことができる。また、メサＭ２の底面は表面再結合抑制層１８の上面に位置することにより空乏化され、表面再結合を抑制できる。したがって、前記実施の形態１と同様に、オフセット電圧がほぼ零とすることができるため、半導体装置の性能を向上させることができる。また、表面再結合の抑制によりオン抵抗のばらつきを低減することができるため、半導体装置の信頼性を向上させることができる。
【００８３】
ここで、図２１に、摂氏０℃の場合の数種類の活性化率における電流値と、アノード電極の幅との関係を表わすグラフを示す。図２１の縦軸は、図１０に示すように複数のアノード電極を有するＧａＮを含むダイオードに５Ｖの順方向（バイアス）電圧を印加した際の電流値を示し、横軸はアノード電極の幅を示している。
【００８４】
図２１では、本実施の形態の半導体装置と同様の構造を有する半導体装置であって、アノード電極の幅が４０μｍ、８０μｍ、１８０μｍまたは３８０μｍであるＧａＮメサ型ｐｎ接合ダイオードを試作し、アノード電極幅が異なるそれぞれのダイオードについて電流値を測定した実測結果を白い丸で示している。
【００８５】
また、図２１には、自己吸収によるＭｇイオンの活性化率をデバイスシミュレーションを用いて推定した結果をグラフに示している。すなわち、半導体装置内のｐ型層内の不純物であるＭｇイオンの活性化率が１００％の場合のグラフを実線で示し、前記活性化率が１０％の場合のグラフを破線で示し、前記活性化率が１％の場合のグラフをさらに細かい破線で示し、前記活性化率が０．１％の場合のグラフを点線で示している。
【００８６】
図２１に示すように、アノード電極の幅が４０μｍおよび８０μｍの場合に、実測結果（白い丸のプロット位置）の電流値がＭｇイオンの活性化率１００％の場合グラフ（実線で示されているグラフ）の近くにプロットされており、Ｍｇイオンが１００％近くまで活性化していることがわかる。したがって、アノード電極の幅を８０μｍ以下とし、より好ましくは４０μｍ以下とすることにより、常温における活性化率が低いＭｇ（マグネシウム）を不純物（アクセプタ）として含むダイオードであっても、Ｍｇイオンの活性化率を高めることができる。
【００８７】
したがって、本実施の形態の半導体装置では、ＧａＮアノード層１９からＧａＮドリフト層１７へ十分な正孔が注入され、伝導度変調が起きることで、オン抵抗が低いダイオードを実現することができるため、半導体装置の性能を向上させることができる。
【００８８】
なお、アノード電極２０とＧａＮアノード層１９とが接する界面の端部（エッジ部分）の直下のｐｎ接合部において、電子および正孔の再結合が特に活発に行われる性質を利用するため、図１１に示す本実施の形態の半導体装置では、アノード電極２０をＧａＮアノード層１９の上面の全面に延在させて形成させるのではなく、複数のアノード電極２０をＧａＮアノード層１９上に形成している。これにより、ＧａＮアノード層１９と接するアノード電極２０の端部（エッジ部分）が増えてダイオード内の不純物イオンの活性化率が高まるため、より効果的に半導体装置のオン抵抗を低減することができる。
【００８９】
本実施の形態の半導体装置の製造工程は、前記実施の形態１とほぼ同様であるため、詳しい説明は省略する。すなわち、図１１に示すＧａＮ基板１６は図２に示すＧａＮ基板１に対応し、ＧａＮドリフト層１７はＧａＮコレクタ層２と同様に形成され、表面再結合抑制層１８は表面再結合抑制層３と同様に形成され、ＧａＮアノード層１９はＧａＮベース層４と同様に形成される。なお、図２に示すＧａＮベース層４の上部にあるような凸部はＧａＮアノード層１９には形成されない。アノード電極２０は例えばスパッタリング法を用いて形成した金属膜をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングすることで形成することができる。
【００９０】
本実施の形態によれば、アノード層からドリフト層へ十分な正孔が注入され、伝導度変調が起きるとともに、表面再結合がほぼ零となる結果、オン抵抗が低く、順方向の電流−電圧特性のばらつきが小さいｐｎ接合ダイオードを実現することができる。
【００９１】
（実施の形態３）
前記実施の形態２では、メサ（溝）で規定された一つのアノード層上に複数のアノード電極を配置した場合について説明した。これに対し、本実施の形態の半導体装置は、メサによって区切られた複数のアノード層を有し、各アノード層上にアノード電極が接続されている場合のダイオードについて、図１２および図１３を用いて説明する。図１２は本実施の形態の半導体装置を示す断面図であり、図１３は本実施の形態の半導体装置の変形例を示す断面図である。
【００９２】
図１２に示すように、窒化物半導体素子である本実施の形態のダイオードは、図１１に示す前記実施の形態２の半導体装置と同様の構造のＧａＮ基板１６、ＧａＮドリフト層１７およびカソード電極２１を有している。ただし、ＧａＮドリフト層１７上の表面再結合抑制層１８およびＧａＮアノード層１９には、ＧａＮアノード層１９とアノード電極２０ａとが接する複数の界面のそれぞれの直下のＧａＮアノード層１９同士を分離するように、表面再結合抑制層１８の上面を露出するメサ（溝）Ｍ３が形成されている。つまり、表面再結合抑制層１８およびＧａＮアノード層１９からなる積層膜の上面には複数のメサＭ３が形成されることで、表面再結合抑制層１８上には、上部にアノード電極２０ａが接続された複数のＧａＮアノード層１９が形成されている。
【００９３】
また、メサＭ３の内壁、底部およびＧａＮアノード層１９の上面を覆うように、例えばスピン・オン・グラス（spin on glass：ＳＯＧ）膜からなる塗布絶縁膜２５が形成されており、塗布絶縁膜２５は各ＧａＮアノード層１９の直上において、ＧａＮアノード層１９の上面を露出する開口部を有している。複数の前記開口部内には、複数のメサＭ３、複数のＧａＮアノード層１９を覆うように形成されたアノード電極２０ａの一部が埋込まれており、前記開口部の底部においてＧａＮアノード層１９の上面に電気的に接続されている。ここでは、図１１に示す金属配線２４ではなくアノード電極２０ａを用いて配線を行っており、アノード電極２０ａの一部はメサＭ３内においてメサＭ３の内壁に沿って配置されている。
【００９４】
塗布絶縁膜２５の厚さは、メサ上部のＧａＮアノード層１９上における膜厚ｄ３に比較して、メサ底部の表面再結合抑制層１８上の膜厚ｄ４を厚くできるため、アノード電極２０ａを用いて配線を行っても、メサＭ３底部のアノード電極２０ａとカソード電極２１との間の絶縁破壊を回避できる。すなわち、メサＭ３底部において表面再結合抑制層１８の上面に接する領域の塗布絶縁膜２５の膜厚を厚くすることができるため、アノード電極２０ａとカソード電極２１との間に厚い絶縁膜を形成し、それぞれの電極同士の間で絶縁破壊が起こることを防ぐことができる。ＧａＮアノード層１９の上面に接するアノード電極２０ａの幅であって、ＧａＮ基板１６の主面に沿う方向における幅ｄ５は、ＧａＮアノード層１９上の塗布絶縁膜２５の開口部により規定され、その大きさは８０μｍ以下とする。
【００９５】
図１２の構造では、ＧａＮアノード層１９および表面再結合抑制層１８の接合部がメサＭ３の内壁に露出せず、塗布絶縁膜２５とアノード電極２０ａに被覆されている。この場合アノード電極２０ａは、本実施の形態のダイオード内で電子および正孔の再結合により生成するフォトンのうち、メサＭ３の内壁から放出される分のフォトンを反射するミラーとして機能する。この結果、前記実施の形態２のようにメサＭ２（図１１参照）の内壁がアノード電極２０ａにより覆われていない場合に比べて、フォトン・リサイクリング効果が向上し、伝導度変調が促進されるため、半導体装置のオン抵抗をさらに低減することができる。つまり、メサの内側において、当該メサの内壁に沿う金属膜を形成することで、フォトン・リサイクリング効果が向上させることができる。フォトン・リサイクリングとは、半導体装置内で電子および正孔が再結合することにより発生する光のうち、自然に装置外へ放出されるはずの光の一部を再び活性層で吸収し、キャリアを再生する現象をいう。
【００９６】
なお、電子および正孔の再結合によるフォトンの生成率は、ＧａＮアノード層１９と表面再結合抑制層１８との接合ではなく、表面再結合抑制層１８とＧａＮドリフト層１７との接合において最大となる。図１２に示す半導体装置では、フォトン・リサイクリングによってフォトンが生成されるｐ型層とｎ型層との接合部が、メサＭ３の内壁と対向するアノード電極２０ａの面に直交する方向における領域よりも下方に位置する構造となっている。
【００９７】
そこで本発明者らは、アノード電極２０ａのミラー機能によるフォトン反射率を高める目的で、図１３に示す本実施の形態の半導体装置の変形例のように、表面再結合抑制層１８を設けず、ｐ＋型層であるＧａＮアノード層１９とｎ−型層であるＧａＮドリフト層１７を直接接合させたダイオードを用意し、当該ダイオードについてオン抵抗を測定した。この測定では、図１３に示す変形例のダイオードでは、前記実施の形態２と同等の低いオン抵抗が得られたことから、アノード電極２０ａにミラー機能を持たせた場合、表面再結合抑制層１８を設けなくてもオン抵抗を低減する効果を得られることが判明した。
【００９８】
上記変形例では、ＧａＮを用いたダイオードにおいて、図１２に示す表面再結合抑制層１８を設けないことで、フォトンが生成されるｐｎ接合部をメサＭ３の内壁に沿うアノード電極２０ａと同じ高さに配置し、アノード電極２０ａによるミラー機能を向上させている。これによりフォトン・リサイクリング効果を高め、当該ダイオードを含む半導体装置において、より低いオン抵抗を実現することができる。
【００９９】
また、本実施の形態の半導体装置は前記実施の形態２で示したダイオードと同様に、ＧａＮアノード層１９に接する箇所のアノード電極２０の幅を８０μｍ以下とすることで、常温における活性化率が低いＭｇ（マグネシウム）を不純物（アクセプタ）として含むダイオードであっても、Ｍｇイオンの活性化率を高めることができ、ダイオードのオン抵抗を低減することができる。
【０１００】
また、本実施の形態では前記実施の形態２の半導体装置と異なり、ＧａＮアノード層１９を、ＧａＮアノード層１９およびアノード電極２０ａが接する領域の数と同じ数の複数のパターンに分けて形成することで、より効果的にフォトン・リサイクリングを生じさせている。このようにＧａＮアノード層１９を複数に分割するのは、アノード電極２０ａとＧａＮアノード層１９とが接する界面の端部（エッジ部分）の直下のｐｎ接合部において、電子および正孔の再結合が特に活発に行われてフォトンが生じやすい特性を利用するためである。このようにフォトンが生じやすい領域の近傍に、より広い面積の金属膜、すなわちメサＭ３の内壁に沿うアノード電極２０ａを配置するために、メサＭ３の数を増やしてＧａＮアノード層１９を複数に区切ることで、より効果的にフォトン・リサイクリング効果を得ることができ、半導体装置のオン抵抗を低減することができる。
【０１０１】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
例えば、図１２および図１３において、アノード層をベース層とし、アノード電極をベース電極とし、カソード電極をコレクタ電極とする変更を行い、ベース層上にエミッタ層およびエミッタ電極を設ければ、前記実施の形態１に開示したヘテロ接合バイポーラトランジスタ（ＨＢＴ）にベースメサの側面（内壁）まで延在するベース電極によるフォトン反射機能を持たせることも可能である。このように、メサの内側に、当該メサの内壁に沿う金属膜を形成することで、ＨＢＴにおいてもフォトン・リサイクリング効果によるオン抵抗の低減が可能となる。
【産業上の利用可能性】
【０１０３】
本発明は、ＧａＮを含むメサ型のバイポーラトランジスタまたはダイオードの製造技術に適用して有効である。
【符号の説明】
【０１０４】
１ ＧａＮ基板
２ ＧａＮコレクタ層
３ 表面再結合抑制層
４ ＧａＮベース層
５ エミッタ層
６ エミッタ電極
７ ベース電極
７ａ エミッタ電極
８ コレクタ電極
９ ｎ型基板
１０ ｎ型コレクタ層
１１ａ〜１１ｃ ｐ型ベース層
１２ コレクタ電極
１６ ＧａＮ基板
１７ ＧａＮドリフト層
１８ 表面再結合抑制層
１９ ＧａＮアノード層
２０、２０ａ アノード電極
２１ カソード電極
２２ 絶縁膜
２３ 接続ビア
２４ 金属配線
２５ 塗布絶縁膜
３０ コレクタ電極
３１ コレクタ層
３２ ベース層
３３、３４ ベース電極
Ｍ１〜Ｍ４ メサ（溝）
ｄ１ 間隔
ｄ２、ｄ５ 幅
ｄ３、ｄ４ 膜厚
【特許請求の範囲】
【請求項１】
ｎ型基板と、
前記ｎ型基板上に形成されたｎ型窒化物半導体からなる第１半導体層と、
前記第１半導体層上に形成されたｐ型窒化物半導体からなる表面再結合抑制層と、
前記表面再結合抑制層上に形成されたｐ型窒化物半導体からなる第２半導体層と、
を含むｐｎ接合構造体を有し、
前記第２半導体層を開口し前記表面再結合抑制層の上面を底面とするメサを有することを特徴とする半導体装置。
【請求項２】
前記表面再結合抑制層の最大厚さは前記第２半導体層の最大厚さ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記表面再結合抑制層のｐ型不純物密度は、前記表面再結合抑制層および前記第１半導体層の界面における前記第１半導体層のｎ型不純物密度以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記表面再結合抑制層は前記メサの底面において空乏化していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｐｎ接合構造体はバイポーラトランジスタにおけるベース・コレクタ接合を構成し、前記第１半導体層はコレクタ層であり、前記第２半導体層はベース層であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ｐｎ接合構造体はｐｎ接合ダイオードを構成し、前記第１半導体層はドリフト層であり、前記第２半導体層はアノード層であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記表面再結合抑制層および前記第２半導体層にはｐ型の不純物としてＭｇが導入されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ベース層の上面に複数のベース電極が形成され、隣り合う前記ベース電極同士の最小間隔は１０μｍ以下であることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記ベース層の上面に複数のベース電極が形成され、隣り合う前記ベース電極同士の最小間隔は５μｍ以下であることを特徴とする請求項５記載の半導体装置。
【請求項１０】
前記第１半導体層上には前記第２半導体層を介してエミッタ層が形成されていることを特徴とする請求項５記載の半導体装置。
【請求項１１】
前記アノード層の上面に最大幅が８０μｍ以下であるアノード電極を有することを特徴とする請求項６記載の半導体装置。
【請求項１２】
前記アノード層の上面に最大幅が４０μｍ以下であるアノード電極を有することを特徴とする請求項６記載の半導体装置。
【請求項１３】
前記アノード層の上面には複数のアノード電極が形成され、前記複数のアノード電極は相互に電気的に接続されていることを特徴とする請求項６記載の半導体装置。
【請求項１４】
前記メサの内側には、前記メサの内壁に沿って金属膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１】
ｎ型基板と、
前記ｎ型基板上に形成されたｎ型窒化物半導体からなる第１半導体層と、
前記第１半導体層上に形成されたｐ型窒化物半導体からなる表面再結合抑制層と、
前記表面再結合抑制層上に形成されたｐ型窒化物半導体からなる第２半導体層と、
を含むｐｎ接合構造体を有し、
前記第２半導体層を開口し前記表面再結合抑制層の上面を底面とするメサを有することを特徴とする半導体装置。
【請求項２】
前記表面再結合抑制層の最大厚さは前記第２半導体層の最大厚さ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記表面再結合抑制層のｐ型不純物密度は、前記表面再結合抑制層および前記第１半導体層の界面における前記第１半導体層のｎ型不純物密度以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記表面再結合抑制層は前記メサの底面において空乏化していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｐｎ接合構造体はバイポーラトランジスタにおけるベース・コレクタ接合を構成し、前記第１半導体層はコレクタ層であり、前記第２半導体層はベース層であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ｐｎ接合構造体はｐｎ接合ダイオードを構成し、前記第１半導体層はドリフト層であり、前記第２半導体層はアノード層であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記表面再結合抑制層および前記第２半導体層にはｐ型の不純物としてＭｇが導入されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ベース層の上面に複数のベース電極が形成され、隣り合う前記ベース電極同士の最小間隔は１０μｍ以下であることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記ベース層の上面に複数のベース電極が形成され、隣り合う前記ベース電極同士の最小間隔は５μｍ以下であることを特徴とする請求項５記載の半導体装置。
【請求項１０】
前記第１半導体層上には前記第２半導体層を介してエミッタ層が形成されていることを特徴とする請求項５記載の半導体装置。
【請求項１１】
前記アノード層の上面に最大幅が８０μｍ以下であるアノード電極を有することを特徴とする請求項６記載の半導体装置。
【請求項１２】
前記アノード層の上面に最大幅が４０μｍ以下であるアノード電極を有することを特徴とする請求項６記載の半導体装置。
【請求項１３】
前記アノード層の上面には複数のアノード電極が形成され、前記複数のアノード電極は相互に電気的に接続されていることを特徴とする請求項６記載の半導体装置。
【請求項１４】
前記メサの内側には、前記メサの内壁に沿って金属膜が形成されていることを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２１】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２１】
【図２０】
【公開番号】特開２０１３−１１５３９５（Ｐ２０１３−１１５３９５Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６３２０３（Ｐ２０１１−２６３２０３）
【出願日】平成２３年１２月１日（２０１１．１２．１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１２月１日（２０１１．１２．１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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