集積回路
【課題】 ハイサイドのスイッチング素子を大電力による破壊から保護する。
【解決手段】 ハイサイドのスイッチング素子の制御電極が接続される第１の端子と、ローサイドのスイッチング素子の制御電極が接続される第２の端子と、ハイサイドのスイッチング素子とローサイドのスイッチング素子との接続点が接続される第３の端子と、第１の直流電圧が印加される第４の端子と、ハイサイドのスイッチング素子およびローサイドのスイッチング素子をそれぞれオン・オフ制御するための第１および第２のスイッチング信号を生成する信号生成回路と、第１および第２のスイッチング信号をそれぞれバッファリングして第１および第２の端子から出力する出力回路と、を有し、出力回路は、第３の端子と第４の端子との間の電圧が所定の電圧以上の場合に、ハイサイドのスイッチング素子をオフするための制御信号を出力する保護回路を含む。
【解決手段】 ハイサイドのスイッチング素子の制御電極が接続される第１の端子と、ローサイドのスイッチング素子の制御電極が接続される第２の端子と、ハイサイドのスイッチング素子とローサイドのスイッチング素子との接続点が接続される第３の端子と、第１の直流電圧が印加される第４の端子と、ハイサイドのスイッチング素子およびローサイドのスイッチング素子をそれぞれオン・オフ制御するための第１および第２のスイッチング信号を生成する信号生成回路と、第１および第２のスイッチング信号をそれぞれバッファリングして第１および第２の端子から出力する出力回路と、を有し、出力回路は、第３の端子と第４の端子との間の電圧が所定の電圧以上の場合に、ハイサイドのスイッチング素子をオフするための制御信号を出力する保護回路を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
液晶ディスプレイなどの電子機器で使用される直流電圧を生成する電源として、入力電圧をスイッチングして所望の直流電圧を生成するスイッチング電源が一般に知られている。
例えば、特許文献１の図１６および１７では、ＰＷＭ（Pulse Width Modulation：パルス幅変調）制御によってスイッチング信号を生成するスイッチング電源が開示されている。また、例えば、特許文献１の図１５では、ヒステリシス制御（リップル制御）によってスイッチング信号を生成するスイッチング電源が開示されている。
このようにして、ＰＷＭ制御やヒステリシス制御によってスイッチング信号を生成し、所望の直流電圧を生成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１０２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなスイッチング電源回路では、例えば図１２に示すように、スイッチング制御回路１２から出力されるスイッチング信号（Ｓａ，Ｓｂ１）は、出力回路（１４ａ，１４ｃ、特許文献１においてはドライバ３７）によってバッファリングされ、スイッチング素子（３，２）に供給される。そして、出力回路１４ａおよび１４ｃは、例えば図１２に示すように、１段以上のＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補型金属酸化膜半導体）インバータで構成される。
【０００５】
ところで、例えば図１３に示すように、スイッチング電源回路を集積回路１ｄとして構成した場合、スイッチング素子２および３の接続点（スイッチングノード）に接続される端子９４が、端子９７と短絡するなどして、グランド（接地電圧ＧＮＤ）に短絡される可能性があり得る。そして、スイッチング素子２は、この状態（グランド短絡状態）でオンとなると、大きな電流が流れ、当該大電流（大電力）によって破壊されたり発煙したりする場合もある。
【０００６】
また、例えば図１４に示すように、ダイオードＤ１とともにブートストラップ回路を構成するコンデンサＣ１（ブートストラップコンデンサ）が、端子９２に接続されない可能性もあり得る。そして、この状態（ブートオープン状態）では、スイッチング素子２は、ゲート・ソース間の閾値電圧Ｖｔ付近の電圧でオンとなり、オン抵抗Ｒｏｎが高い状態で電流が流れ、当該大電力によって破壊されたり発煙したりする場合もある。
【０００７】
そのため、スイッチング電源回路用の集積回路は、スイッチング素子を内蔵する場合には、このような大電力を検知してスイッチング素子を保護する保護回路を備えることが望ましい。しかしながら、図１２に示したような、外付けのスイッチング素子を駆動する集積回路では、当該大電力を直接検知することができない。
【課題を解決するための手段】
【０００８】
前述した課題を解決する主たる本発明は、第１の直流電圧が入力電極に入力されるハイサイドのスイッチング素子の制御電極が接続される第１の端子と、前記ハイサイドのスイッチング素子と直列に接続され、前記ハイサイドのスイッチング素子と相補的にオン・オフ制御されるローサイドのスイッチング素子の制御電極が接続される第２の端子と、前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子との接続点が接続される第３の端子と、前記第１の直流電圧が印加される第４の端子と、前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子をそれぞれオン・オフ制御するための第１および第２のスイッチング信号を生成する信号生成回路と、前記第１および第２のスイッチング信号をそれぞれバッファリングして前記第１および第２の端子から出力する出力回路と、を有し、前記出力回路は、前記第３の端子と前記第４の端子との間の電圧が所定の電圧以上の場合に、前記ハイサイドのスイッチング素子をオフするための制御信号を出力する保護回路を含むことを特徴とする集積回路である。
【０００９】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１０】
本発明によれば、ハイサイドのスイッチング素子を大電力による破壊から保護することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態におけるレベルシフト回路および出力回路の構成を示す回路ブロック図である。
【図２】本発明の第１実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図３】本発明の第１実施形態におけるレベルシフト回路および出力回路の通常時の動作を説明する図である。
【図４】本発明の第１実施形態において、端子９４がグランドに短絡された場合のレベルシフト回路および出力回路の動作を説明する図である。
【図５】本発明の第１実施形態において、端子９２にコンデンサＣ１が接続されていない場合のレベルシフト回路および出力回路の動作を説明する図である。
【図６】本発明の第２実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図７】本発明の第２実施形態におけるレベルシフト回路および出力回路の構成を示す回路ブロック図である。
【図８】本発明の第２実施形態において、端子９４がグランドに短絡された場合のレベルシフト回路および出力回路の動作を説明する図である。
【図９】本発明の第３実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図１０】本発明の第３実施形態における出力回路の構成を示す回路ブロック図である。
【図１１】本発明の第３実施形態において、端子９４がグランドに短絡された場合の出力回路の動作を説明する図である。
【図１２】ＣＭＯＳインバータで構成された出力回路を備えた一般的なスイッチング電源回路の構成の一例を示す回路ブロック図である。
【図１３】図１２に示したスイッチング電源回路において、端子９４がグランドに短絡された場合の出力回路の動作を説明する図である。
【図１４】図１２に示したスイッチング電源回路において、端子９２にコンデンサＣ１が接続されていない場合の出力回路の動作を説明する図である。
【発明を実施するための形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＜第１実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図２を参照して、本発明の第１の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００１４】
図２に示されているスイッチング電源回路は、集積回路１ａ、スイッチング素子２、３、コイル４、コンデンサ５、Ｃ１、Ｃ２、抵抗６、７、およびダイオードＤ１を含んで構成されている。また、集積回路１ａは、端子９１ないし９８を備え、電圧調整回路１１、スイッチング制御回路１２、レベルシフト回路１３ａ、および出力回路１４ａ、１５ａを含んで構成されている。なお、本実施形態では、一例として、スイッチング素子２および３がいずれもＮＭＯＳ（N-channel MOS：Ｎチャネル金属酸化膜半導体）トランジスタである場合について説明する。
【００１５】
電圧調整回路１１には、（第４の）端子９１を介して入力電圧Ｖｉｎ（第１の直流電圧）が入力されている。また、電圧調整回路１１からは、電圧ＶＤＤが出力されている。
【００１６】
スイッチング制御回路１２（信号生成回路）には、電圧ＶＤＤが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ１が出力されている。
【００１７】
（第２の）スイッチング信号Ｓａは、出力回路１４ａに入力されている。また、出力回路１４ａからは、（第２の）端子９６を介して駆動信号Ｌｄｒｖが出力されている。なお、出力回路１４ａは、端子９５および９７間の電圧を電源とし、端子９５には、電圧ＶＤＤが印加され、端子９７は、グランドに接続されている。そして、端子９５および９７間には、コンデンサＣ２が接続されている。
【００１８】
一方、（第１の）スイッチング信号Ｓｂ１は、レベルシフト回路１３ａに入力されている。また、レベルシフト回路１３ａからは、スイッチング信号Ｓｂ２が出力されている。なお、レベルシフト回路１３ａは、端子９２および９７間の電圧を電源とし、（第５の）端子９２には、電圧Ｖｂｔが印加されている。
【００１９】
出力回路１５ａには、スイッチング信号Ｓｂ２が入力されている。また、出力回路１５ａからは、（第１の）端子９３を介して駆動信号Ｈｄｒｖが出力されている。さらに、出力回路１５ａからスイッチング制御回路１２には、ハイサイドイネーブル信号Ｈｅｎが入力されている。なお、出力回路１５ａは、端子９２および９４間の電圧と、端子９１および９７間の電圧とを電源とし、端子９４には、電圧Ｖｓｗが印加されている。そして、端子９２および９４間には、コンデンサＣ１が接続され、端子９５には、ダイオードＤ１のアノードが接続され、端子９２には、ダイオードＤ１のカソードが接続されている。
【００２０】
スイッチング素子２のドレイン（入力電極）には、入力電圧Ｖｉｎが入力され、ゲート（制御電極）には、端子９３を介して駆動信号Ｈｄｒｖが入力されている。また、スイッチング素子３のソースは、端子９７に接続され、ドレインは、スイッチング素子２のソースに接続され、ゲート（制御電極）には、端子９６を介して駆動信号Ｌｄｒｖが入力されている。そして、スイッチング素子２および３の接続点は、（第３の）端子９４に接続されている。
【００２１】
コイル４の一端は、スイッチング素子２および３の接続点に接続され、他端は、コンデンサ５の一端に接続されている。また、コンデンサ５の他端は、グランドに接続されている。そして、コイル４とコンデンサ５との接続点は、出力電圧Ｖｏｕｔ（第２の直流電圧）を出力する、当該スイッチング電源回路の出力ノードとなっている。
【００２２】
抵抗６および７は、直列に接続され、抵抗６の一端が出力ノードに接続され、抵抗７の一端がグランドに接続されている。また、抵抗６および７の接続点は、端子９８に接続され、当該接続点の電圧が帰還電圧Ｖｆｂとして集積回路１ａに入力されている。
【００２３】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００２４】
集積回路１ａの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤを生成し、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１４ａに供給され、電源として用いられる。また、コンデンサＣ１およびダイオードＤ１は、ブートストラップ回路を構成し、電圧ＶＤＤから、スイッチング素子２をオン・オフ制御するための電圧Ｖｂｔ（ブートストラップ電圧）を生成する。
【００２５】
ハイサイドのスイッチング素子２は、駆動信号Ｈｄｒｖに応じてオン・オフ制御され、入力電圧Ｖｉｎをスイッチングして交流電圧に変換する。また、ローサイドのスイッチング素子３は、駆動信号Ｌｄｒｖに応じて、スイッチング素子２と相補的にオン・オフ制御される。そして、スイッチング素子３、コイル４、およびコンデンサ５は、整流平滑回路を構成し、上記交流電圧を整流および平滑化して、直流電圧である出力電圧Ｖｏｕｔを出力する。なお、コイル４に流れる電流Ｉ３は、スイッチング素子２がオンの間に流れる電流Ｉ１と、スイッチング素子３がオンの間に流れる電流Ｉ２との和となる。
【００２６】
抵抗６および７は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを生成する。また、スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔが所望の目標電圧となるよう、ＰＷＭ制御やヒステリシス制御によってスイッチング信号ＳａおよびＳｂ１を生成する。ここで、スイッチング信号ＳａおよびＳｂ１は、ハイ・レベルおよびロー・レベルの電圧がそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤであり、レベルシフト回路１３ａは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトして、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｂｔ）を出力する。
【００２７】
出力回路１４ａは、スイッチング信号Ｓａ（ＧＮＤ〜ＶＤＤ）をバッファリングして、駆動信号Ｌｄｒｖ（ＧＮＤ〜ＶＤＤ）を端子９６から出力する。一方、出力回路１５ａは、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｂｔ）をバッファリングして、駆動信号Ｈｄｒｖ（Ｖｓｗ〜Ｖｂｔ）を端子９３から出力する。
【００２８】
なお、スイッチング素子２および３は、いずれもＮＭＯＳトランジスタであるので、それぞれ駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号Ｈｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子２のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号Ｌｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００２９】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ１）を出力回路（１４ａ，１５ａ）によってバッファリングして、スイッチング素子（３，２）に供給する。
【００３０】
なお、後述するように、本実施形態のスイッチング電源回路において、出力回路１５ａは、スイッチング素子２をオンした場合に、前述したグランド短絡状態やブートオープン状態を検知すると、ハイサイドイネーブル信号Ｈｅｎをロー・レベルとする。そして、スイッチング制御回路１２は、当該ロー・レベルのハイサイドイネーブル信号Ｈｅｎ（制御信号）に基づいて、スイッチング素子２をオフするようなスイッチング信号Ｓｂ１を出力する。
【００３１】
＝＝＝レベルシフト回路および出力回路の構成＝＝＝
以下、図１を参照して、本実施形態におけるレベルシフト回路および出力回路の構成について説明する。なお、ローサイドの出力回路１４ａは、図１２に示した出力回路１４ａと同様の構成となっており、ここでは、レベルシフト回路１３ａおよびハイサイドの出力回路１５ａの構成について説明するものとする。
【００３２】
図１に示されているレベルシフト回路１３ａは、（ＣＭＯＳ）インバータＩＶ４、ＮＭＯＳトランジスタＮ１、Ｎ２、およびＰＭＯＳ（P-channel MOS：Ｐチャネル金属酸化膜半導体）トランジスタＰ１、Ｐ２を含んで構成されている。また、出力回路１５ａは、インバータＩＶ１ないしＩＶ３、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮを含んで構成されている。
【００３３】
スイッチング信号Ｓｂ１は、インバータＩＶ４を介してＮＭＯＳトランジスタＮ１のゲートに入力されている。また、スイッチング信号Ｓｂ１は、ＮＭＯＳトランジスタＮ２のゲートにも入力されている。さらに、ＮＭＯＳトランジスタＮ１およびＮ２のソースは、いずれも端子９７に接続されている。
【００３４】
ＰＭＯＳトランジスタＰ１は、ＮＭＯＳトランジスタＮ１と直列に接続され、ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２と直列に接続されている。また、ＰＭＯＳトランジスタＰ１およびＰ２のソースは、いずれも端子９２に接続されている。そして、ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続点に接続され、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続点に接続されている。さらに、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続点は、スイッチング信号Ｓｂ２の出力ノードとなっている。
【００３５】
出力回路１５ａは、バッファ回路と保護回路とに大別することができる。バッファ回路は、３段のインバータＩＶ１ないしＩＶ３で構成され、保護回路は、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮで構成されている。
【００３６】
インバータＩＶ１ないしＩＶ３は、端子９２および９４間の電圧を電源とし、それぞれの出力信号が次段のインバータに入力されるように、当該順序で直列に接続されている。そして、インバータＩＶ１には、スイッチング信号Ｓｂ２が入力され、インバータＩＶ３から出力される駆動信号Ｈｄｒｖは、端子９３を介してスイッチング素子２のゲートに入力されている。
【００３７】
ダイオード接続されたＰＭＯＳトランジスタＰ４のソースは、端子９１に接続され、ドレインは、端子９７に接続された電流源Ｓ１に接続されている。また、ＰＭＯＳトランジスタＰ３のソースは、端子９１に接続され、ドレインは、ＰＭＯＳトランジスタＰ４のドレインに接続され、ゲートは、端子９４に接続されている。さらに、ＰＭＯＳトランジスタＰ５は、ＰＭＯＳトランジスタＰ４とカレントミラー回路を構成し、ＰＭＯＳトランジスタＰ５に流れる電流Ｉ５は、電流検知回路ＩＳＮに入力されている。そして、電流検知回路ＩＳＮから出力されるハイサイドイネーブル信号Ｈｅｎは、スイッチング制御回路１２に入力されている。
【００３８】
＝＝＝レベルシフト回路および出力回路の動作＝＝＝
以下、図３ないし図５を適宜参照して、レベルシフト回路１３ａおよび出力回路１５ａの動作について説明する。
なお、以下の説明においては、一例として、Ｖｉｎ＝１５Ｖ、ＶＤＤ＝５Ｖ、ＧＮＤ＝０Ｖとする。また、一例として、スイッチング素子を含むＭＯＳトランジスタのゲート・ソース間の閾値電圧Ｖｔ（絶対値）を１．３Ｖとする。
【００３９】
まず、図３を参照して、集積回路１ａの端子９４がグランド短絡状態でもなく、端子９２がブートオープン状態でもない、通常時の動作について説明する。
レベルシフト回路１３ａは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトしつつ、論理レベルを反転して、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｂｔ）を出力する。また、インバータＩＶ１ないしＩＶ３は、スイッチング信号Ｓｂ２の論理レベルを反転して、駆動信号Ｈｄｒｖ（Ｖｓｗ〜Ｖｂｔ）を出力する。
【００４０】
したがって、図３に示すように、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖもハイ・レベルとなり、スイッチング素子２はオンとなる。また、スイッチング素子２がオンとなると、端子９４の電圧Ｖｓｗは、端子９１の電圧Ｖｉｎと等しくなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｉｎ−Ｖｓｗ）が０Ｖ（＜Ｖｔ）となり、オフとなる。さらに、ＰＭＯＳトランジスタＰ３がオフとなると、ＰＭＯＳトランジスタＰ４およびＰ５にそれぞれ電流Ｉ４およびＩ５が流れることとなる。そして、電流検知回路ＩＳＮは、電流Ｉ５が流れていることを検知して、ハイ・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４１】
一方、スイッチング信号Ｓｂ１がロー・レベルとなると、駆動信号Ｈｄｒｖもロー・レベルとなり、スイッチング素子２はオフとなる。また、スイッチング素子２と相補的にオン・オフ制御されるスイッチング素子３がオンとなり、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。さらに、ＰＭＯＳトランジスタＰ３がオンとなると、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなる。そして、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４２】
このようにして、通常時には、出力回路１５ａは、スイッチング信号Ｓｂ２をバッファリングして、スイッチング信号Ｓｂ１と同相の駆動信号Ｈｄｒｖをスイッチング素子２に供給する。
【００４３】
なお、前述したように、スイッチング制御回路１２は、ハイサイドイネーブル信号Ｈｅｎがロー・レベルの場合に、スイッチング素子２をオフするように、スイッチング信号Ｓｂ１をロー・レベルとする。しかしながら、通常時においては、ハイサイドイネーブル信号Ｈｅｎがロー・レベルとなるのは、スイッチング信号Ｓｂ１がロー・レベルの場合であるため、ハイサイドイネーブル信号Ｈｅｎは、スイッチング素子２のオン・オフ制御に影響を与えない。
【００４４】
次に、図４を参照して、集積回路１ａの端子９４がグランドに短絡されたグランド短絡状態の場合の動作について説明する。
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖもハイ・レベルとなり、スイッチング素子２はオンとなる。しかしながら、グランド短絡状態では、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４５】
したがって、図４に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖもロー・レベルとし、スイッチング素子２をオフする。
【００４６】
このようにして、グランド短絡状態においては、出力回路１５ａの保護回路は、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｉｎ−Ｖｓｗ）が閾値電圧Ｖｔ（所定の電圧）以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎ（制御信号）を出力して、スイッチング素子２をオフする。したがって、スイッチング素子２は、大きな電流が流れ続けることはなく、大電力による破壊から保護されている。
【００４７】
次に、図５を参照して、集積回路１ａの端子９２にコンデンサＣ１が接続されていないブートオープン状態の場合の動作について説明する。この場合、ダイオードＤ１の順方向降下電圧ＶＤを０．７Ｖとすると、端子９２の電圧Ｖｂｔは、４．３Ｖ（＝ＶＤＤ−ＶＤ）となる。
【００４８】
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖもハイ・レベルとなる。しかしながら、ブートオープン状態では、駆動信号Ｈｄｒｖのハイ・レベルの電圧は４．３Ｖ（＝Ｖｂｔ）であるため、端子９４の電圧Ｖｓｗは、スイッチング素子２が閾値電圧Ｖｔ付近の電圧でオンとなる、３Ｖ（＝Ｖｂｔ−Ｖｔ）付近に次第に収束する。この場合、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１２Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４９】
したがって、図５に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖもロー・レベルとし、スイッチング素子２をオフする。
【００５０】
このようにして、ブートオープン状態においても、グランド短絡状態と同様に、出力回路１５ａの保護回路は、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力して、スイッチング素子２をオフする。したがって、スイッチング素子２は、オン抵抗Ｒｏｎが高い状態で電流が流れ続けることはなく、大電力による破壊から保護されている。
【００５１】
＜第２実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図６を参照して、本発明の第２の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００５２】
図６に示されているスイッチング電源回路は、集積回路１ｂ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｂは、端子９１、９３ないし９９を備え、電圧調整回路１１、スイッチング制御回路１２、レベルシフト回路１３ｂ、および出力回路１４ａ、１５ｂを含んで構成されている。なお、本実施形態では、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタであり、ローサイド側の構成は、第１実施形態のスイッチング電源回路と同様である。以下、主としてハイサイド側の構成について説明する。
【００５３】
電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎが入力されている。また、電圧調整回路１１からは、電圧ＶＤＤおよびＶｉｎ−５が出力されている。
スイッチング制御回路１２から出力されるスイッチング信号Ｓｂ１は、レベルシフト回路１３ｂに入力されている。また、レベルシフト回路１３ｂからは、スイッチング信号Ｓｂ２が出力されている。なお、レベルシフト回路１３ｂは、端子９１および９７間の電圧を電源とし、端子９７は、グランドに接続されている。
【００５４】
出力回路１５ｂには、スイッチング信号Ｓｂ２および端子９４の電圧Ｖｓｗが入力されている。また、出力回路１５ｂからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。さらに、出力回路１５ｂからスイッチング制御回路１２には、ハイサイドイネーブル信号Ｈｅｎが入力されている。なお、出力回路１５ｂは、端子９１および９９間の電圧と、端子９１および９７間の電圧とを電源とし、端子９９には、電圧Ｖｉｎ−５が印加されている。そして、端子９１および９９間には、コンデンサＣ１が接続されている。なお、本実施形態では、ブートストラップ電圧を生成するためのダイオードは不要である。
【００５５】
スイッチング素子８のソース（入力電極）には、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲート（制御電極）には、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点は、端子９４に接続されている。
【００５６】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００５７】
集積回路１ｂの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤおよびＶｉｎ−５を生成する。また、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１４ａに供給され、電源として用いられる。一方、電圧Ｖｉｎ−５は、出力回路１５ｂに供給され、電源として用いられる。
【００５８】
スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂ１を生成する。ここで、スイッチング信号ＳａおよびＳｂ１は、ハイ・レベルおよびロー・レベルの電圧がそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤであり、レベルシフト回路１３ｂは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトして、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｉｎ）を出力する。
【００５９】
出力回路１４ａは、スイッチング信号Ｓａ（ＧＮＤ〜ＶＤＤ）をバッファリングして、駆動信号Ｌｄｒｖ（ＧＮＤ〜ＶＤＤ）を端子９６から出力する。一方、出力回路１５ｂは、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｉｎ）をバッファリングして、駆動信号Ｈｄｒｖ（Ｖｉｎ−５〜Ｖｉｎ）を端子９３から出力する。そして、スイッチング素子８および３は、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。
【００６０】
なお、スイッチング素子８は、ＰＭＯＳトランジスタであるので、駆動信号Ｈｄｒｖがハイ・レベルの間オフとなり、ロー・レベルの間オンとなる。一方、スイッチング素子３は、ＮＭＯＳトランジスタであるので、駆動信号Ｌｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがロー・レベルとなる時間、すなわち、スイッチング素子８のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００６１】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ１）を出力回路（１４ａ，１５ｂ）によってバッファリングして、スイッチング素子（３，８）に供給する。
【００６２】
なお、本実施形態のスイッチング電源回路において、出力回路１５ｂは、スイッチング素子８をオンした場合に、グランド短絡状態を検知すると、ハイサイドイネーブル信号Ｈｅｎをロー・レベルとする。そして、スイッチング制御回路１２は、当該ロー・レベルのハイサイドイネーブル信号Ｈｅｎに基づいて、スイッチング素子８をオフするようなスイッチング信号Ｓｂ１を出力する。
【００６３】
＝＝＝レベルシフト回路および出力回路の構成＝＝＝
以下、図７を参照して、本実施形態におけるレベルシフト回路および出力回路の構成について説明する。ここでは、レベルシフト回路１３ｂおよびハイサイドの出力回路１５ｂの構成について説明するものとする。
【００６４】
図７に示されているレベルシフト回路１３ｂは、インバータＩＶ４、ＮＭＯＳトランジスタＮ１、Ｎ２、およびＰＭＯＳトランジスタＰ１、Ｐ２を含んで構成されている。また、出力回路１５ｂは、インバータＩＶ１、ＩＶ２、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮを含んで構成されている。なお、レベルシフト回路１３ｂの構成は、ＰＭＯＳトランジスタＰ１およびＰ２のソースが端子９１に接続されている点を除いて、レベルシフト回路１３ａと同様である。
【００６５】
出力回路１５ｂのうち、バッファ回路は、２段のインバータＩＶ１およびＩＶ２で構成され、保護回路は、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮで構成されている。なお、出力回路１５ｂにおいて、保護回路の構成は、出力回路１５ａと同様である。
【００６６】
インバータＩＶ１およびＩＶ２は、端子９１および９９間の電圧を電源とし、当該順序で直列に接続されている。そして、インバータＩＶ１には、スイッチング信号Ｓｂ２が入力され、インバータＩＶ２には、インバータＩＶ１の出力信号が入力され、インバータＩＶ２から出力される駆動信号Ｈｄｒｖは、端子９３を介してスイッチング素子８のゲートに入力されている。
【００６７】
＝＝＝レベルシフト回路および出力回路の動作＝＝＝
以下、図８を適宜参照して、レベルシフト回路１３ｂおよび出力回路１５ｂの動作について説明する。
なお、以下の説明においては、一例として、Ｖｉｎ＝１５Ｖ、Ｖｉｎ−５＝１０Ｖ、ＧＮＤ＝０Ｖとする。また、ＭＯＳトランジスタのゲート・ソース間の閾値電圧Ｖｔとして、第１実施形態と同様の一例を用いることとする。
【００６８】
まず、集積回路１ｂの端子９４がグランド短絡状態でない、通常時の動作について説明する。
レベルシフト回路１３ｂは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトしつつ、論理レベルを反転して、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｉｎ）を出力する。また、インバータＩＶ１およびＩＶ２は、スイッチング信号Ｓｂ２の論理レベルを反転せずに、駆動信号Ｈｄｒｖ（Ｖｉｎ−５〜Ｖｉｎ）を出力する。
【００６９】
したがって、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなる。そして、第１実施形態と同様に、電流検知回路ＩＳＮは、ハイ・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。一方、スイッチング信号Ｓｂ１がロー・レベルとなると、駆動信号Ｈｄｒｖはハイ・レベルとなり、スイッチング素子８はオフとなる。そして、第１実施形態と同様に、電流検知回路ＩＳＮは、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００７０】
このようにして、通常時には、出力回路１５ｂは、スイッチング信号Ｓｂ２をバッファリングして、スイッチング信号Ｓｂ１と逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。
【００７１】
次に、図８を参照して、集積回路１ｂの端子９４がグランドに短絡されたグランド短絡状態の場合の動作について説明する。
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなる。しかしながら、グランド短絡状態では、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００７２】
したがって、図８に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖをハイ・レベルとし、スイッチング素子８をオフする。
【００７３】
このようにして、グランド短絡状態においては、出力回路１５ｂの保護回路は、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔ以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力して、スイッチング素子８をオフする。したがって、スイッチング素子８は、大きな電流が流れ続けることはなく、大電力による破壊から保護されている。
【００７４】
＜第３実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図９を参照して、本発明の第３の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００７５】
図９に示されているスイッチング電源回路は、集積回路１ｃ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｃは、端子９１、９３、９４、９６ないし９８を備え、スイッチング制御回路１２、および出力回路１４ｂ、１５ｃを含んで構成されている。なお、本実施形態では、第２実施形態と同様に、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタである。
【００７６】
スイッチング制御回路１２には、入力電圧Ｖｉｎが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ１が出力されている。
【００７７】
出力回路１４ｂには、スイッチング信号Ｓａが入力され、出力回路１４ｂからは、端子９６を介して駆動信号Ｌｄｒｖが出力されている。一方、出力回路１５ｃには、スイッチング信号Ｓｂ１および端子９４の電圧Ｖｓｗが入力され、出力回路１５ｃからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。さらに、出力回路１５ｃからスイッチング制御回路１２には、ハイサイドイネーブル信号Ｈｅｎが入力されている。なお、出力回路１４ｂおよび１５ｃは、いずれも端子９１および９７間の電圧を電源とし、端子９７は、グランドに接続されている。そして、端子９１および９７間には、コンデンサＣ１が接続されている。
【００７８】
スイッチング素子８のソース（入力電極）には、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲート（制御電極）には、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点は、端子９４に接続されている。
【００７９】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００８０】
集積回路１ｃのスイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂ１を生成する。ここで、スイッチング信号ＳａおよびＳｂ１は、ハイ・レベルおよびロー・レベルの電圧がそれぞれ入力電圧Ｖｉｎおよび接地電圧ＧＮＤであり、出力回路１４ｂは、スイッチング信号Ｓａ（ＧＮＤ〜Ｖｉｎ）をバッファリングして、駆動信号Ｌｄｒｖ（ＧＮＤ〜Ｖｉｎ）を端子９６から出力する。一方、出力回路１５ｃは、スイッチング信号Ｓｂ１（ＧＮＤ〜Ｖｉｎ）をバッファリングして、駆動信号Ｈｄｒｖ（ＧＮＤ〜Ｖｉｎ）を端子９３から出力する。そして、スイッチング素子８および３は、第２実施形態と同様に、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。
【００８１】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ１）を出力回路（１４ｂ，１５ｃ）によってバッファリングして、スイッチング素子（３，８）に供給する。
【００８２】
なお、本実施形態のスイッチング電源回路において、出力回路１５ｃは、スイッチング素子８をオンした場合に、グランド短絡状態を検知すると、ハイサイドイネーブル信号Ｈｅｎをロー・レベルとする。そして、スイッチング制御回路１２は、当該ロー・レベルのハイサイドイネーブル信号Ｈｅｎに基づいて、スイッチング素子８をオフするようなスイッチング信号Ｓｂ１を出力する。
【００８３】
＝＝＝出力回路の構成＝＝＝
以下、図１０を参照して、本実施形態における出力回路の構成について説明する。なお、ローサイドの出力回路１４ｂは、端子９１および９７間の電圧を電源とする点を除いて、図１２に示した出力回路１４ａと同様の構成となっており、ここでは、ハイサイドの出力回路１５ｃの構成について説明するものとする。
【００８４】
図１０に示されている出力回路１５ｃは、インバータＩＶ１ないしＩＶ３、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮを含んで構成されている。
【００８５】
出力回路１５ｃのうち、バッファ回路は、３段のインバータＩＶ１ないしＩＶ３で構成され、保護回路は、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮで構成されている。なお、出力回路１５ｃにおいて、保護回路の構成は、出力回路１５ａおよび１５ｂと同様である。
【００８６】
インバータＩＶ１ないしＩＶ３は、端子９１および９７間の電圧を電源とし、それぞれの出力信号が次段のインバータに入力されるように、当該順序で直列に接続されている。そして、インバータＩＶ１には、スイッチング信号Ｓｂ１が入力され、インバータＩＶ３から出力される駆動信号Ｈｄｒｖは、端子９３を介してスイッチング素子８のゲートに入力されている。
【００８７】
＝＝＝出力回路の動作＝＝＝
以下、図１１を適宜参照して、出力回路１５ｃの動作について説明する。
なお、以下の説明においては、一例として、Ｖｉｎ＝１５Ｖ、ＧＮＤ＝０Ｖとする。また、ＭＯＳトランジスタのゲート・ソース間の閾値電圧Ｖｔとして、第１および第２実施形態と同様の一例を用いることとする。
【００８８】
まず、集積回路１ｃの端子９４がグランド短絡状態でない、通常時の動作について説明する。
インバータＩＶ１ないしＩＶ３は、スイッチング信号Ｓｂ１（ＧＮＤ〜Ｖｉｎ）の論理レベルを反転して、駆動信号Ｈｄｒｖ（ＧＮＤ〜Ｖｉｎ）を出力する。したがって、第２実施形態と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなり、電流検知回路ＩＳＮは、ハイ・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。一方、スイッチング信号Ｓｂ１がロー・レベルとなると、駆動信号Ｈｄｒｖはハイ・レベルとなり、スイッチング素子８はオフとなり、電流検知回路ＩＳＮは、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
このようにして、通常時には、出力回路１５ｃは、スイッチング信号Ｓｂ１をバッファリングして、スイッチング信号Ｓｂ１と逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。
【００８９】
次に、図１１を参照して、集積回路１ｃの端子９４がグランドに短絡されたグランド短絡状態の場合の動作について説明する。
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなる。しかしながら、グランド短絡状態では、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００９０】
したがって、図１１に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖをハイ・レベルとし、スイッチング素子８をオフする。
【００９１】
このようにして、グランド短絡状態においては、出力回路１５ｃの保護回路は、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔ以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力して、スイッチング素子８をオフする。したがって、スイッチング素子８は、大きな電流が流れ続けることはなく、大電力による破壊から保護されている。
【００９２】
前述したように、集積回路１ａないし１ｃにおいて、スイッチングノードが接続される端子９４と、入力電圧Ｖｉｎが印加される端子９１との間の電圧（Ｖｉｎ−Ｖｓｗ）が所定の電圧Ｖｔ以上の場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力することによって、グランド短絡状態の場合やブートオープン状態の場合に、ハイサイドのスイッチング素子をオフして、大電力による破壊から保護することができる。
【００９３】
また、バッファ回路を１段以上のＣＭＯＳインバータインバータで構成することによって、通常時には、スイッチング信号Ｓｂ１（Ｓａ）をバッファリングして、同相または逆相の駆動信号Ｈｄｒｖ（Ｌｄｒｖ）をスイッチング素子に供給することができる。
【００９４】
また、ハイサイドのスイッチング素子２がＮＭＯＳトランジスタである場合に、スイッチング信号Ｓｂ１を出力回路１５ａによってバッファリングして、スイッチング素子２に供給することによって、グランド短絡状態だけでなく、ブートオープン状態も検知して、ハイサイドのスイッチング素子をオフして、大電力による破壊から保護することができる。
【００９５】
また、ＰチャネルＭＯＳトランジスタＰ３のソースを端子９１に接続し、ゲートを端子９４に接続することによって、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔ以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、グランド短絡状態やブートオープン状態を検知することができる。
【００９６】
また、出力回路１５ａないし１５ｃをそれぞれスイッチング電源回路用の集積回路１ａないし１ｃに用いることによって、外付けのスイッチング素子を駆動する方式のスイッチング電源回路においても、ハイサイドのスイッチング素子を大電力による破壊から保護することができる。
【００９７】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００９８】
上記実施形態では、スイッチング電源回路用の集積回路１ａないし１ｃについて説明したが、これに限定されるものではない。出力回路１５ａないし１５ｃは、例えばモータ駆動回路用のプリドライバなど、外付けのＭＯＳトランジスタを駆動する他の集積回路にも用いることができる。
【符号の説明】
【００９９】
１ａ〜１ｄ 集積回路
２、３、８ スイッチング素子
４ コイル
５ コンデンサ
６、７ 抵抗
１１ 電圧調整回路
１２ スイッチング制御回路
１３ａ〜１３ｃ レベルシフト回路
１４ａ〜１４ｃ、１５ａ〜１５ｃ 出力回路
９１〜９９ 端子
Ｐ１〜Ｐ５ ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）トランジスタ
Ｎ１、Ｎ２ ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｄ１ ダイオード
Ｓ１ 電流源
ＩＳＮ 電流検知回路
ＩＶ１〜ＩＶ４ （ＣＭＯＳ）インバータ
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
液晶ディスプレイなどの電子機器で使用される直流電圧を生成する電源として、入力電圧をスイッチングして所望の直流電圧を生成するスイッチング電源が一般に知られている。
例えば、特許文献１の図１６および１７では、ＰＷＭ（Pulse Width Modulation：パルス幅変調）制御によってスイッチング信号を生成するスイッチング電源が開示されている。また、例えば、特許文献１の図１５では、ヒステリシス制御（リップル制御）によってスイッチング信号を生成するスイッチング電源が開示されている。
このようにして、ＰＷＭ制御やヒステリシス制御によってスイッチング信号を生成し、所望の直流電圧を生成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１０２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなスイッチング電源回路では、例えば図１２に示すように、スイッチング制御回路１２から出力されるスイッチング信号（Ｓａ，Ｓｂ１）は、出力回路（１４ａ，１４ｃ、特許文献１においてはドライバ３７）によってバッファリングされ、スイッチング素子（３，２）に供給される。そして、出力回路１４ａおよび１４ｃは、例えば図１２に示すように、１段以上のＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補型金属酸化膜半導体）インバータで構成される。
【０００５】
ところで、例えば図１３に示すように、スイッチング電源回路を集積回路１ｄとして構成した場合、スイッチング素子２および３の接続点（スイッチングノード）に接続される端子９４が、端子９７と短絡するなどして、グランド（接地電圧ＧＮＤ）に短絡される可能性があり得る。そして、スイッチング素子２は、この状態（グランド短絡状態）でオンとなると、大きな電流が流れ、当該大電流（大電力）によって破壊されたり発煙したりする場合もある。
【０００６】
また、例えば図１４に示すように、ダイオードＤ１とともにブートストラップ回路を構成するコンデンサＣ１（ブートストラップコンデンサ）が、端子９２に接続されない可能性もあり得る。そして、この状態（ブートオープン状態）では、スイッチング素子２は、ゲート・ソース間の閾値電圧Ｖｔ付近の電圧でオンとなり、オン抵抗Ｒｏｎが高い状態で電流が流れ、当該大電力によって破壊されたり発煙したりする場合もある。
【０００７】
そのため、スイッチング電源回路用の集積回路は、スイッチング素子を内蔵する場合には、このような大電力を検知してスイッチング素子を保護する保護回路を備えることが望ましい。しかしながら、図１２に示したような、外付けのスイッチング素子を駆動する集積回路では、当該大電力を直接検知することができない。
【課題を解決するための手段】
【０００８】
前述した課題を解決する主たる本発明は、第１の直流電圧が入力電極に入力されるハイサイドのスイッチング素子の制御電極が接続される第１の端子と、前記ハイサイドのスイッチング素子と直列に接続され、前記ハイサイドのスイッチング素子と相補的にオン・オフ制御されるローサイドのスイッチング素子の制御電極が接続される第２の端子と、前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子との接続点が接続される第３の端子と、前記第１の直流電圧が印加される第４の端子と、前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子をそれぞれオン・オフ制御するための第１および第２のスイッチング信号を生成する信号生成回路と、前記第１および第２のスイッチング信号をそれぞれバッファリングして前記第１および第２の端子から出力する出力回路と、を有し、前記出力回路は、前記第３の端子と前記第４の端子との間の電圧が所定の電圧以上の場合に、前記ハイサイドのスイッチング素子をオフするための制御信号を出力する保護回路を含むことを特徴とする集積回路である。
【０００９】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１０】
本発明によれば、ハイサイドのスイッチング素子を大電力による破壊から保護することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態におけるレベルシフト回路および出力回路の構成を示す回路ブロック図である。
【図２】本発明の第１実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図３】本発明の第１実施形態におけるレベルシフト回路および出力回路の通常時の動作を説明する図である。
【図４】本発明の第１実施形態において、端子９４がグランドに短絡された場合のレベルシフト回路および出力回路の動作を説明する図である。
【図５】本発明の第１実施形態において、端子９２にコンデンサＣ１が接続されていない場合のレベルシフト回路および出力回路の動作を説明する図である。
【図６】本発明の第２実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図７】本発明の第２実施形態におけるレベルシフト回路および出力回路の構成を示す回路ブロック図である。
【図８】本発明の第２実施形態において、端子９４がグランドに短絡された場合のレベルシフト回路および出力回路の動作を説明する図である。
【図９】本発明の第３実施形態におけるスイッチング電源回路全体の構成の概略を示す回路ブロック図である。
【図１０】本発明の第３実施形態における出力回路の構成を示す回路ブロック図である。
【図１１】本発明の第３実施形態において、端子９４がグランドに短絡された場合の出力回路の動作を説明する図である。
【図１２】ＣＭＯＳインバータで構成された出力回路を備えた一般的なスイッチング電源回路の構成の一例を示す回路ブロック図である。
【図１３】図１２に示したスイッチング電源回路において、端子９４がグランドに短絡された場合の出力回路の動作を説明する図である。
【図１４】図１２に示したスイッチング電源回路において、端子９２にコンデンサＣ１が接続されていない場合の出力回路の動作を説明する図である。
【発明を実施するための形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＜第１実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図２を参照して、本発明の第１の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００１４】
図２に示されているスイッチング電源回路は、集積回路１ａ、スイッチング素子２、３、コイル４、コンデンサ５、Ｃ１、Ｃ２、抵抗６、７、およびダイオードＤ１を含んで構成されている。また、集積回路１ａは、端子９１ないし９８を備え、電圧調整回路１１、スイッチング制御回路１２、レベルシフト回路１３ａ、および出力回路１４ａ、１５ａを含んで構成されている。なお、本実施形態では、一例として、スイッチング素子２および３がいずれもＮＭＯＳ（N-channel MOS：Ｎチャネル金属酸化膜半導体）トランジスタである場合について説明する。
【００１５】
電圧調整回路１１には、（第４の）端子９１を介して入力電圧Ｖｉｎ（第１の直流電圧）が入力されている。また、電圧調整回路１１からは、電圧ＶＤＤが出力されている。
【００１６】
スイッチング制御回路１２（信号生成回路）には、電圧ＶＤＤが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ１が出力されている。
【００１７】
（第２の）スイッチング信号Ｓａは、出力回路１４ａに入力されている。また、出力回路１４ａからは、（第２の）端子９６を介して駆動信号Ｌｄｒｖが出力されている。なお、出力回路１４ａは、端子９５および９７間の電圧を電源とし、端子９５には、電圧ＶＤＤが印加され、端子９７は、グランドに接続されている。そして、端子９５および９７間には、コンデンサＣ２が接続されている。
【００１８】
一方、（第１の）スイッチング信号Ｓｂ１は、レベルシフト回路１３ａに入力されている。また、レベルシフト回路１３ａからは、スイッチング信号Ｓｂ２が出力されている。なお、レベルシフト回路１３ａは、端子９２および９７間の電圧を電源とし、（第５の）端子９２には、電圧Ｖｂｔが印加されている。
【００１９】
出力回路１５ａには、スイッチング信号Ｓｂ２が入力されている。また、出力回路１５ａからは、（第１の）端子９３を介して駆動信号Ｈｄｒｖが出力されている。さらに、出力回路１５ａからスイッチング制御回路１２には、ハイサイドイネーブル信号Ｈｅｎが入力されている。なお、出力回路１５ａは、端子９２および９４間の電圧と、端子９１および９７間の電圧とを電源とし、端子９４には、電圧Ｖｓｗが印加されている。そして、端子９２および９４間には、コンデンサＣ１が接続され、端子９５には、ダイオードＤ１のアノードが接続され、端子９２には、ダイオードＤ１のカソードが接続されている。
【００２０】
スイッチング素子２のドレイン（入力電極）には、入力電圧Ｖｉｎが入力され、ゲート（制御電極）には、端子９３を介して駆動信号Ｈｄｒｖが入力されている。また、スイッチング素子３のソースは、端子９７に接続され、ドレインは、スイッチング素子２のソースに接続され、ゲート（制御電極）には、端子９６を介して駆動信号Ｌｄｒｖが入力されている。そして、スイッチング素子２および３の接続点は、（第３の）端子９４に接続されている。
【００２１】
コイル４の一端は、スイッチング素子２および３の接続点に接続され、他端は、コンデンサ５の一端に接続されている。また、コンデンサ５の他端は、グランドに接続されている。そして、コイル４とコンデンサ５との接続点は、出力電圧Ｖｏｕｔ（第２の直流電圧）を出力する、当該スイッチング電源回路の出力ノードとなっている。
【００２２】
抵抗６および７は、直列に接続され、抵抗６の一端が出力ノードに接続され、抵抗７の一端がグランドに接続されている。また、抵抗６および７の接続点は、端子９８に接続され、当該接続点の電圧が帰還電圧Ｖｆｂとして集積回路１ａに入力されている。
【００２３】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００２４】
集積回路１ａの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤを生成し、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１４ａに供給され、電源として用いられる。また、コンデンサＣ１およびダイオードＤ１は、ブートストラップ回路を構成し、電圧ＶＤＤから、スイッチング素子２をオン・オフ制御するための電圧Ｖｂｔ（ブートストラップ電圧）を生成する。
【００２５】
ハイサイドのスイッチング素子２は、駆動信号Ｈｄｒｖに応じてオン・オフ制御され、入力電圧Ｖｉｎをスイッチングして交流電圧に変換する。また、ローサイドのスイッチング素子３は、駆動信号Ｌｄｒｖに応じて、スイッチング素子２と相補的にオン・オフ制御される。そして、スイッチング素子３、コイル４、およびコンデンサ５は、整流平滑回路を構成し、上記交流電圧を整流および平滑化して、直流電圧である出力電圧Ｖｏｕｔを出力する。なお、コイル４に流れる電流Ｉ３は、スイッチング素子２がオンの間に流れる電流Ｉ１と、スイッチング素子３がオンの間に流れる電流Ｉ２との和となる。
【００２６】
抵抗６および７は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを生成する。また、スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔが所望の目標電圧となるよう、ＰＷＭ制御やヒステリシス制御によってスイッチング信号ＳａおよびＳｂ１を生成する。ここで、スイッチング信号ＳａおよびＳｂ１は、ハイ・レベルおよびロー・レベルの電圧がそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤであり、レベルシフト回路１３ａは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトして、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｂｔ）を出力する。
【００２７】
出力回路１４ａは、スイッチング信号Ｓａ（ＧＮＤ〜ＶＤＤ）をバッファリングして、駆動信号Ｌｄｒｖ（ＧＮＤ〜ＶＤＤ）を端子９６から出力する。一方、出力回路１５ａは、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｂｔ）をバッファリングして、駆動信号Ｈｄｒｖ（Ｖｓｗ〜Ｖｂｔ）を端子９３から出力する。
【００２８】
なお、スイッチング素子２および３は、いずれもＮＭＯＳトランジスタであるので、それぞれ駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号Ｈｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子２のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号Ｌｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００２９】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ１）を出力回路（１４ａ，１５ａ）によってバッファリングして、スイッチング素子（３，２）に供給する。
【００３０】
なお、後述するように、本実施形態のスイッチング電源回路において、出力回路１５ａは、スイッチング素子２をオンした場合に、前述したグランド短絡状態やブートオープン状態を検知すると、ハイサイドイネーブル信号Ｈｅｎをロー・レベルとする。そして、スイッチング制御回路１２は、当該ロー・レベルのハイサイドイネーブル信号Ｈｅｎ（制御信号）に基づいて、スイッチング素子２をオフするようなスイッチング信号Ｓｂ１を出力する。
【００３１】
＝＝＝レベルシフト回路および出力回路の構成＝＝＝
以下、図１を参照して、本実施形態におけるレベルシフト回路および出力回路の構成について説明する。なお、ローサイドの出力回路１４ａは、図１２に示した出力回路１４ａと同様の構成となっており、ここでは、レベルシフト回路１３ａおよびハイサイドの出力回路１５ａの構成について説明するものとする。
【００３２】
図１に示されているレベルシフト回路１３ａは、（ＣＭＯＳ）インバータＩＶ４、ＮＭＯＳトランジスタＮ１、Ｎ２、およびＰＭＯＳ（P-channel MOS：Ｐチャネル金属酸化膜半導体）トランジスタＰ１、Ｐ２を含んで構成されている。また、出力回路１５ａは、インバータＩＶ１ないしＩＶ３、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮを含んで構成されている。
【００３３】
スイッチング信号Ｓｂ１は、インバータＩＶ４を介してＮＭＯＳトランジスタＮ１のゲートに入力されている。また、スイッチング信号Ｓｂ１は、ＮＭＯＳトランジスタＮ２のゲートにも入力されている。さらに、ＮＭＯＳトランジスタＮ１およびＮ２のソースは、いずれも端子９７に接続されている。
【００３４】
ＰＭＯＳトランジスタＰ１は、ＮＭＯＳトランジスタＮ１と直列に接続され、ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２と直列に接続されている。また、ＰＭＯＳトランジスタＰ１およびＰ２のソースは、いずれも端子９２に接続されている。そして、ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続点に接続され、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続点に接続されている。さらに、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続点は、スイッチング信号Ｓｂ２の出力ノードとなっている。
【００３５】
出力回路１５ａは、バッファ回路と保護回路とに大別することができる。バッファ回路は、３段のインバータＩＶ１ないしＩＶ３で構成され、保護回路は、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮで構成されている。
【００３６】
インバータＩＶ１ないしＩＶ３は、端子９２および９４間の電圧を電源とし、それぞれの出力信号が次段のインバータに入力されるように、当該順序で直列に接続されている。そして、インバータＩＶ１には、スイッチング信号Ｓｂ２が入力され、インバータＩＶ３から出力される駆動信号Ｈｄｒｖは、端子９３を介してスイッチング素子２のゲートに入力されている。
【００３７】
ダイオード接続されたＰＭＯＳトランジスタＰ４のソースは、端子９１に接続され、ドレインは、端子９７に接続された電流源Ｓ１に接続されている。また、ＰＭＯＳトランジスタＰ３のソースは、端子９１に接続され、ドレインは、ＰＭＯＳトランジスタＰ４のドレインに接続され、ゲートは、端子９４に接続されている。さらに、ＰＭＯＳトランジスタＰ５は、ＰＭＯＳトランジスタＰ４とカレントミラー回路を構成し、ＰＭＯＳトランジスタＰ５に流れる電流Ｉ５は、電流検知回路ＩＳＮに入力されている。そして、電流検知回路ＩＳＮから出力されるハイサイドイネーブル信号Ｈｅｎは、スイッチング制御回路１２に入力されている。
【００３８】
＝＝＝レベルシフト回路および出力回路の動作＝＝＝
以下、図３ないし図５を適宜参照して、レベルシフト回路１３ａおよび出力回路１５ａの動作について説明する。
なお、以下の説明においては、一例として、Ｖｉｎ＝１５Ｖ、ＶＤＤ＝５Ｖ、ＧＮＤ＝０Ｖとする。また、一例として、スイッチング素子を含むＭＯＳトランジスタのゲート・ソース間の閾値電圧Ｖｔ（絶対値）を１．３Ｖとする。
【００３９】
まず、図３を参照して、集積回路１ａの端子９４がグランド短絡状態でもなく、端子９２がブートオープン状態でもない、通常時の動作について説明する。
レベルシフト回路１３ａは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトしつつ、論理レベルを反転して、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｂｔ）を出力する。また、インバータＩＶ１ないしＩＶ３は、スイッチング信号Ｓｂ２の論理レベルを反転して、駆動信号Ｈｄｒｖ（Ｖｓｗ〜Ｖｂｔ）を出力する。
【００４０】
したがって、図３に示すように、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖもハイ・レベルとなり、スイッチング素子２はオンとなる。また、スイッチング素子２がオンとなると、端子９４の電圧Ｖｓｗは、端子９１の電圧Ｖｉｎと等しくなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｉｎ−Ｖｓｗ）が０Ｖ（＜Ｖｔ）となり、オフとなる。さらに、ＰＭＯＳトランジスタＰ３がオフとなると、ＰＭＯＳトランジスタＰ４およびＰ５にそれぞれ電流Ｉ４およびＩ５が流れることとなる。そして、電流検知回路ＩＳＮは、電流Ｉ５が流れていることを検知して、ハイ・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４１】
一方、スイッチング信号Ｓｂ１がロー・レベルとなると、駆動信号Ｈｄｒｖもロー・レベルとなり、スイッチング素子２はオフとなる。また、スイッチング素子２と相補的にオン・オフ制御されるスイッチング素子３がオンとなり、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。さらに、ＰＭＯＳトランジスタＰ３がオンとなると、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなる。そして、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４２】
このようにして、通常時には、出力回路１５ａは、スイッチング信号Ｓｂ２をバッファリングして、スイッチング信号Ｓｂ１と同相の駆動信号Ｈｄｒｖをスイッチング素子２に供給する。
【００４３】
なお、前述したように、スイッチング制御回路１２は、ハイサイドイネーブル信号Ｈｅｎがロー・レベルの場合に、スイッチング素子２をオフするように、スイッチング信号Ｓｂ１をロー・レベルとする。しかしながら、通常時においては、ハイサイドイネーブル信号Ｈｅｎがロー・レベルとなるのは、スイッチング信号Ｓｂ１がロー・レベルの場合であるため、ハイサイドイネーブル信号Ｈｅｎは、スイッチング素子２のオン・オフ制御に影響を与えない。
【００４４】
次に、図４を参照して、集積回路１ａの端子９４がグランドに短絡されたグランド短絡状態の場合の動作について説明する。
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖもハイ・レベルとなり、スイッチング素子２はオンとなる。しかしながら、グランド短絡状態では、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４５】
したがって、図４に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖもロー・レベルとし、スイッチング素子２をオフする。
【００４６】
このようにして、グランド短絡状態においては、出力回路１５ａの保護回路は、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｉｎ−Ｖｓｗ）が閾値電圧Ｖｔ（所定の電圧）以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎ（制御信号）を出力して、スイッチング素子２をオフする。したがって、スイッチング素子２は、大きな電流が流れ続けることはなく、大電力による破壊から保護されている。
【００４７】
次に、図５を参照して、集積回路１ａの端子９２にコンデンサＣ１が接続されていないブートオープン状態の場合の動作について説明する。この場合、ダイオードＤ１の順方向降下電圧ＶＤを０．７Ｖとすると、端子９２の電圧Ｖｂｔは、４．３Ｖ（＝ＶＤＤ−ＶＤ）となる。
【００４８】
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖもハイ・レベルとなる。しかしながら、ブートオープン状態では、駆動信号Ｈｄｒｖのハイ・レベルの電圧は４．３Ｖ（＝Ｖｂｔ）であるため、端子９４の電圧Ｖｓｗは、スイッチング素子２が閾値電圧Ｖｔ付近の電圧でオンとなる、３Ｖ（＝Ｖｂｔ−Ｖｔ）付近に次第に収束する。この場合、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１２Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００４９】
したがって、図５に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖもロー・レベルとし、スイッチング素子２をオフする。
【００５０】
このようにして、ブートオープン状態においても、グランド短絡状態と同様に、出力回路１５ａの保護回路は、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力して、スイッチング素子２をオフする。したがって、スイッチング素子２は、オン抵抗Ｒｏｎが高い状態で電流が流れ続けることはなく、大電力による破壊から保護されている。
【００５１】
＜第２実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図６を参照して、本発明の第２の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００５２】
図６に示されているスイッチング電源回路は、集積回路１ｂ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｂは、端子９１、９３ないし９９を備え、電圧調整回路１１、スイッチング制御回路１２、レベルシフト回路１３ｂ、および出力回路１４ａ、１５ｂを含んで構成されている。なお、本実施形態では、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタであり、ローサイド側の構成は、第１実施形態のスイッチング電源回路と同様である。以下、主としてハイサイド側の構成について説明する。
【００５３】
電圧調整回路１１には、端子９１を介して入力電圧Ｖｉｎが入力されている。また、電圧調整回路１１からは、電圧ＶＤＤおよびＶｉｎ−５が出力されている。
スイッチング制御回路１２から出力されるスイッチング信号Ｓｂ１は、レベルシフト回路１３ｂに入力されている。また、レベルシフト回路１３ｂからは、スイッチング信号Ｓｂ２が出力されている。なお、レベルシフト回路１３ｂは、端子９１および９７間の電圧を電源とし、端子９７は、グランドに接続されている。
【００５４】
出力回路１５ｂには、スイッチング信号Ｓｂ２および端子９４の電圧Ｖｓｗが入力されている。また、出力回路１５ｂからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。さらに、出力回路１５ｂからスイッチング制御回路１２には、ハイサイドイネーブル信号Ｈｅｎが入力されている。なお、出力回路１５ｂは、端子９１および９９間の電圧と、端子９１および９７間の電圧とを電源とし、端子９９には、電圧Ｖｉｎ−５が印加されている。そして、端子９１および９９間には、コンデンサＣ１が接続されている。なお、本実施形態では、ブートストラップ電圧を生成するためのダイオードは不要である。
【００５５】
スイッチング素子８のソース（入力電極）には、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲート（制御電極）には、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点は、端子９４に接続されている。
【００５６】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００５７】
集積回路１ｂの電圧調整回路１１は、入力電圧Ｖｉｎから電圧ＶＤＤおよびＶｉｎ−５を生成する。また、電圧ＶＤＤは、スイッチング制御回路１２および出力回路１４ａに供給され、電源として用いられる。一方、電圧Ｖｉｎ−５は、出力回路１５ｂに供給され、電源として用いられる。
【００５８】
スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂ１を生成する。ここで、スイッチング信号ＳａおよびＳｂ１は、ハイ・レベルおよびロー・レベルの電圧がそれぞれ電圧ＶＤＤおよび接地電圧ＧＮＤであり、レベルシフト回路１３ｂは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトして、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｉｎ）を出力する。
【００５９】
出力回路１４ａは、スイッチング信号Ｓａ（ＧＮＤ〜ＶＤＤ）をバッファリングして、駆動信号Ｌｄｒｖ（ＧＮＤ〜ＶＤＤ）を端子９６から出力する。一方、出力回路１５ｂは、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｉｎ）をバッファリングして、駆動信号Ｈｄｒｖ（Ｖｉｎ−５〜Ｖｉｎ）を端子９３から出力する。そして、スイッチング素子８および３は、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。
【００６０】
なお、スイッチング素子８は、ＰＭＯＳトランジスタであるので、駆動信号Ｈｄｒｖがハイ・レベルの間オフとなり、ロー・レベルの間オンとなる。一方、スイッチング素子３は、ＮＭＯＳトランジスタであるので、駆動信号Ｌｄｒｖがハイ・レベルの間オンとなり、ロー・レベルの間オフとなる。したがって、出力電圧Ｖｏｕｔが目標電圧より低い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがロー・レベルとなる時間、すなわち、スイッチング素子８のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが上昇する。一方、出力電圧Ｖｏｕｔが目標電圧より高い場合には、駆動信号ＨｄｒｖおよびＬｄｒｖがハイ・レベルとなる時間、すなわち、スイッチング素子３のオン時間が相対的に長くなり、出力電圧Ｖｏｕｔが低下する。
【００６１】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ１）を出力回路（１４ａ，１５ｂ）によってバッファリングして、スイッチング素子（３，８）に供給する。
【００６２】
なお、本実施形態のスイッチング電源回路において、出力回路１５ｂは、スイッチング素子８をオンした場合に、グランド短絡状態を検知すると、ハイサイドイネーブル信号Ｈｅｎをロー・レベルとする。そして、スイッチング制御回路１２は、当該ロー・レベルのハイサイドイネーブル信号Ｈｅｎに基づいて、スイッチング素子８をオフするようなスイッチング信号Ｓｂ１を出力する。
【００６３】
＝＝＝レベルシフト回路および出力回路の構成＝＝＝
以下、図７を参照して、本実施形態におけるレベルシフト回路および出力回路の構成について説明する。ここでは、レベルシフト回路１３ｂおよびハイサイドの出力回路１５ｂの構成について説明するものとする。
【００６４】
図７に示されているレベルシフト回路１３ｂは、インバータＩＶ４、ＮＭＯＳトランジスタＮ１、Ｎ２、およびＰＭＯＳトランジスタＰ１、Ｐ２を含んで構成されている。また、出力回路１５ｂは、インバータＩＶ１、ＩＶ２、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮを含んで構成されている。なお、レベルシフト回路１３ｂの構成は、ＰＭＯＳトランジスタＰ１およびＰ２のソースが端子９１に接続されている点を除いて、レベルシフト回路１３ａと同様である。
【００６５】
出力回路１５ｂのうち、バッファ回路は、２段のインバータＩＶ１およびＩＶ２で構成され、保護回路は、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮで構成されている。なお、出力回路１５ｂにおいて、保護回路の構成は、出力回路１５ａと同様である。
【００６６】
インバータＩＶ１およびＩＶ２は、端子９１および９９間の電圧を電源とし、当該順序で直列に接続されている。そして、インバータＩＶ１には、スイッチング信号Ｓｂ２が入力され、インバータＩＶ２には、インバータＩＶ１の出力信号が入力され、インバータＩＶ２から出力される駆動信号Ｈｄｒｖは、端子９３を介してスイッチング素子８のゲートに入力されている。
【００６７】
＝＝＝レベルシフト回路および出力回路の動作＝＝＝
以下、図８を適宜参照して、レベルシフト回路１３ｂおよび出力回路１５ｂの動作について説明する。
なお、以下の説明においては、一例として、Ｖｉｎ＝１５Ｖ、Ｖｉｎ−５＝１０Ｖ、ＧＮＤ＝０Ｖとする。また、ＭＯＳトランジスタのゲート・ソース間の閾値電圧Ｖｔとして、第１実施形態と同様の一例を用いることとする。
【００６８】
まず、集積回路１ｂの端子９４がグランド短絡状態でない、通常時の動作について説明する。
レベルシフト回路１３ｂは、スイッチング信号Ｓｂ１（ＧＮＤ〜ＶＤＤ）の振幅をレベルシフトしつつ、論理レベルを反転して、スイッチング信号Ｓｂ２（ＧＮＤ〜Ｖｉｎ）を出力する。また、インバータＩＶ１およびＩＶ２は、スイッチング信号Ｓｂ２の論理レベルを反転せずに、駆動信号Ｈｄｒｖ（Ｖｉｎ−５〜Ｖｉｎ）を出力する。
【００６９】
したがって、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなる。そして、第１実施形態と同様に、電流検知回路ＩＳＮは、ハイ・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。一方、スイッチング信号Ｓｂ１がロー・レベルとなると、駆動信号Ｈｄｒｖはハイ・レベルとなり、スイッチング素子８はオフとなる。そして、第１実施形態と同様に、電流検知回路ＩＳＮは、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００７０】
このようにして、通常時には、出力回路１５ｂは、スイッチング信号Ｓｂ２をバッファリングして、スイッチング信号Ｓｂ１と逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。
【００７１】
次に、図８を参照して、集積回路１ｂの端子９４がグランドに短絡されたグランド短絡状態の場合の動作について説明する。
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなる。しかしながら、グランド短絡状態では、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００７２】
したがって、図８に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖをハイ・レベルとし、スイッチング素子８をオフする。
【００７３】
このようにして、グランド短絡状態においては、出力回路１５ｂの保護回路は、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔ以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力して、スイッチング素子８をオフする。したがって、スイッチング素子８は、大きな電流が流れ続けることはなく、大電力による破壊から保護されている。
【００７４】
＜第３実施形態＞
＝＝＝スイッチング電源回路全体の構成の概略＝＝＝
以下、図９を参照して、本発明の第３の実施形態におけるスイッチング電源回路全体の構成の概略について説明する。
【００７５】
図９に示されているスイッチング電源回路は、集積回路１ｃ、スイッチング素子３、８、コイル４、コンデンサ５、Ｃ１、Ｃ２、および抵抗６、７を含んで構成されている。また、集積回路１ｃは、端子９１、９３、９４、９６ないし９８を備え、スイッチング制御回路１２、および出力回路１４ｂ、１５ｃを含んで構成されている。なお、本実施形態では、第２実施形態と同様に、ハイサイドのスイッチング素子８がＰＭＯＳトランジスタである。
【００７６】
スイッチング制御回路１２には、入力電圧Ｖｉｎが供給されている。また、スイッチング制御回路１２には、端子９８を介して帰還電圧Ｖｆｂが入力されている。そして、スイッチング制御回路１２からは、スイッチング信号ＳａおよびＳｂ１が出力されている。
【００７７】
出力回路１４ｂには、スイッチング信号Ｓａが入力され、出力回路１４ｂからは、端子９６を介して駆動信号Ｌｄｒｖが出力されている。一方、出力回路１５ｃには、スイッチング信号Ｓｂ１および端子９４の電圧Ｖｓｗが入力され、出力回路１５ｃからは、端子９３を介して駆動信号Ｈｄｒｖが出力されている。さらに、出力回路１５ｃからスイッチング制御回路１２には、ハイサイドイネーブル信号Ｈｅｎが入力されている。なお、出力回路１４ｂおよび１５ｃは、いずれも端子９１および９７間の電圧を電源とし、端子９７は、グランドに接続されている。そして、端子９１および９７間には、コンデンサＣ１が接続されている。
【００７８】
スイッチング素子８のソース（入力電極）には、入力電圧Ｖｉｎが入力され、ドレインは、スイッチング素子３のドレインに接続され、ゲート（制御電極）には、端子９３を介して駆動信号Ｈｄｒｖが入力されている。そして、スイッチング素子８および３の接続点は、端子９４に接続されている。
【００７９】
＝＝＝スイッチング電源回路全体の動作の概略＝＝＝
次に、本実施形態におけるスイッチング電源回路全体の動作の概略について説明する。
【００８０】
集積回路１ｃのスイッチング制御回路１２は、帰還電圧Ｖｆｂに基づいてスイッチング信号ＳａおよびＳｂ１を生成する。ここで、スイッチング信号ＳａおよびＳｂ１は、ハイ・レベルおよびロー・レベルの電圧がそれぞれ入力電圧Ｖｉｎおよび接地電圧ＧＮＤであり、出力回路１４ｂは、スイッチング信号Ｓａ（ＧＮＤ〜Ｖｉｎ）をバッファリングして、駆動信号Ｌｄｒｖ（ＧＮＤ〜Ｖｉｎ）を端子９６から出力する。一方、出力回路１５ｃは、スイッチング信号Ｓｂ１（ＧＮＤ〜Ｖｉｎ）をバッファリングして、駆動信号Ｈｄｒｖ（ＧＮＤ〜Ｖｉｎ）を端子９３から出力する。そして、スイッチング素子８および３は、第２実施形態と同様に、それぞれ駆動信号Ｈｄｒｖおよび駆動信号Ｌｄｒｖに応じて、相補的にオン・オフ制御される。
【００８１】
このようにして、本実施形態のスイッチング電源回路は、出力電圧Ｖｏｕｔに応じて生成されるスイッチング信号（Ｓａ，Ｓｂ１）を出力回路（１４ｂ，１５ｃ）によってバッファリングして、スイッチング素子（３，８）に供給する。
【００８２】
なお、本実施形態のスイッチング電源回路において、出力回路１５ｃは、スイッチング素子８をオンした場合に、グランド短絡状態を検知すると、ハイサイドイネーブル信号Ｈｅｎをロー・レベルとする。そして、スイッチング制御回路１２は、当該ロー・レベルのハイサイドイネーブル信号Ｈｅｎに基づいて、スイッチング素子８をオフするようなスイッチング信号Ｓｂ１を出力する。
【００８３】
＝＝＝出力回路の構成＝＝＝
以下、図１０を参照して、本実施形態における出力回路の構成について説明する。なお、ローサイドの出力回路１４ｂは、端子９１および９７間の電圧を電源とする点を除いて、図１２に示した出力回路１４ａと同様の構成となっており、ここでは、ハイサイドの出力回路１５ｃの構成について説明するものとする。
【００８４】
図１０に示されている出力回路１５ｃは、インバータＩＶ１ないしＩＶ３、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮを含んで構成されている。
【００８５】
出力回路１５ｃのうち、バッファ回路は、３段のインバータＩＶ１ないしＩＶ３で構成され、保護回路は、ＰＭＯＳトランジスタＰ３ないしＰ５、電流源Ｓ１、および電流検知回路ＩＳＮで構成されている。なお、出力回路１５ｃにおいて、保護回路の構成は、出力回路１５ａおよび１５ｂと同様である。
【００８６】
インバータＩＶ１ないしＩＶ３は、端子９１および９７間の電圧を電源とし、それぞれの出力信号が次段のインバータに入力されるように、当該順序で直列に接続されている。そして、インバータＩＶ１には、スイッチング信号Ｓｂ１が入力され、インバータＩＶ３から出力される駆動信号Ｈｄｒｖは、端子９３を介してスイッチング素子８のゲートに入力されている。
【００８７】
＝＝＝出力回路の動作＝＝＝
以下、図１１を適宜参照して、出力回路１５ｃの動作について説明する。
なお、以下の説明においては、一例として、Ｖｉｎ＝１５Ｖ、ＧＮＤ＝０Ｖとする。また、ＭＯＳトランジスタのゲート・ソース間の閾値電圧Ｖｔとして、第１および第２実施形態と同様の一例を用いることとする。
【００８８】
まず、集積回路１ｃの端子９４がグランド短絡状態でない、通常時の動作について説明する。
インバータＩＶ１ないしＩＶ３は、スイッチング信号Ｓｂ１（ＧＮＤ〜Ｖｉｎ）の論理レベルを反転して、駆動信号Ｈｄｒｖ（ＧＮＤ〜Ｖｉｎ）を出力する。したがって、第２実施形態と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなり、電流検知回路ＩＳＮは、ハイ・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。一方、スイッチング信号Ｓｂ１がロー・レベルとなると、駆動信号Ｈｄｒｖはハイ・レベルとなり、スイッチング素子８はオフとなり、電流検知回路ＩＳＮは、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
このようにして、通常時には、出力回路１５ｃは、スイッチング信号Ｓｂ１をバッファリングして、スイッチング信号Ｓｂ１と逆相の駆動信号Ｈｄｒｖをスイッチング素子８に供給する。
【００８９】
次に、図１１を参照して、集積回路１ｃの端子９４がグランドに短絡されたグランド短絡状態の場合の動作について説明する。
通常時と同様に、スイッチング信号Ｓｂ１がハイ・レベルとなると、駆動信号Ｈｄｒｖはロー・レベルとなり、スイッチング素子８はオンとなる。しかしながら、グランド短絡状態では、端子９４の電圧Ｖｓｗは、接地電圧ＧＮＤとなるため、ＰＭＯＳトランジスタＰ３は、ゲート・ソース間電圧Ｖｇｓが１５Ｖ（＞Ｖｔ）となり、オンとなる。そのため、ＰＭＯＳトランジスタＰ４およびＰ５には、電流が流れなくなり、電流検知回路ＩＳＮは、電流Ｉ５が流れていないことを検知して、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力する。
【００９０】
したがって、図１１に示すように、スイッチング制御回路１２は、スイッチング信号Ｓｂ１をハイ・レベルからロー・レベルへと切り替えることによって、駆動信号Ｈｄｒｖをハイ・レベルとし、スイッチング素子８をオフする。
【００９１】
このようにして、グランド短絡状態においては、出力回路１５ｃの保護回路は、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔ以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力して、スイッチング素子８をオフする。したがって、スイッチング素子８は、大きな電流が流れ続けることはなく、大電力による破壊から保護されている。
【００９２】
前述したように、集積回路１ａないし１ｃにおいて、スイッチングノードが接続される端子９４と、入力電圧Ｖｉｎが印加される端子９１との間の電圧（Ｖｉｎ−Ｖｓｗ）が所定の電圧Ｖｔ以上の場合に、ロー・レベルのハイサイドイネーブル信号Ｈｅｎを出力することによって、グランド短絡状態の場合やブートオープン状態の場合に、ハイサイドのスイッチング素子をオフして、大電力による破壊から保護することができる。
【００９３】
また、バッファ回路を１段以上のＣＭＯＳインバータインバータで構成することによって、通常時には、スイッチング信号Ｓｂ１（Ｓａ）をバッファリングして、同相または逆相の駆動信号Ｈｄｒｖ（Ｌｄｒｖ）をスイッチング素子に供給することができる。
【００９４】
また、ハイサイドのスイッチング素子２がＮＭＯＳトランジスタである場合に、スイッチング信号Ｓｂ１を出力回路１５ａによってバッファリングして、スイッチング素子２に供給することによって、グランド短絡状態だけでなく、ブートオープン状態も検知して、ハイサイドのスイッチング素子をオフして、大電力による破壊から保護することができる。
【００９５】
また、ＰチャネルＭＯＳトランジスタＰ３のソースを端子９１に接続し、ゲートを端子９４に接続することによって、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔ以上となり、ＰＭＯＳトランジスタＰ３がオンとなる場合に、グランド短絡状態やブートオープン状態を検知することができる。
【００９６】
また、出力回路１５ａないし１５ｃをそれぞれスイッチング電源回路用の集積回路１ａないし１ｃに用いることによって、外付けのスイッチング素子を駆動する方式のスイッチング電源回路においても、ハイサイドのスイッチング素子を大電力による破壊から保護することができる。
【００９７】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００９８】
上記実施形態では、スイッチング電源回路用の集積回路１ａないし１ｃについて説明したが、これに限定されるものではない。出力回路１５ａないし１５ｃは、例えばモータ駆動回路用のプリドライバなど、外付けのＭＯＳトランジスタを駆動する他の集積回路にも用いることができる。
【符号の説明】
【００９９】
１ａ〜１ｄ 集積回路
２、３、８ スイッチング素子
４ コイル
５ コンデンサ
６、７ 抵抗
１１ 電圧調整回路
１２ スイッチング制御回路
１３ａ〜１３ｃ レベルシフト回路
１４ａ〜１４ｃ、１５ａ〜１５ｃ 出力回路
９１〜９９ 端子
Ｐ１〜Ｐ５ ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）トランジスタ
Ｎ１、Ｎ２ ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｄ１ ダイオード
Ｓ１ 電流源
ＩＳＮ 電流検知回路
ＩＶ１〜ＩＶ４ （ＣＭＯＳ）インバータ
【特許請求の範囲】
【請求項１】
第１の直流電圧が入力電極に入力されるハイサイドのスイッチング素子の制御電極が接続される第１の端子と、
前記ハイサイドのスイッチング素子と直列に接続され、前記ハイサイドのスイッチング素子と相補的にオン・オフ制御されるローサイドのスイッチング素子の制御電極が接続される第２の端子と、
前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子との接続点が接続される第３の端子と、
前記第１の直流電圧が印加される第４の端子と、
前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子をそれぞれオン・オフ制御するための第１および第２のスイッチング信号を生成する信号生成回路と、
前記第１および第２のスイッチング信号をそれぞれバッファリングして前記第１および第２の端子から出力する出力回路と、
を有し、
前記出力回路は、前記第３の端子と前記第４の端子との間の電圧が所定の電圧以上の場合に、前記ハイサイドのスイッチング素子をオフするための制御信号を出力する保護回路を含むことを特徴とする集積回路。
【請求項２】
前記出力回路は、少なくとも、前記第１および第２のスイッチング信号がそれぞれ入力されるＣＭＯＳインバータを含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
一端が前記第３の端子に接続され、前記ハイサイドのスイッチング素子を駆動するための電圧を供給するブートストラップコンデンサの他端が接続される第５の端子をさらに有し、
前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子は、いずれもＮチャネルＭＯＳトランジスタであり、
前記出力回路は、少なくとも、前記第３の端子と前記第５の端子との間の電圧を電源とし、前記第１のスイッチング信号が入力されるＣＭＯＳインバータを含むことを特徴とする請求項２に記載の集積回路。
【請求項４】
前記保護回路は、
ソースが前記第４の端子に接続され、ゲートが前記第３の端子に接続されるＰチャネルＭＯＳトランジスタを含み、
前記ＰチャネルＭＯＳトランジスタがオンとなる場合に、前記ハイサイドのスイッチング素子をオフするための前記制御信号を出力することを特徴とする請求項１ないし請求項３の何れかに記載の集積回路。
【請求項５】
前記信号生成回路は、前記第３の端子の電圧を整流および平滑化した第２の直流電圧に応じて前記第１および第２のスイッチング信号を生成することを特徴とする請求項１ないし請求項４の何れかに記載の集積回路。
【請求項１】
第１の直流電圧が入力電極に入力されるハイサイドのスイッチング素子の制御電極が接続される第１の端子と、
前記ハイサイドのスイッチング素子と直列に接続され、前記ハイサイドのスイッチング素子と相補的にオン・オフ制御されるローサイドのスイッチング素子の制御電極が接続される第２の端子と、
前記ハイサイドのスイッチング素子と前記ローサイドのスイッチング素子との接続点が接続される第３の端子と、
前記第１の直流電圧が印加される第４の端子と、
前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子をそれぞれオン・オフ制御するための第１および第２のスイッチング信号を生成する信号生成回路と、
前記第１および第２のスイッチング信号をそれぞれバッファリングして前記第１および第２の端子から出力する出力回路と、
を有し、
前記出力回路は、前記第３の端子と前記第４の端子との間の電圧が所定の電圧以上の場合に、前記ハイサイドのスイッチング素子をオフするための制御信号を出力する保護回路を含むことを特徴とする集積回路。
【請求項２】
前記出力回路は、少なくとも、前記第１および第２のスイッチング信号がそれぞれ入力されるＣＭＯＳインバータを含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
一端が前記第３の端子に接続され、前記ハイサイドのスイッチング素子を駆動するための電圧を供給するブートストラップコンデンサの他端が接続される第５の端子をさらに有し、
前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子は、いずれもＮチャネルＭＯＳトランジスタであり、
前記出力回路は、少なくとも、前記第３の端子と前記第５の端子との間の電圧を電源とし、前記第１のスイッチング信号が入力されるＣＭＯＳインバータを含むことを特徴とする請求項２に記載の集積回路。
【請求項４】
前記保護回路は、
ソースが前記第４の端子に接続され、ゲートが前記第３の端子に接続されるＰチャネルＭＯＳトランジスタを含み、
前記ＰチャネルＭＯＳトランジスタがオンとなる場合に、前記ハイサイドのスイッチング素子をオフするための前記制御信号を出力することを特徴とする請求項１ないし請求項３の何れかに記載の集積回路。
【請求項５】
前記信号生成回路は、前記第３の端子の電圧を整流および平滑化した第２の直流電圧に応じて前記第１および第２のスイッチング信号を生成することを特徴とする請求項１ないし請求項４の何れかに記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１３０１３６（Ｐ２０１２−１３０１３６Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７８４２４（Ｐ２０１０−２７８４２４）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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