【課題】半導体素子の形成方法を提供する。
【解決手段】前記方法は、基板上に有機金属化学蒸着工程によって第１導電性金属化合物膜を形成し、前記第１導電性金属化合物膜上に物理気相蒸着工程によって第２導電性金属化合物膜を形成することを含む。第１及び第２導電性金属化合物膜は、第１導電性金属化合物膜が酸素原子に露出されることを防止するか、最小化した状態で形成される。したがって、第１導電性金属化合物膜の劣化を減少させることができる。 （もっと読む）

サブミクロンサイズの配線フィチャーをともなう半導体集積回路基板上に銅を電解的にメッキするための電解メッキ方法と組成。組成は銅イオン源およびポリエーテルグループからなる抑制剤から構成される。方法はフィチャーの底面からフィチャーの頂部開口への縦方向の銅堆積が側壁への銅堆積より大きい超埋め込み速度で急速な底上げ堆積を含んでいる。 （もっと読む）

本発明は、導電または絶縁基板上に成長されるナノ構造体およびそれを作る方法を提供する。請求項の方法によって成長されるナノ構造体は、電子装置における相互接続および／または熱の散逸体に適切である。
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ここで記述の本発明の実施形態は、一般的に、コバルトシリサイド層、金属コバルト層、他のコバルト含有材料を形成する方法および装置を提供する。一実施形態では、基板上にコバルトシリサイド含有材料を形成する方法を提供し、この方法では、シリコン含有面をさらすために、基板に少なくとも１つの前洗浄プロセスを施し、シリコン含面上にコバルトシリサイド材料を堆積し、コバルトシリサイド材料上に金属コバルト材料を堆積し、基板上に金属接触材料を堆積する。別の実施形態では、方法は、シリコン含有面をさらすために基板を少なくとも１つの前洗浄プロセスにさらし、シリコン含有面上にコバルトシリサイド材料を堆積し、基板にアニールプロセスを施し、コバルトシリサイド材料上にバリア材料を堆積し、バリア材料上に金属接触材料を堆積する。 （もっと読む）

【課題】本発明は、小さなトレンチ中で拡大されたＣｕ結晶粒を得るための方法に関する。更には、半導体装置に使用される狭いトレンチおよび／またはビア中に電気化学的に堆積された銅中で、拡大された銅結晶粒を形成する方法、またはスーパー第２結晶粒成長を誘起する方法に関する。
【解決手段】再結晶した電気化学的に堆積された銅（ＥＣＤ−Ｃｕ）により充填された、少なくとも１つのトレンチおよび／または少なくとも１つのビアを含む半導体装置において、再結晶したＥＣＤ−Ｃｕの少なくとも８０％、８５％、９０％、９１％、または９２％が、[１００]方位で、少なくとも１０ミクロンの寸法を有する銅結晶粒からなる。 （もっと読む）

【課題】発光出力が大きく、かつ、廉価で生産性の良好な、半導体発光素子及びその製造方法を提供する。
【解決手段】発光層となる活性層８と、活性層８の両側に形成した電極層５，７と、を有する半導体発光素子１であって、電極層５，７の少なくとも一方は透明電極層５であり、透明電極層５の少なくとも一方の面がテクスチュア形状を有する。透明電極層５のテクスチュア粒径が、λ／（４×ｎ）以上（ここで、λは半導体発光素子１の発光強度が最大となる波長であり、ｎは透明電極層５の屈折率）よりも大きければ、半導体発光素子１の発光を素子表面側に効率よく出射でき、発光出力を増大させることができる。 （もっと読む）

【課題】ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化する際、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供する。
【解決手段】半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ_２膜を形成する段階、前記ＴｉＳｉ_２膜上に絶縁膜を蒸着する段階、前記絶縁膜、ＴｉＳｉ_２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ_２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階、ゲート再酸化を行う段階を含む構成とする。 （もっと読む）

【課題】 既存のＣＶＤタングステン・プラグ金属化技術と比べて減少したプラグ抵抗を示し得る構造体を提供すること。
【解決手段】 基板上に配置されたキャビティを有するパターン形成された誘電体層と、キャビティの底部に配置された、コバルト及び／又はニッケルのようなシリサイド又はゲルニウム化物層と、誘電体層の上部及びキャビティの内部に配置され、前記底部においてシリサイド又はゲルニウム化物層に接触する、Ｔｉ又はＴｉ／ＴｉＮを含むコンタクト層と、コンタクト層の上部及びキャビティの内部に配置された拡散バリア層と、バリア層の上部に配置された、めっきのための随意的なシード層と、ビア内の金属充填層とを含むコンタクト金属（メタラジ）構造体が、その製造方法と共に提供される。金属充填層は、銅、ロジウム、ルテニウム、イリジウム、モリブデン、金、銀、ニッケル、コバルト、カドミウム、亜鉛、及びこれらの合金から成る群から選択される少なくとも１つの部材を用いて電着される。金属充填層がロジウム、ルテニウム、又はイリジウムである場合、金属充填物と誘電体との間に有効な拡散バリア層を必要としない。バリア層が、ルテニウム、ロジウム、又はイリジウムのようにめっき可能である場合、シード層を必要としない。 （もっと読む）

【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）

【課題】 従来技術のＭＯＬメタラジを用いてその欠点を回避する新しいＭＯＬメタラジとその製造方法を提供すること。
【解決手段】 酸素ゲッター層と金属含有導電性材料との間に配置されたＣｏ含有ライナを含む半導体構造が提供される。Ｃｏ含有ライナ、酸素ゲッター層及び金属含有導電性材料は、Ｃｏ含有ライナが従来のＴｉＮライナと取って代わるＭＯＬメタラジを形成する。「Ｃｏ含有」とは、ライナが、元素状Ｃｏのみを含むか、又は元素状ＣｏとＰ又はＢの少なくとも１つを含むことを意味する。高アスペクト比のコンタクト開口部内により良好な段差被覆性の本発明のＣｏ含有ライナを提供するために、Ｃｏ含有ライナが、無電解蒸着プロセスによって形成される。 （もっと読む）

【課題】ソース電極とドレイン電極との間の漏れ領域を縮小してオフ電流の経路長を増大させ、かつ薄膜トランジスタに照射された光によるキャリアの生成を抑え、それによりオフ電流を低減させる薄膜トランジスタ基板とその製造方法とを提供する。
【解決手段】本発明の一つの観点による薄膜トランジスタ基板では、薄膜トランジスタのチャンネル領域に露出した活性層がチャンネル領域から外に、ソースラインの幅に対して好ましくは30％以下の幅まで突出している。活性層をそのように露出させるために用いられるマスクでは、ソース遮光部とドレイン遮光部との間の凹形状の領域に、折線形状の細いスリットパターンから成る半透過部が形成されている。このマスクを用いてパターニングされた基板では、チャンネル領域から外に拡がる活性層の上記の突出部分から成るキャリアの移動可能領域（すなわち漏れ領域）が縮小する。 （もっと読む）

無電解堆積の触媒作用にイオン注入による表面改質を用いて金属膜を堆積する技術を開示する。１つの特定の例示的な実施形態では、この技術は、金属膜を堆積する方法として実現されうる。当該方法は、基板と、基板上の誘電体層と、誘電体層上のレジスト層とを含み、誘電体層及びレジスト層は１以上の開口を有する構造上に、触媒材料を堆積することを含みうる。当該方法は更に、レジスト層を剥離することを含む。当該方法は更に、１以上の開口を充填すべく構造の１以上の開口内の触媒材料上に金属膜を堆積することを含む。 （もっと読む）

【課題】ＳＡＣ法で形成されたスルーホールを備え、薄い配線保護膜を有し、且つ、配線の露出を防止可能な配線構造を備える半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ソース・ドレイン領域が表面に露出するゲート酸化膜１２を形成する工程と、ゲート酸化膜１２上に、ゲート電極１３及びゲート電極１３を保護するＳｉＣＮ保護膜（１６）を形成する工程と、ＳｉＣＮ保護膜（１６）を覆う層間絶縁膜１７を堆積する工程と、ＳｉＣＮ保護膜（１６）と自己整合的に層間絶縁膜１７をエッチングして、ソース・ドレイン領域を露出させるコンタクトホール１８を形成する工程と、コンタクトホール１８内にソース・ドレイン領域と接続するコンタクトプラグ２０を形成する工程とを有する。 （もっと読む）

【課題】銅でないメッキ可能層の上への銅の直接電気メッキのためのプロセスを提供する。
【解決手段】半導体構造物中に相互配線を形成するためのプロセスであって、基板の上に誘電体層を形成する工程と、誘電体層の上に第一の障壁層を形成する工程と、第一の障壁層の上に第二の障壁層を形成する工程であって、第二の障壁層は、ルテニウム、白金、パラジウム、ロジウムおよびイリジウムからなる群から選ばれ、第二の障壁層の形成は、第二の障壁層中の酸素のバルク濃度が２０原子パーセントまたはそれ未満となるように操作される工程と、第二の障壁層の上に導電層を形成する工程と、を含むプロセス。本プロセスは、さらに、第二の障壁を処理して第二の障壁層の表面の酸化物の量を減少させる工程を含むことができる。 （もっと読む）

【課題】 導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供すること。
【解決手段】 例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）及び／又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体である。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。金属不純物の導入は、金属含有材料及び仕事関数変更用の金属不純物の両方を含む層を共堆積して、金属不純物の層が金属含有材料層の間に存在するスタックを形成することによって、或いは、金属含有材料の上及び／又は下に金属不純物を含む材料層を形成し、次いで、構造体を加熱し、金属不純物が金属含有材料に導入されるようにすることによって、達成することができる。 （もっと読む）

【課題】ゲート電極の劣化特性及び電流の漏れ現象を防止することのできる半導体装置を提供する。
【解決手段】半導体基板１００と、半導体基板１００上に高誘電性物質で形成されるゲート絶縁膜１２０と、ゲート絶縁膜１２０上にアルミニウム合金で形成されるバリア金属膜１３０と、バリア金属膜１３０上に形成されるゲート電極層１４０と、を含む。バリア金属膜１３０は、タンタルアルミニウム窒化膜又はチタンアルミニウム窒化膜で形成される。従って、バリア金属膜を耐酸化性の大きい物質で形成することで、酸素雰囲気の中で半導体装置の後続熱処理工程中のバリア金属膜の酸化を防止し、ゲート電極の劣化特性及び電流漏れ現象を防止することができる。 （もっと読む）

無電解堆積および電気堆積プロセスをインサイチュで実行することによって、非常に信頼性のあるメタライゼーションが供給され、その際に、シード層を形成する、従来の化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）ならびに物理気相堆積（ＰＶＤ）技術にみられるような、汚染物質ならびにデバイススケーリングに関する欠点を克服することができる。ある実施例では、バリア層はさらに、ウェット堆積プロセスに基づいて堆積される。
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【課題】高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に設けられたゲート絶縁膜３を含む。ゲート電極２１は、ゲート絶縁膜上に設けられ、第１部分を含む。第１部分は、半導体と金属との化合物からなり、下面がゲート絶縁膜に達する。第１部分内の金属元素の密度は第１値である。１対のソース／ドレイン拡散層１１は、ゲート電極の下方のチャネル領域を挟む。導電膜２３は、半導体基板のソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなる。導電膜内の金属元素の密度は、第１値より小さい第２値である。 （もっと読む）

【課題】二重金属ゲートを含む半導体構造及びその製造方法を提供する。
【解決手段】少なくとも１つのｎ型電界効果トランジスタ（ｎＦＥＴ）および少なくとも１つのｐ型電界効果トランジスタ（ｐＦＥＴ）を含み、その両方がそれぞれｎＦＥＴの性質およびｐＦＥＴの性質を有する金属ゲートを含み、上部多結晶シリコンゲート電極を含まない半導体構造を提供する。本発明は、このような半導体構造を製造する方法も提供する。 （もっと読む）

【課題】Ｐチャネル電界効果トランジスタとＮチャネル電界効果トランジスタとを有し、これらの電界効果トランジスタの高性能化を図り易い半導体装置の製造方法を得ること。
【解決手段】形成しようとする電界効果トランジスタ毎に、ゲート絶縁膜１１，２１とポリシリコン電極６３ａ，６３ｂとキャップ膜６５ａ，６５ｂとがこの順で積層された積層体を半導体基板１０上に形成した後、各ポリシリコン電極の線幅方向両側面に直接、またはオフセットスペーサ膜１５，２５を介してサイドウォールスペーサ１７，２７を形成し、各キャップ膜の上面を含む平面に上面が位置する層間絶縁膜７３ａを形成してからこれらのキャップ膜を除去して各ポリシリコン電極の上面を露出させ、その上に第１金属層７５ａまたは第２金属層７９を形成した後に該金属層によりその下のポリシリコン電極全体をシリサイド化して、互いに異なる金属のシリサイドからなるゲート電極を形成する。 （もっと読む）