【課題】十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供する。
【解決手段】表面の全部または一部がシリコン結晶面であるベース基板と、前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。 （もっと読む）

【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。
【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】高電子移動度トランジスタ構造層３を、気相成長法により成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、バイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長し、さらにノンアロイ層１８を、３８０℃以上４５０℃以下の成長温度で成長する。 （もっと読む）

【課題】ドレインリーク電流を低減することが可能な窒化物半導体素子の製造方法を提供する。
【解決手段】ヘテロ電界効果トランジスタ１の製造方法は、ドリフト層２０ａを支持基板１０上にエピタキシャル成長させる工程と、水素ガスをキャリアガスとして用いて、ｐ型半導体層である電流ブロック層２０ｂをドリフト層２０ａ上に１０００℃以上でエピタキシャル成長させる工程と、窒素ガス、アルゴンガス、ヘリウムガス及びネオンガスからなる群より選ばれる少なくとも一種のガスをキャリアガスとして用いて、コンタクト層２０ｃを電流ブロック層２０ｂ上にエピタキシャル成長させる工程と、を備える。 （もっと読む）

【課題】デバイスサイズの縮小、シリーズ抵抗の低減、及びリーク電流の抑制を可能とする半導体装置を提供することを目的とする。
【解決手段】本発明は、デバイス動作にとって、本来は不要な電位段差を発生させる層をデバイスの構造内にあえて挿入したものである。この電位段差は、バンドギャップの小さな半導体がメサ側面に露出しても、その部分の電位降下量を抑制し、デバイス動作に不都合なリーク電流を低減できる、という機能をもたらす。この効果は、ヘテロ構造バイポーラトランジスタ、フォトダイオード、及び電界吸収形光変調器などに共通して得られる。また、フォトダイオードにおいては、リーク電流が緩和されるのでデバイスのサイズを縮小することが可能となり、シリーズ抵抗の低減による動作速度の改善のみならず、デバイスを高密度にアレイ状に配置できるという利点も生まれる。 （もっと読む）

【課題】電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、ヘテロ接合バイポーラトランジスタのオン電圧が効果的に低減できるようにする。
【解決手段】基板１０１の上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、第１エミッタ層１０５、第２エミッタ層１０６、および、キャップ層１０７が順次積層されており、第２エミッタ層１０６は、第１エミッタ層１０５に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層１０６を構成する半導体が不純物添加によって縮退している。加えて、このＨＢＴの第１エミッタ層１０５は、ベース層１０４の側に配置されて不純物が添加された第１半導体層１５１と、第２エミッタ層１０６の側に第１半導体層１５１に接して配置されて不純物が無添加の第２半導体層１５２とから構成されている。 （もっと読む）

【課題】パターン形成不良が発生することを抑制する。
【解決手段】まず、Ｎ型コレクタとなる基板１１０上に、第１開口部（不図示）を有するシリコン酸化膜１２０を形成する。次いで、シリコン酸化膜１２０及び第１開口部に露出した基板１１０の表面上に第１絶縁膜を形成する。次いで、第１絶縁膜をエッチバックすることにより、シリコン酸化膜１２０の第１開口部における側壁のみに、第１絶縁膜を残存させて、側壁部を形成する。次いで、シリコン酸化膜１２０等の上に、ベース引出部１４４となるポリシリコン膜を形成する。次いで、ポリシリコン膜上に、第２開口部（不図示）を有する第２絶縁膜を形成する。次いで、第２絶縁膜をマスクとして、ポリシリコン膜のうち、第２開口部により露出している部分を酸化してシリコン酸化膜に変化させる。次いで、シリコン酸化膜に変化させた部分を選択的に除去する。次いで、側壁部と第２絶縁膜を選択的に除去する。 （もっと読む）

【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ₂膜２１と、ＳｉＯ₂膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ₂膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量Ｃ_BCを低減することができる。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】半導体層の不純物濃度およびプロファイルを正確に制御することを可能とする不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、それを用いた半導体装置の製造方法を提供する。
【解決手段】基板１０と、前記基板１０の主面上に設けられた半導体層１２，１７であって、前記主面上において互いに面積の異なる複数の第１領域１７ａ，１７ｂに形成された第１の部分と、前記主面上で前記第１領域１７ａ，１７ｂを取り囲む第２領域１７ｃに形成され前記第１の部分とは異なる構造を有する第２の部分と、を有する半導体層１２，１７と、を有するウェーハを用いる。そして、前記半導体層のうちの複数の前記第１の部分の表面から深さ方向の不純物濃度プロファイルを測定し、前記第１の部分の面積に依存する前記不純物濃度プロファイルの変化を求める。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】セルフアライメントにより容易に電極を形成することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】エッチングストッパ層２の上方に、Ｓｂを含み、所定の溶液に対するエッチング耐性がエッチングストッパ層２よりも低いＳｂ含有層３ｂを形成し、Ｓｂ含有化合物半導体層３ｂ上に、Ａｓを含み、前記所定の溶液に対するエッチング耐性がエッチングストッパ層２よりも低いＡｓ含有層３ｃを形成する。そして、前記所定の溶液を用いて、導電膜４をエッチングマスクとし、Ｓｂ含有層３ｂ及びＡｓ含有層３ｃをメサ状にウェットエッチングし、平面視でＳｂ含有層３ｂ及びＡｓ含有層３ｃから離間した位置において化合物半導体層１の上方に導電膜５ａを形成する。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】 ＧａＮ基板上に結晶成長する各半導体層の平坦性向上した半導体基板を実現し、この半導体基板を基礎として、特性の高性能化された半導体素子を提供する。
【解決手段】ｎ型基板１１と、ｎ型基板１１上に積層された窒化物系III−Ｖ族化合物半導体単結晶からなるｎ型ドリフト層２４と、ｎ型ドリフト層２４上に設けられた窒化物系III−Ｖ族化合物からなるｐ型ベース層２５と、ｐ型ベース層２５上に設けられた窒化物系III−Ｖ族化合物からなるｎ型エミッタ層２６と、ｎ型基板１１とｎ型ドリフト層２４との間に設けられた、Ｓｉを５ｘ１０¹⁷ｃｍ^-3以上２ｘ１０¹⁹ｃｍ^-3以下含有する層とを備える。 （もっと読む）

【課題】化合物半導体材料を節減しつつ化合物半導体を用いた高性能な半導体素子を得ることができる半導体装置、半導体回路基板および半導体回路基板の製造方法を提供する。
【解決手段】半導体回路基板が、トランジスタ形成基板１０と回路形成基板５０とを有する。トランジスタ形成基板１０は、ＧａＮ基板であり、表面にＢＪＴ４０が形成されている。トランジスタ形成基板１０の裏面は平滑であり、かつ裏面にコンタクト領域を有する。回路形成基板５０は、化合物半導体以外の材料で形成され、半導体能動素子を有さない。回路形成基板５０は、平滑な表面、表面に露出するように埋め込まれたコンタクト領域５２、５４、および受動回路（図示せず）を有する。トランジスタ形成基板１０と回路形成基板５０は、絶縁膜等の他の膜を介在させずに直接に接合している。 （もっと読む）

【課題】同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】ＨＢＴ１０１Ａにおいては、サブコレクタ層が複数の半導体層１３〜１５の積層構造からなり、かつ、サブコレクタ層においてコレクタ層１７より張り出した部分上にコレクタ電極２８が形成されている。ＦＥＴ１０１Ｂ、１０１Ｃにおいては、ＨＢＴ１０１Ａのサブコレクタ層をなす複数の半導体層のうち半導体基板１側の少なくとも１層の半導体層１３が、キャップ層の少なくとも一部の層を兼ねている。ＨＢＴサブコレクタ層の総膜厚が５００ｎｍ以上であり、ＦＥＴキャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である。 （もっと読む）

【課題】本発明の実施形態は、ベース層の幅を狭く形成しエミッタ層の不純物濃度を高くした低雑音特性を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】一実施形態に係る半導体装置の製造方法は、第１導電型の第１半導体層の上に第２導電型の第２半導体層を成長する半導体装置の製造方法であって、前記第１半導体層の表面を常圧よりも低い圧力の還元性雰囲気に曝して熱処理する工程（Ｓ０２〜Ｓ０４）と、前記第１半導体層の表面上に、前記第２半導体層を常圧の雰囲気でエピタキシャル成長する工程（Ｓ０５〜Ｓ０７）と、を備えたことを特徴とする。 （もっと読む）

【課題】高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。 （もっと読む）