半導体装置
【課題】同一基板上にヘテロ接合バイポーラトランジスタ(HBT)と電界効果トランジスタ(FET)とが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】HBT101Aにおいては、サブコレクタ層が複数の半導体層13〜15の積層構造からなり、かつ、サブコレクタ層においてコレクタ層17より張り出した部分上にコレクタ電極28が形成されている。FET101B、101Cにおいては、HBT101Aのサブコレクタ層をなす複数の半導体層のうち半導体基板1側の少なくとも1層の半導体層13が、キャップ層の少なくとも一部の層を兼ねている。HBTサブコレクタ層の総膜厚が500nm以上であり、FETキャップ層の総膜厚が50nm以上300nm以下である。
【解決手段】HBT101Aにおいては、サブコレクタ層が複数の半導体層13〜15の積層構造からなり、かつ、サブコレクタ層においてコレクタ層17より張り出した部分上にコレクタ電極28が形成されている。FET101B、101Cにおいては、HBT101Aのサブコレクタ層をなす複数の半導体層のうち半導体基板1側の少なくとも1層の半導体層13が、キャップ層の少なくとも一部の層を兼ねている。HBTサブコレクタ層の総膜厚が500nm以上であり、FETキャップ層の総膜厚が50nm以上300nm以下である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同一基板上にヘテロ接合バイポーラトランジスタ(HBT)と電界効果トランジスタ(FET)とが形成された半導体装置に関するものである。
【背景技術】
【0002】
無線端末向け高周波(RF)モジュールの更なる多機能化や小型化に向け、そこに搭載される半導体装置の集積化が要求されている。特にRFパワーアンプ機能とRFスイッチ機能とを同一基板上に設けた半導体装置が望まれている。
従来、パワーアンプ用素子として、ヘテロ接合バイポーラトランジスタ(HBT)が広く用いられている。しかしながら、オフセット電圧を有するHBTは損失の小さいRFスイッチを実現するには適しておらず、RFスイッチICとしては電界効果トランジスタ(FET)が一般に用いられている。
かかる背景下、近年、パワーアンプ機能とスイッチIC機能とを1つの半導体装置で実現することが可能な半導体装置として、HBTとFETとを同一半導体基板上に形成したBiFETの開発が進められている。
【0003】
特許文献1のFig.5には、半導体GaAs基板上に、バッファ層とFET層からなるエピタキシャル層(102)、InGaPエッチストッパ層(103)、FETのキャップ層とHBTのサブコレクタ層とを兼用したn+−GaAsキャップ層(104)、InGaPエッチストップ層(124)、GaAsコレクタ層(105)、p+−GaAsベース層(106)、InGaPエミッタ層(107)、n+−GaAsとn+−InGaAsからなるエミッタコンタクト層(108)とを順次積層したエピタキシャルウェハ上に、エミッタ電極(112)、ベース電極(115)、コレクタ電極(118)、ソース電極(132)、ドレイン電極(134)、及びゲート電極(138)が形成され、さらにHBTとFETとを電気的に分離する絶縁領域(130)が形成されたBiFETが開示されている。
【0004】
特許文献1に記載のBiFETでは、n+−GaAs層(104)がHBTのサブコレクタ層とFETのキャップ層とを兼用しており、この層の同じ面上に、HBTのコレクタ電極(118)とFETのオーミック電極(132、134)とが形成されている。
【0005】
特許文献1に記載の構造においては、HBTのサブコレクタ層とFETのキャップ層とを兼ねたn+−GaAs層(104)を厚くすることでコレクタ抵抗が低減しHBT特性は向上するが、FETのゲートリセス(136)を形成する際の被エッチング膜厚が厚くなるため、ゲートリセスのエッチング精度が低下して、その寸法精度が低下する(第4コラム、第23〜30行目)。
すなわち、特許文献1に記載の構造においては、コレクタ抵抗の低減とゲートリセスのエッチング精度とは背反する特性であり、これらを両立することは難しい。そのため、特許文献1に記載の構造では、HBTのサブコレクタ層のコレクタ抵抗を低減し、HBT特性を向上しようにも、サブコレクタ層(104)の厚膜化には限界がある。特許文献1のFig.3では、n+−GaAs層(104)の膜厚を350nmとしており、それ以上の厚膜化は難しい。
【0006】
特許文献2の図1(b)には、GaAs基板101上に、GaAs/AlGaAs超格子層からなるバッファ層(102)、AlGaAs障壁層(103)、InGaAsチャネル層(104)、電子供給層(506)、キャップ層と外部サブコレクタ層を兼ねたn+−GaAs層(107a)、InGaPエッチングストッパ層(106)、GaAs内部サブコレクタ層(107b)、GaAsコレクタ層(108)、GaAsベース層(109)、InGaPエミッタ層(110)、GaAsエミッタキャップ層(111)、InGaAsエミッタコンタクト層(112)を積層したエピタキシャルウェハ上に、エミッタ電極(201)、ベース電極(202)、コレクタ電極(203)、ソース電極(304)、ドレイン電極(305)、及びゲート電極(306)が形成され、さらにHBTとFETとを電気的に分離する絶縁領域(820)が形成されたBiFETが開示されている。
【0007】
特許文献2に記載の構造においても、特許文献1と同様に、FETのキャップ層を兼ねた外部サブコレクタ層(107a)上に、HBTのコレクタ電極(203)とFETのオーミック電極(304、305)とが形成されている。
【0008】
特許文献2では、HBTのサブコレクタ層を、FETのキャップ層を兼ねた外部サブコレクタ層(107a)とFETのキャップ層を兼ねていない比較的厚膜の内部サブコレクタ層(107b)との積層構造とすることで、FETのキャップ層は厚膜化せず、ゲートリセスのエッチング精度を確保しつつ、サブコレクタ層の総膜厚を厚くして、サブコレクタ層の低抵抗化を図っている。
特許文献2の図2(a)、(b)には、上記特許文献1に対して、内部サブコレクタ抵抗(RC2)が大きく低減されていることが示されている。
【0009】
特許文献2の実施形態では、外部サブコレクタ層(107a)の厚さは200nmであり、内部サブコレクタ層(107b)の厚さは400nmである(段落0023)。
特許文献2の段落0038には、外部サブコレクタ層(107a)の厚さは50〜300nmが好ましく、内部サブコレクタ層(107b)の厚さは300nm以上が好ましいことが記載されている。
【0010】
特許文献2に記載の構造では、特許文献1と同様、コレクタ電極(203)は外部サブコレクタ層(107a)上に形成されており、FETのゲートリセスエッチング精度を考慮すれば、コレクタ電極(203)下のサブコレクタ層の膜厚は300nmより厚くすることは難しい。
特許文献2の図2(a)、(b)を参照しても、特許文献2に記載の構造では、特許文献1よりはサブコレクタ層の低抵抗化が図られているものの、コレクタ抵抗の低減は充分ではない。特許文献2の図2(a)、(b)には、外部サブコレクタ層(107b)起因の抵抗成分(RC2+RC3)が6割程度占めており、この部分の抵抗が充分に低減されていないことが示されている。
【0011】
特許文献3のFig.3には、HBTのコレクタ電極下のサブコレクタ層を、FETのキャップ層を兼ねたサブコレクタ層(Fig.1の符号118の層)とFETのキャップ層を兼ねていないサブコレクタ層(Fig.1の符号121の層)との積層構造として、FETのオーミック電極下のキャップ層よりも膜厚を厚くしたBiFETが開示されている。
【0012】
特許文献3では、半導体GaAs基板(101)上に、バッファ層(111)、n−AlGaAs変調ドーピング層(112)、i−AlGaAsスペーサ層(113)、InGaAsチャネル層(114)、i−AlGaAsスペーサ層(115)、n−AlGaAs変調ドーピング層(116)、i−AlGaAsバリア層(117)、i−InGaPエッチングストッパ層(119)、n+−GaAsキャップ層(118)、n+−InGaPエッチングストッパ層(104)、n+−GaAsサブコレクタ層(121)、n−GaAsコレクタ層(122)、p+−GaAsベース層(123)、n−InGaPエミッタ層(124)、n−GaAsエミッタ層(125)、n+−InGaAsエミッタコンタクト層(126)が積層されたFig.1に記載のエピタキシャルウェハを用い、Fig.2に示すプロセスで、Fig.3のBiFETを作製している。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第7015519号明細書
【特許文献2】特開2009-224407号公報
【特許文献3】米国特許出願公開第2007/278523号明細書
【発明の概要】
【発明が解決しようとする課題】
【0014】
しかしながら、特許文献3では、HBTのサブコレクタ層及びFETのキャップ層の膜厚が具体的に示されておらず、これらの好適な範囲が不明であり、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好となる設計条件が記載されていない。また、FETオーミック電極下のキャップ層の膜厚はFETのオン抵抗に影響を与えるが、かかる観点からのキャップ層の膜厚の好ましい範囲ついても記載がない。
したがって、特許文献3の記載内容だけでは、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低いBiFETを安定的に提供することができない。
【課題を解決するための手段】
【0015】
本発明の半導体装置は、
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロバイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロバイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも1層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が500nm以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上300nm以下である半導体装置である。
【0016】
本発明は、同一基板上にHBTとFETとが形成された半導体装置において、HBTのサブコレクタ層及びFETのキャップ層の膜厚の好適な範囲を明らかとし、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することを可能としたものである。
詳細については後記するが、膜厚の好適な範囲は、表1〜表2及び図15〜図16に示すデータを基に本発明者が導いたものである。
【発明の効果】
【0017】
本発明によれば、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【図面の簡単な説明】
【0018】
【図1】本発明に係る第1実施形態のBiFETの要部断面図である。
【図2A】図1のBiFETの製造工程図である。
【図2B】図1のBiFETの製造工程図である。
【図2C】図1のBiFETの製造工程図である。
【図2D】図1のBiFETの製造工程図である。
【図2E】図1のBiFETの製造工程図である。
【図2F】図1のBiFETの製造工程図である。
【図2G】図1のBiFETの製造工程図である。
【図2H】図1のBiFETの製造工程図である。
【図3】本発明に係る第2実施形態のBiFETの要部断面図である。
【図4】本発明に係る第3実施形態のBiFETの要部断面図である。
【図5】本発明に係る第4実施形態のBiFETの要部断面図である。
【図6】本発明に係る第5実施形態のBiFETの要部断面図である。
【図7】本発明に係る第6実施形態のBiFETの要部断面図である。
【図8】本発明に係る第7実施形態のBiFETの要部断面図である。
【図9】本発明に係る第8実施形態のBiFETの要部断面図である。
【図10】本発明に係る第9実施形態のBiFETの要部断面図である。
【図11】本発明に係る第10実施形態のBiFETの要部断面図である。
【図12】本発明に係る第11実施形態のBiFETの要部断面図である。
【図13】本発明に係る第12実施形態のBiFETの要部断面図である。
【図14】本発明に係る第13実施形態のBiFETの要部断面図である。
【図15】HBTサブコレクタ層の総膜厚とHBT特性との関係を示すグラフである。
【図16】FETキャップ層の総膜厚とゲートリセスエッチング精度とFET特性との関係を示すグラフである。
【発明を実施するための形態】
【0019】
「第1実施形態」
図面を参照して、本発明に係る第1実施形態の半導体装置の構成とその製造方法について説明する。図1は半導体装置の要部断面図、図2A〜図2Hは製造工程図である。図面上は視認しやすくするため、各構成要素の縮尺や位置は適宜、実際のものとは異ならせてある。また、断面図において、適宜ハッチングを省略してある。
なお、本実施形態における基板、半導体層、及び電極の組成や膜厚、半導体層の不純物濃度、及び半導体層の積層構成は一例であり、適宜設計変更可能である。これは他の実施形態でも同様である。
【0020】
図1に示すように、本実施形態の半導体装置101は、同一半導体基板1上の異なる領域に、1個のヘテロ接合バイポーラトランジスタ(HBT)101Aと、異なるしきい値電圧を有する2個の電界効果トランジスタ(FET)101B、101Cとが形成されたBiFETである。
本実施形態において、FET101Bはエンハンスメント型FET(E−FET)、FET101Cはディプレッション型FET(D−FET)である。
本実施形態の半導体装置101は、無線端末向けパワーアンプモジュールやパワーアンプIC等に好ましく利用される。
【0021】
HBT101Aは、第一導電型のサブコレクタ層と第一導電型のコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えている。
FET101B、101Cは第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極とキャップ層上に形成された一対のオーミック電極とを備えている。
本実施形態では例として、第一導電型がn型であり、第二導電型がp型である場合について説明するが、導電型の関係は逆でもよい。
【0022】
HBT101A及びFET101B、101Cは、半導体基板1及びその上に積層された半導体層2〜13を共有している。
【0023】
本実施形態において、半導体基板1及びその上に順次積層された半導体層2〜13の組成及び膜厚等の特性は以下の通りである。
1:半導体GaAs基板、
2:膜厚500nmのアンドープ積層バッファ層、
3:はSi不純物を3.0×1018cm−3添加した膜厚4nmのn+−AlGaAs下部電子供給層、
4:膜厚2nmのアンドープAlGaAsスペーサ層、
5:膜厚15nmのアンドープInGaAsチャネル層、
6:膜厚2nmのアンドープAlGaAsスペーサ層、
7:Si不純物を3.0×1018cm−3添加した膜厚10nmのn+−AlGaAs上部電子供給層、
8:膜厚5nmのアンドープAlGaAsショットキー層、
9:膜厚5nmのアンドープInGaPストッパ層、
10:膜厚25nmのアンドープAlGaAsショットキー層、
11:膜厚15nmのアンドープInGaPエッチングストッパ層、
12:Si不純物を4.0×1017cm−3添加した膜厚50nmのn−GaAsキャップ層、
13:Si不純物を4.0×1018cm−3添加した膜厚150nmのn+−GaAs下部サブコレクタ層兼キャップ層。
【0024】
半導体層2〜10の積層構造において、HBT101AとFET101BとFET101Cとの間には、これらを電気的に分離する絶縁領域31が形成されている。
【0025】
HBT101Aにおいては、n+−GaAs下部サブコレクタ層兼キャップ層13上に半導体層14〜21が順次積層されている。半導体層14〜21の組成及び膜厚等の特性は以下の通りである。
14:Si不純物を1.0×1019cm−3添加した膜厚20nmのn+−InGaPエッチングストッパ層、
15:Si不純物を4.0×1018cm−3添加した膜厚850nmのn+−GaAs上部サブコレクタ層、
16:Si不純物を4.0×1018cm−3添加した膜厚20nmのn−InGaPエッチングストッパ層、
17:Si不純物を1.0×1016cm−3添加した膜厚800nmのn−GaAsコレクタ層、
18:C不純物を4.0×1019cm−3添加した膜厚80nmのp+−GaAsベース層、
19:Si不純物を4.0×1017cm−3添加した膜厚30nmのn−InGaPエミッタ層、
20:Si不純物を3.0×1017cm−3添加した膜厚100nmのn−GaAsエミッタバラスト層、
21:Se不純物を2.0×1019cm−3添加した膜厚100nmのn+−InGaAsエミッタコンタクト層。
【0026】
HBT101Aにおいては、下部サブコレクタ層兼キャップ層13、エッチングストッパ層14、及び上部サブコレクタ層15の積層構造により、サブコレクタ層が構成されている。
サブコレクタ層内にエッチングストッパ層14を設けることで、半導体装置101の製造プロセスにおいて、上部サブコレクタ層15のエッチングと、下部サブコレクタ層兼キャップ層13/キャップ層12の積層構造のエッチングとを分けて実施できるようにしている。
【0027】
下部サブコレクタ層兼キャップ層13、エッチングストッパ層14、及び上部サブコレクタ層15の積層構造からなるサブコレクタ層は、上層のコレクタ層17よりも形成面積が大きく、サブコレクタ層においてコレクタ層17より張り出した部分上に一対のコレクタ電極28が形成されている。
【0028】
また、上記サブコレクタ層と上層のコレクタ層17との間には、半導体装置101の製造プロセスにおいて、サブコレクタ層をコレクタ層17より張り出したパターンとするために、半導体層17〜19のエッチングを停止するエッチングストッパ層16が設けられている。
【0029】
エミッタバラスト層20とエミッタコンタクト層21との積層構造は、リセス(符号略)を挟んで2つの領域に分離されており、それぞれの領域の上に、エミッタ電極30が形成されている。また、エミッタバラスト層20とエミッタコンタクト層21との積層構造に形成されたリセス(符号略)内には、ベース層18の上層部に接触するベース電極29が形成されている。
【0030】
FET101Bにおいては、キャップ層12、13の積層構造はリセス(符号略)を挟んで2つの領域に分離されており、それぞれの領域の上に、オーミック電極23、24が形成されている。オーミック電極23はソース電極、オーミック電極24はドレイン電極である。また、ショットキー層10には凹部(符号略)が形成されており、この凹部内からキャップ層12、13の積層構造に形成されたリセス内にゲート電極22が突設されている。
【0031】
FET101Cにおいては、キャップ層12、13の積層構造はリセス(符号略)を挟んで2つの領域に分離されており、それぞれの領域の上に、オーミック電極26、27が形成されている。オーミック電極26はソース電極、オーミック電極27はドレイン電極である。また、キャップ層12、13の積層構造に形成されたリセス内のショットキー層10上にゲート電極25が形成されている。
半導体装置101は以上のように構成されている。
【0032】
図2A〜図2Hを参照して、半導体装置101の製造方法について説明する。
はじめに、半導体GaAs基板1上に半導体層(エピタキシャル層)2〜21を順次積層して、図2Aに示すエピタキシャルウェハを得る。
次いで、上記エピタキシャルウェハの全面にエミッタ電極30となるWSi膜をスパッタ成膜後、フォトレジストをマスクとしてWSi膜をエッチングすることで、エミッタ電極30を形成する。その後、エミッタ電極30をマスクとして、InGaAsエミッタコンタクト層21及びGaAsエミッタバラスト層20をエッチングして、半導体層20〜21の積層構造にリセスを形成する共に、エミッタ電極30の形成領域外のInGaPエミッタ層19の表面を露出させる。
以上の工程後に図2Bに示す構造が得られる。
【0033】
次に、フォトレジストをマスクとして、ベース電極29となるPt−Ti−Pt−Au膜を蒸着リフトオフ法でエミッタ層19上にパターン形成し、熱処理により電極成分をエミッタ層19及びp+−GaAsベース層18の上層部内に拡散させて、ベース電極29を形成する。
その後、フォトレジストをマスクとして、n−InGaPエミッタ層19、p+−GaAsベース層18、n−GaAsコレクタ層17、及びn+−InGaPストッパ層16をエッチングして、n+−GaAs下部サブコレクタ層15の表面を部分的に露出させる。
以上の工程後に、図2Cに示す構造が得られる。
【0034】
次に、フォトレジストをマスクとして、n+−GaAsサブコレクタ層15とn+−InGaPストッパ層14をエッチングして、n+−GaAs下部サブコレクタ層13の表面を部分的に露出させる。以上の工程後に、図2Dに示す構造が得られる。
次に、フォトレジストをマスクとして、n+−GaAs下部サブコレクタ層13、n−GaAsキャップ層12、及びInGaPストッパ層11をエッチングして、AlGaAsショットキー層10の表面を部分的に露出させる。
以上の工程後に図2Eに示す構造が得られる。
【0035】
次に、フォトレジストをマスクとしてボロンイオン注入を行うことにより素子間絶縁領域31を形成する。この工程後に、図2Fに示す構造が得られる。
【0036】
次に、フォトレジストをマスクとして、HBT101Aのコレクタ電極28、及びFET101B、101Cのソース電極23、26、ドレイン電極24、27となるAuGe−Ni−Au膜を蒸着リフトオフ法で、n+−GaAs上部サブコレクタ層15、及びn+−GaAs下部サブコレクタ層兼キャップ層13上にパターン形成し、さらに熱処理により下層にオーミック接触させて各電極を形成する。この工程後に図2Gに示す構造が得られる。
【0037】
次に、FET101Bのゲート電極形成部分が開口したパターン(ゲート電極の反転パターン)のフォトレジストを形成し、これをマスクとしてAlGaAsショットキー層10とInGaPストッパ層9とをエッチングして凹部を形成し、続いて同じマスクを用いてこの凹部内にゲート電極22を蒸着リフトオフ法でパターン形成する。
続いて、FET101Cのゲート電極形成部分が開口したパターンのフォトレジストを形成し、これをマスクとしてゲート電極25を蒸着リフトオフ法でパターン形成する。
以上の工程後に図2Hに示す半導体装置101が完成する。
【0038】
本実施形態の半導体装置101においては、HBT101Aのコレクタ電極28下のサブコレクタ層をn+−GaAs上部サブコレクタ層15(膜厚850nm)/n+−InGaPエッチングストッパ層14(膜厚20nm)/n+−GaAs下部サブコレクタ層13(膜厚150nm)の積層構造とし、その総膜厚を1020nmと厚く設定している。
【0039】
本実施形態では、FET101B、101Cのキャップ層をn+−GaAs層13(膜厚150nm)/n−GaAs層12(膜厚50nm)の積層構造としており、HBT101Aの下部サブコレクタ層13が、FET101B、101Cのキャップ層の一部の層を兼ねている。かかる構成では、HBT/FET間で半導体層の共有化が行われているので、エピタキシャルウェハの低コスト化を図ることができる。
【0040】
FET101B、101Cのキャップ層の総膜厚が大きくなりすぎると、ゲートリセスを形成する際のエッチング精度が低下する。
そのため、本実施形態では、FET101B、101Cのキャップ層の一部の層を兼ねた下部サブコレクタ層13はFETキャップ層として充分な特性を有し、かつ、FETゲートリセスを形成する際のエッチング精度に影響のない範囲内(具体的には膜厚150nm)に設定している。そして、FET101B、101Cのキャップ層の総膜厚を200nmに設定している。
【0041】
HBT101Aにおいては、サブコレクタ層の総膜厚を厚くするために、FET101B、101Cのキャップ層の一部の層を兼ねていない上部サブコレクタ層15は比較的厚く設定している。本実施形態では、上部サブコレクタ層15は下部サブコレクタ層13よりも厚く、膜厚を850nmとしている。
なお、本実施形態では、サブコレクタ層内にn+−InGaPエッチングストッパ層14を設けているので、上部サブコレクタ層15を厚くしてサブコレクタ層全体を厚くしても、エッチングストッパ層14の上下でエッチングを分けることができ、サブコレクタ層のエッチングを精度良く実施できる。
【0042】
表1及び図15は、本発明者がHBTのサブコレクタ層の総膜厚を変え、それ以外の条件を同一として、コレクタ抵抗とパワーアンプ電力負荷効率(PAE)を測定した結果を示すものである。この測定では、下部サブコレクタ層13の膜厚は150nmに固定し、上部サブコレクタ層15の膜厚を変えて、サブコレクタ層の総膜厚を変えている。
【0043】
表1及び図15には、コレクタ電極28下のサブコレクタ層の総膜厚が厚くなる程、コレクタ抵抗が低減し、パワーアンプ動作時の電力負荷効率が高くなることが示されている。
コレクタ電極28下のサブコレクタ層の総膜厚が大きくなる程、サブコレクタ層中で横方向に流れるコレクタ電流経路32の断面積を大きく取ることができ、コレクタ抵抗を低減することができる。
コレクタ電極28下のサブコレクタ層の総膜厚は厚い程好ましい。コレクタ電極28下のサブコレクタ層の総膜厚は500nm以上とし、800nm以上がより好ましい。
表1に示すデータでは、コレクタ電極28下のサブコレクタ層の総膜厚が500nm以上でコレクタ抵抗は4.0Ω以下となり、コレクタ電極28下のサブコレクタ層の総膜厚が800nm以上でコレクタ抵抗は3.4Ω以下となっている。
【0044】
「背景技術」の項で挙げた特許文献2に記載のBiFETでは、コレクタ電極下のサブコレクタ層厚は50〜300nmが好ましいと記載されている。表1に示すように、コレクタ電極下のサブコレクタ層厚が300nm以下である特許文献2に対して、コレクタ電極下のサブコレクタ層厚が1020nmである本実施形態では、コレクタ抵抗を40%以上低減することができる。
【0045】
表2及び図16は、本発明者がFETのキャップ層の総膜厚を変え、それ以外の条件を同一として、FETゲートリセスの壁面エッチのウェハ面内ばらつきとFETのオン抵抗(Ron)とを測定した結果を示すものである。この測定では、FETのキャップ層12の膜厚は50nm、HBTの上部サブコレクタ層15の膜厚は850nmに固定し、HBTの下部サブコレクタ層兼FETのキャップ層13の膜厚を変えて、キャップ層の総膜厚を変えている。
表2及び図16には、キャップ層の総膜厚が厚くなるに従って、FETのゲートリセスエッチング精度が低下し、ゲートリセスの壁面エッチのばらつきが大きくなっていることが示されている。
また、表2及び図16には、キャップ層の総膜厚が薄くなりすぎると、FETのオン抵抗が増加することが示されている。FETゲートリセスの壁面エッチ量ばらつきは30nm以下が好ましく、FETオン抵抗は2.0Ωmm以下が好ましいことから、FETゲートリセスのエッチング精度を良好とし、かつFETのオン抵抗を低くするには、FETキャップ層の総膜厚は50nm以上300nm以下とする。
【0046】
本実施形態では、HBTサブコレクタ層よりも薄いキャップ層をFETオーミック電極下に配置している。このキャップ層の膜厚増加は、キャップ層内での横方向ドレイン電流経路の断面積増加に寄与するが、垂直方向のドレイン電流経路33の断面積増加には寄与しない。そのため、キャップ層の総膜厚が50〜300nmであれば、エッチングばらつきを悪化させることはなく、充分に低いオン抵抗を実現することができる。
【0047】
表2に示すように、キャップ層の総膜厚を200nmとした本実施形態では、FETゲートリセスの壁面エッチ量のウェハ面内ばらつきは21nm(±10.5nm)とエッチング精度が良好であり、かつFETオン抵抗は1.40Ωmmであった。特許文献1、2に記載のキャップ層の総膜厚300〜350nmでは、同ばらつきは28nm(±14nm)である。したがって、キャップ層の総膜厚200nmの本実施形態では、特許文献1、2の同ばらつきの75%である。したがって、FETキャップ層の総膜厚は50nm以上200nm以下がより好ましい。
【0048】
また、本実施形態では、HBT101Aのサブコレクタ層のn型不純物濃度を下記のように設定している。
下部サブコレクタ層13のSi不純物濃度:4.0×1018cm−3、
エッチングストッパ層14のSi不純物濃度:1.0×1019cm−3、
上部サブコレクタ層15のSi不純物濃度:4.0×1018cm−3。
これらの層のn型不純物濃度は上記に限らず適宜変更できる。
ただし、エッチングストッパ層14のn型不純物濃度は、サブコレクタ層の他の半導体層13、15のn型不純物濃度と同じかそれ以上とすることが好ましい。
また、サブコレクタ層全体のn型不純物の平均濃度は、コレクタ電極28と低抵抗なオーミック接触を得るとともに、サブコレクタ層が空乏化することなく、横方向コレクタ電流経路32を低抵抗にするために、2.0×1018cm−3以上であることが好ましい。
【0049】
以上説明したように、本実施形態によれば、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0050】
「第2実施形態」
図3を参照して、本発明に係る第2実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0051】
本実施形態の半導体装置102は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT102Aと異なるしきい値電圧を有する2個のFET102B、102Cとが形成されたBiFETである。本実施形態においても、FET102BはE−FET、FET102CはD−FETである。
【0052】
本実施形態の半導体装置102は基本構成は第1実施形態と同様であり、第1実施形態では、FETのキャップ層をn−GaAs層12とn+−GaAs層13との2層積層構造としたのに対して、本実施形態では、FET102B、102Cのキャップ層をn+−GaAs層13の単層構造からなるオーミックキャップ層としている。本実施形態において、n+−GaAs層13の膜厚は200nmであり、キャップ層の総膜厚は第1実施形態と同一としている。
【0053】
本実施形態においても、HBT102Aのサブコレクタ層の総膜厚は1020nm、FET102B、102Cのキャップ層の総膜厚は200nmである。したがって、本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0054】
本実施形態の半導体装置102では上記効果に合わせて、FETのキャップ層の総膜厚は第1実施形態と同じ条件とし、n−GaAs層12の部分についてもn+−GaAs層13として、キャップ層全体のn型不純物濃度を上げているので、FET102B、102Cのオン抵抗を第1実施形態よりも低減できるという効果が得られる。本発明者の実測例では、FET102B、102Cのオン抵抗は1.20Ωmmであった。
【0055】
「第3実施形態」
図4を参照して、本発明に係る第3実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0056】
本実施形態の半導体装置103は、同一半導体基板1上の異なる領域に、1個のHBT103Aと1個のFET103Cとが形成されたBiFETである。本実施形態において、FET103CはD−FETである。
【0057】
本実施形態は、E−FETがないことを除けば、基本構成は第1実施形態と同様であり、E−FETのゲートリセスを形成するために必要であったInGaPストッパ層9は不要である。したがって、第1実施形態におけるInGaPストッパ層9とその上下に形成されたアンドープAlGaAsショットキー層8、10の代わりに、これらの膜厚を合わせたアンドープAlGaAsショットキー層34が形成されている。
【0058】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
本実施形態では上記効果に合わせて、InGaPストッパ層9が不要であり、エピタキシャルウェハの半導体積層数が低減されるので、第1実施形態よりも低コストに製造できるという効果が得られる。
【0059】
「第4実施形態」
図5を参照して、本発明に係る第4実施形態の半導体装置の構成について説明する。第3実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0060】
本実施形態の半導体装置104は、第3実施形態と同様に、同一半導体基板1上の異なる領域に、1個のHBT104Aと1個のFET104Cとが形成されたBiFETである。本実施形態においても、FET104CはD−FETである。
第3実施形態では、D−FET103Cのゲートリセスを形成するためのInGaPストッパ層11をアンドープ層としたが、Si不純物を高濃度添加したn+−InGaP層としてもよい。
本実施形態の半導体装置104は基本構成は第3実施形態と同様であり、アンドープInGaPストッパ層11の代わりに、Si不純物を1.0×1019cm−3添加したn+−InGaPストッパ層35(膜厚15nm)を用いている。
【0061】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
本実施形態では上記効果に合わせて、FET104Cにおいて、キャップ層12、13からチャネル層5へのアクセス抵抗が低減され、FETオン抵抗がより低減されるという効果が得られる。本発明者の実測例では、アクセス抵抗は1.10Ωmmであった。
【0062】
「第5実施形態」
図6を参照して、本発明に係る第5実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0063】
本実施形態の半導体装置105は、第3実施形態と同様に、同一半導体基板1上の異なる領域に、1個のHBT105Aと1個のFET105Cとが形成されたBiFETである。本実施形態においても、FET105CはD−FETである。
本実施形態では、FET105Cのキャップ層を第2実施形態と同様、n+−GaAs層13(膜厚200nm)の単層構造からなるオーミックキャップ層としている。
その他の基本構成は第3実施形態と同様であるが、第3実施形態ではFET103Cのゲート電極25をキャップ層を除去して形成したリセスの底面に配置しているが、本実施形態では同リセス内に更に狭いリセスを追加形成して、その狭いリセス内にゲート電極25を配置している。
本実施形態では、アンドープAlGaAsショットキー層8とアンドープInGaPエッチングストッパ層11との間に、アンドープInGaPエッチングストッパ層36とアンドープGaAs層37とを設けている。
本実施形態では、ゲート電極の形成部分及びその近傍が開口したパターンのフォトレジストをマスクとし、InGaP層36をストッパ層としてアンドープGaAs層37をエッチングし、その後、同じフォトレジストをマスクとしてInGaPストッパ層36をエッチングして、狭いリセスを形成している。
【0064】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0065】
「第6〜第9実施形態」
図7〜図10を参照して、本発明に係る第6〜第9実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
第1〜第5実施形態では、FETキャップ層を除去した領域にボロンイオン注入を実施して絶縁領域を形成することにより、HBTとFETとを素子分離しているが、異なる注入イオンや異なるイオン注入条件、あるいはイオン注入以外の素子分離方法で絶縁領域を形成してもよい。
【0066】
図7に示す第6実施形態の半導体装置106は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT106Aと異なるしきい値電圧を有する2個のFET106B、106Cとが形成されたBiFETである。本実施形態においても、FET106BはE−FET、FET106CはD−FETである。
【0067】
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT106A、FET106B、及びFET106Cの素子間の半導体層に対してショットキー層10〜バッファ層2の上層部までエッチング除去して形成したメサ38によって、素子分離している。
【0068】
図8に示す第7実施形態の半導体装置107は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT107Aと異なるしきい値電圧を有する2個のFET107B、107Cとが形成されたBiFETである。本実施形態においても、FET107BはE−FET、FET107CはD−FETである。
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT107A、FET107B、及びFET107Cの素子間のキャップ層12、13をエッチング除去せず、その表面からボロンイオン注入を実施して、絶縁領域39を形成することにより、素子分離している。第1実施形態のイオン注入条件よりも高エネルギー条件でイオン注入することで、絶縁領域39の深さを深くして、第1実施形態と同様にバッファ層2の上層部まで絶縁領域39を形成することができる。
【0069】
図9に示す第8実施形態の半導体装置108は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT108Aと異なるしきい値電圧を有する2個のFET108B、108Cとが形成されたBiFETである。本実施形態においても、FET108BはE−FET、FET108CはD−FETである。
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT108A、FET108B、及びFET108Cの素子間の上部サブコレクタ層15をエッチング除去せず、その表面からヘリウムイオン注入を実施して絶縁領域40を形成することにより、素子分離している。第1実施形態で用いたイオン種よりも、質量の軽いイオンであるヘリウムを用いることで、絶縁領域40の深さを深くして、第1実施形態と同様にバッファ層2の上層部まで絶縁領域40を形成することができる。
【0070】
図10に示す第9実施形態の半導体装置109は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT109Aと異なるしきい値電圧を有する2個のFET109B、109Cとが形成されたBiFETである。本実施形態においても、FET109BはE−FET、FET109CはD−FETである。
【0071】
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT109A、FET109B、及びFET109Cの素子間にコレクタ層17を残し、その表面からヘリウムイオン注入を実施して絶縁領域41を形成することにより、素子分離している。第8実施形態よりも高エネルギーでイオン注入を実施することで、絶縁領域41の深さを深くして、第8実施形態と同様にバッファ層2の上層部まで絶縁領域41を形成することができる。
【0072】
第6〜第9実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0073】
「第10実施形態」
図11を参照して、本発明に係る第10実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0074】
本実施形態の半導体装置110は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT110Aと異なるしきい値電圧を有する2個のFET110B、110Cとが形成されたBiFETである。本実施形態においても、FET110BはE−FET、FET110CはD−FETである。
【0075】
本実施形態の基本構成は第1実施形態と同様であるが、第1実施形態では、FETのオーミック電極をn+−GaAsキャップ層13上に配置したのに対して、本実施形態ではn+−InGaPストッパ層14をキャップ層13上に残し、その上に、FET110B、110Cのオーミック電極23、24、26、27を形成している。
【0076】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
さらに、InGaP層は、GaAs層と比較して、n型不純物濃度を高くでき、かつ、ショットキー障壁も低いことから、オーミック電極との接触抵抗を低減することができる。その結果、本実施形態では第1実施形態よりもFETのオン抵抗を低減することができる。
【0077】
「第11実施形態」
図12を参照して、本発明に係る第12実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0078】
本実施形態の半導体装置111は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT111Aと異なるしきい値電圧を有する2個のFET111B、111Cとが形成されたBiFETである。本実施形態においても、FET111BはE−FET、FET111CはD−FETである。
【0079】
第1〜第10実施形態では、FETのチャネル構造を、n+−AlGaAs上部電子供給層7/アンドープAlGaAsスペーサ層6/アンドープInGaAsチャネル層5/アンドープAlGaAsスペーサ層4/n+−AlGaAs下部電子供給層3の積層構造としたが、他のチャネル構造としても構わない。
本実施形態の基本構成は第1実施形態と同様であり、FET111B、111Cのチャネル構造をn型不純物を5.0×1017cm−3添加したn−GaAsチャネル層42(膜厚50nm)の単層構造としたものである。
【0080】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0081】
「第12、第13実施形態」
図13及び図14を参照して、本発明に係る第12、第13実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0082】
第1実施形態では、HBTと2個のFET間が絶縁領域を介して素子分離されているが、異なる素子の隣り合う2個の電極を共有化しても構わない。
【0083】
図13に示す第12実施形態の半導体装置112は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT112Aと異なるしきい値電圧を有する2個のFET112B、112Cとが形成されたBiFETである。本実施形態においても、FET112BはE−FET、FET112CはD−FETである。
この半導体装置の基本構成は第1実施形態と同様であるが、HBT112Aとこれに隣接するFET112Cとの間に絶縁領域31がなく、HBT112Aの一方のコレクタ電極28とFET112Cのソース電極26とが一体化された共有オーミック電極43が形成されている。
【0084】
図14に示す第13実施形態の半導体装置113は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT113Aと異なるしきい値電圧を有する2個のFET113B、113Cとが形成されたBiFETである。本実施形態においても、FET113BはE−FET、FET113CはD−FETである。
この半導体装置の基本構成は第1実施形態と同様であるが、E−FET113BとD−FET113Cとの間に絶縁領域31がなく、E−FET113Bのソース電極23とD−FET113Cのドレイン電極27とを兼ねた共有オーミック電極44が形成されている。
【0085】
第12、第13実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
さらに、これらの実施形態では、複数の電極が共有化されているので、チップサイズの小型を図ることができる。
なお、図示した以外にも、電極の共有化は種々のパターンが可能である。例えば、同一基板上に複数のHBTを備えた場合には、隣接するHBTの一方のコレクタ電極同士を共有化することができる。
【0086】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
例えば、以上の実施形態では、半導体基板1としてGaAs基板を用いたBiFETについて説明したが、半導体基板1としてはInP基板あるいはGaN基板等の他の半導体基板を用いることもできる。
以上の実施形態では、HBTのコレクタ層17をn−GaAs層としたが、コレクタ層はアンドープ層としても構わない。
HBTのサブコレクタ層とコレクタ層との間に設けたエッチングストッパ層16をn+−InGaP層としたが、このエッチングストッパ層はアンドープ層としても構わない。
【0087】
【表1】
【0088】
【表2】
【符号の説明】
【0089】
101〜113 半導体装置
101A〜113A HBT
101B、102B、106B〜113B E−FET
101C〜113C D−FET
1 半導体GaAs基板
2 バッファ層
3 Siドープn+−AlGaAs下部電子供給層
4 アンドープAlGaAsスペーサ層
5 アンドープInGaAsチャネル層
6 アンドープAlGaAsスペーサ層
7 Siドープn+−AlGaAs上部電子供給層
8 アンドープAlGaAsショットキー層
9 アンドープInGaPエッチングストッパ層
10 アンドープAlGaAsショットキー層
11 アンドープInGaPエッチングストッパ層
12 Siドープn−GaAsキャップ層
13 Siドープn+−GaAs下部サブコレクタ層兼キャップ層
14 Siドープn+−InGaPエッチングストッパ層
15 Siドープn+−GaAs上部サブコレクタ層
16 Siドープn+−InGaPエッチングストッパ層
17 Siドープn−GaAsコレクタ層
18 Cドープp+−GaAsベース層
19 Siドープn−InGaPエミッタ層
20 Siドープn−GaAsエミッタバラスト層
21 Seドープn+−InGaAsエミッタコンタクト層
22 E−FETゲート電極
23 E−FETソース電極
24 E−FETドレイン電極
25 D−FETゲート電極
26 D−FETソース電極
27 D−FETドレイン電極
28 コレクタ電極
29 ベース電極
30 エミッタ電極
31 ボロンイオン注入絶縁領域
32 HBTコレクタ電流経路
33 FETドレイン電流経路
34 アンドープAlGaAsショットキー層
35 Siドープn+−InGaPエッチングストッパ層
36 アンドープInGaPエッチングストッパ層
37 アンドープGaAs層
38 メサ
39 ボロンイオン注入絶縁領域
40 ヘリウムイオン注入領域
41 ヘリウムイオン注入領域
42 Siドープn−GaAsチャネル層
43 HBT/FET共有オーミック電極
44 E−FET/D−FET共有オーミック電極
【技術分野】
【0001】
本発明は、同一基板上にヘテロ接合バイポーラトランジスタ(HBT)と電界効果トランジスタ(FET)とが形成された半導体装置に関するものである。
【背景技術】
【0002】
無線端末向け高周波(RF)モジュールの更なる多機能化や小型化に向け、そこに搭載される半導体装置の集積化が要求されている。特にRFパワーアンプ機能とRFスイッチ機能とを同一基板上に設けた半導体装置が望まれている。
従来、パワーアンプ用素子として、ヘテロ接合バイポーラトランジスタ(HBT)が広く用いられている。しかしながら、オフセット電圧を有するHBTは損失の小さいRFスイッチを実現するには適しておらず、RFスイッチICとしては電界効果トランジスタ(FET)が一般に用いられている。
かかる背景下、近年、パワーアンプ機能とスイッチIC機能とを1つの半導体装置で実現することが可能な半導体装置として、HBTとFETとを同一半導体基板上に形成したBiFETの開発が進められている。
【0003】
特許文献1のFig.5には、半導体GaAs基板上に、バッファ層とFET層からなるエピタキシャル層(102)、InGaPエッチストッパ層(103)、FETのキャップ層とHBTのサブコレクタ層とを兼用したn+−GaAsキャップ層(104)、InGaPエッチストップ層(124)、GaAsコレクタ層(105)、p+−GaAsベース層(106)、InGaPエミッタ層(107)、n+−GaAsとn+−InGaAsからなるエミッタコンタクト層(108)とを順次積層したエピタキシャルウェハ上に、エミッタ電極(112)、ベース電極(115)、コレクタ電極(118)、ソース電極(132)、ドレイン電極(134)、及びゲート電極(138)が形成され、さらにHBTとFETとを電気的に分離する絶縁領域(130)が形成されたBiFETが開示されている。
【0004】
特許文献1に記載のBiFETでは、n+−GaAs層(104)がHBTのサブコレクタ層とFETのキャップ層とを兼用しており、この層の同じ面上に、HBTのコレクタ電極(118)とFETのオーミック電極(132、134)とが形成されている。
【0005】
特許文献1に記載の構造においては、HBTのサブコレクタ層とFETのキャップ層とを兼ねたn+−GaAs層(104)を厚くすることでコレクタ抵抗が低減しHBT特性は向上するが、FETのゲートリセス(136)を形成する際の被エッチング膜厚が厚くなるため、ゲートリセスのエッチング精度が低下して、その寸法精度が低下する(第4コラム、第23〜30行目)。
すなわち、特許文献1に記載の構造においては、コレクタ抵抗の低減とゲートリセスのエッチング精度とは背反する特性であり、これらを両立することは難しい。そのため、特許文献1に記載の構造では、HBTのサブコレクタ層のコレクタ抵抗を低減し、HBT特性を向上しようにも、サブコレクタ層(104)の厚膜化には限界がある。特許文献1のFig.3では、n+−GaAs層(104)の膜厚を350nmとしており、それ以上の厚膜化は難しい。
【0006】
特許文献2の図1(b)には、GaAs基板101上に、GaAs/AlGaAs超格子層からなるバッファ層(102)、AlGaAs障壁層(103)、InGaAsチャネル層(104)、電子供給層(506)、キャップ層と外部サブコレクタ層を兼ねたn+−GaAs層(107a)、InGaPエッチングストッパ層(106)、GaAs内部サブコレクタ層(107b)、GaAsコレクタ層(108)、GaAsベース層(109)、InGaPエミッタ層(110)、GaAsエミッタキャップ層(111)、InGaAsエミッタコンタクト層(112)を積層したエピタキシャルウェハ上に、エミッタ電極(201)、ベース電極(202)、コレクタ電極(203)、ソース電極(304)、ドレイン電極(305)、及びゲート電極(306)が形成され、さらにHBTとFETとを電気的に分離する絶縁領域(820)が形成されたBiFETが開示されている。
【0007】
特許文献2に記載の構造においても、特許文献1と同様に、FETのキャップ層を兼ねた外部サブコレクタ層(107a)上に、HBTのコレクタ電極(203)とFETのオーミック電極(304、305)とが形成されている。
【0008】
特許文献2では、HBTのサブコレクタ層を、FETのキャップ層を兼ねた外部サブコレクタ層(107a)とFETのキャップ層を兼ねていない比較的厚膜の内部サブコレクタ層(107b)との積層構造とすることで、FETのキャップ層は厚膜化せず、ゲートリセスのエッチング精度を確保しつつ、サブコレクタ層の総膜厚を厚くして、サブコレクタ層の低抵抗化を図っている。
特許文献2の図2(a)、(b)には、上記特許文献1に対して、内部サブコレクタ抵抗(RC2)が大きく低減されていることが示されている。
【0009】
特許文献2の実施形態では、外部サブコレクタ層(107a)の厚さは200nmであり、内部サブコレクタ層(107b)の厚さは400nmである(段落0023)。
特許文献2の段落0038には、外部サブコレクタ層(107a)の厚さは50〜300nmが好ましく、内部サブコレクタ層(107b)の厚さは300nm以上が好ましいことが記載されている。
【0010】
特許文献2に記載の構造では、特許文献1と同様、コレクタ電極(203)は外部サブコレクタ層(107a)上に形成されており、FETのゲートリセスエッチング精度を考慮すれば、コレクタ電極(203)下のサブコレクタ層の膜厚は300nmより厚くすることは難しい。
特許文献2の図2(a)、(b)を参照しても、特許文献2に記載の構造では、特許文献1よりはサブコレクタ層の低抵抗化が図られているものの、コレクタ抵抗の低減は充分ではない。特許文献2の図2(a)、(b)には、外部サブコレクタ層(107b)起因の抵抗成分(RC2+RC3)が6割程度占めており、この部分の抵抗が充分に低減されていないことが示されている。
【0011】
特許文献3のFig.3には、HBTのコレクタ電極下のサブコレクタ層を、FETのキャップ層を兼ねたサブコレクタ層(Fig.1の符号118の層)とFETのキャップ層を兼ねていないサブコレクタ層(Fig.1の符号121の層)との積層構造として、FETのオーミック電極下のキャップ層よりも膜厚を厚くしたBiFETが開示されている。
【0012】
特許文献3では、半導体GaAs基板(101)上に、バッファ層(111)、n−AlGaAs変調ドーピング層(112)、i−AlGaAsスペーサ層(113)、InGaAsチャネル層(114)、i−AlGaAsスペーサ層(115)、n−AlGaAs変調ドーピング層(116)、i−AlGaAsバリア層(117)、i−InGaPエッチングストッパ層(119)、n+−GaAsキャップ層(118)、n+−InGaPエッチングストッパ層(104)、n+−GaAsサブコレクタ層(121)、n−GaAsコレクタ層(122)、p+−GaAsベース層(123)、n−InGaPエミッタ層(124)、n−GaAsエミッタ層(125)、n+−InGaAsエミッタコンタクト層(126)が積層されたFig.1に記載のエピタキシャルウェハを用い、Fig.2に示すプロセスで、Fig.3のBiFETを作製している。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第7015519号明細書
【特許文献2】特開2009-224407号公報
【特許文献3】米国特許出願公開第2007/278523号明細書
【発明の概要】
【発明が解決しようとする課題】
【0014】
しかしながら、特許文献3では、HBTのサブコレクタ層及びFETのキャップ層の膜厚が具体的に示されておらず、これらの好適な範囲が不明であり、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好となる設計条件が記載されていない。また、FETオーミック電極下のキャップ層の膜厚はFETのオン抵抗に影響を与えるが、かかる観点からのキャップ層の膜厚の好ましい範囲ついても記載がない。
したがって、特許文献3の記載内容だけでは、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低いBiFETを安定的に提供することができない。
【課題を解決するための手段】
【0015】
本発明の半導体装置は、
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロバイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロバイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも1層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が500nm以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上300nm以下である半導体装置である。
【0016】
本発明は、同一基板上にHBTとFETとが形成された半導体装置において、HBTのサブコレクタ層及びFETのキャップ層の膜厚の好適な範囲を明らかとし、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することを可能としたものである。
詳細については後記するが、膜厚の好適な範囲は、表1〜表2及び図15〜図16に示すデータを基に本発明者が導いたものである。
【発明の効果】
【0017】
本発明によれば、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【図面の簡単な説明】
【0018】
【図1】本発明に係る第1実施形態のBiFETの要部断面図である。
【図2A】図1のBiFETの製造工程図である。
【図2B】図1のBiFETの製造工程図である。
【図2C】図1のBiFETの製造工程図である。
【図2D】図1のBiFETの製造工程図である。
【図2E】図1のBiFETの製造工程図である。
【図2F】図1のBiFETの製造工程図である。
【図2G】図1のBiFETの製造工程図である。
【図2H】図1のBiFETの製造工程図である。
【図3】本発明に係る第2実施形態のBiFETの要部断面図である。
【図4】本発明に係る第3実施形態のBiFETの要部断面図である。
【図5】本発明に係る第4実施形態のBiFETの要部断面図である。
【図6】本発明に係る第5実施形態のBiFETの要部断面図である。
【図7】本発明に係る第6実施形態のBiFETの要部断面図である。
【図8】本発明に係る第7実施形態のBiFETの要部断面図である。
【図9】本発明に係る第8実施形態のBiFETの要部断面図である。
【図10】本発明に係る第9実施形態のBiFETの要部断面図である。
【図11】本発明に係る第10実施形態のBiFETの要部断面図である。
【図12】本発明に係る第11実施形態のBiFETの要部断面図である。
【図13】本発明に係る第12実施形態のBiFETの要部断面図である。
【図14】本発明に係る第13実施形態のBiFETの要部断面図である。
【図15】HBTサブコレクタ層の総膜厚とHBT特性との関係を示すグラフである。
【図16】FETキャップ層の総膜厚とゲートリセスエッチング精度とFET特性との関係を示すグラフである。
【発明を実施するための形態】
【0019】
「第1実施形態」
図面を参照して、本発明に係る第1実施形態の半導体装置の構成とその製造方法について説明する。図1は半導体装置の要部断面図、図2A〜図2Hは製造工程図である。図面上は視認しやすくするため、各構成要素の縮尺や位置は適宜、実際のものとは異ならせてある。また、断面図において、適宜ハッチングを省略してある。
なお、本実施形態における基板、半導体層、及び電極の組成や膜厚、半導体層の不純物濃度、及び半導体層の積層構成は一例であり、適宜設計変更可能である。これは他の実施形態でも同様である。
【0020】
図1に示すように、本実施形態の半導体装置101は、同一半導体基板1上の異なる領域に、1個のヘテロ接合バイポーラトランジスタ(HBT)101Aと、異なるしきい値電圧を有する2個の電界効果トランジスタ(FET)101B、101Cとが形成されたBiFETである。
本実施形態において、FET101Bはエンハンスメント型FET(E−FET)、FET101Cはディプレッション型FET(D−FET)である。
本実施形態の半導体装置101は、無線端末向けパワーアンプモジュールやパワーアンプIC等に好ましく利用される。
【0021】
HBT101Aは、第一導電型のサブコレクタ層と第一導電型のコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えている。
FET101B、101Cは第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極とキャップ層上に形成された一対のオーミック電極とを備えている。
本実施形態では例として、第一導電型がn型であり、第二導電型がp型である場合について説明するが、導電型の関係は逆でもよい。
【0022】
HBT101A及びFET101B、101Cは、半導体基板1及びその上に積層された半導体層2〜13を共有している。
【0023】
本実施形態において、半導体基板1及びその上に順次積層された半導体層2〜13の組成及び膜厚等の特性は以下の通りである。
1:半導体GaAs基板、
2:膜厚500nmのアンドープ積層バッファ層、
3:はSi不純物を3.0×1018cm−3添加した膜厚4nmのn+−AlGaAs下部電子供給層、
4:膜厚2nmのアンドープAlGaAsスペーサ層、
5:膜厚15nmのアンドープInGaAsチャネル層、
6:膜厚2nmのアンドープAlGaAsスペーサ層、
7:Si不純物を3.0×1018cm−3添加した膜厚10nmのn+−AlGaAs上部電子供給層、
8:膜厚5nmのアンドープAlGaAsショットキー層、
9:膜厚5nmのアンドープInGaPストッパ層、
10:膜厚25nmのアンドープAlGaAsショットキー層、
11:膜厚15nmのアンドープInGaPエッチングストッパ層、
12:Si不純物を4.0×1017cm−3添加した膜厚50nmのn−GaAsキャップ層、
13:Si不純物を4.0×1018cm−3添加した膜厚150nmのn+−GaAs下部サブコレクタ層兼キャップ層。
【0024】
半導体層2〜10の積層構造において、HBT101AとFET101BとFET101Cとの間には、これらを電気的に分離する絶縁領域31が形成されている。
【0025】
HBT101Aにおいては、n+−GaAs下部サブコレクタ層兼キャップ層13上に半導体層14〜21が順次積層されている。半導体層14〜21の組成及び膜厚等の特性は以下の通りである。
14:Si不純物を1.0×1019cm−3添加した膜厚20nmのn+−InGaPエッチングストッパ層、
15:Si不純物を4.0×1018cm−3添加した膜厚850nmのn+−GaAs上部サブコレクタ層、
16:Si不純物を4.0×1018cm−3添加した膜厚20nmのn−InGaPエッチングストッパ層、
17:Si不純物を1.0×1016cm−3添加した膜厚800nmのn−GaAsコレクタ層、
18:C不純物を4.0×1019cm−3添加した膜厚80nmのp+−GaAsベース層、
19:Si不純物を4.0×1017cm−3添加した膜厚30nmのn−InGaPエミッタ層、
20:Si不純物を3.0×1017cm−3添加した膜厚100nmのn−GaAsエミッタバラスト層、
21:Se不純物を2.0×1019cm−3添加した膜厚100nmのn+−InGaAsエミッタコンタクト層。
【0026】
HBT101Aにおいては、下部サブコレクタ層兼キャップ層13、エッチングストッパ層14、及び上部サブコレクタ層15の積層構造により、サブコレクタ層が構成されている。
サブコレクタ層内にエッチングストッパ層14を設けることで、半導体装置101の製造プロセスにおいて、上部サブコレクタ層15のエッチングと、下部サブコレクタ層兼キャップ層13/キャップ層12の積層構造のエッチングとを分けて実施できるようにしている。
【0027】
下部サブコレクタ層兼キャップ層13、エッチングストッパ層14、及び上部サブコレクタ層15の積層構造からなるサブコレクタ層は、上層のコレクタ層17よりも形成面積が大きく、サブコレクタ層においてコレクタ層17より張り出した部分上に一対のコレクタ電極28が形成されている。
【0028】
また、上記サブコレクタ層と上層のコレクタ層17との間には、半導体装置101の製造プロセスにおいて、サブコレクタ層をコレクタ層17より張り出したパターンとするために、半導体層17〜19のエッチングを停止するエッチングストッパ層16が設けられている。
【0029】
エミッタバラスト層20とエミッタコンタクト層21との積層構造は、リセス(符号略)を挟んで2つの領域に分離されており、それぞれの領域の上に、エミッタ電極30が形成されている。また、エミッタバラスト層20とエミッタコンタクト層21との積層構造に形成されたリセス(符号略)内には、ベース層18の上層部に接触するベース電極29が形成されている。
【0030】
FET101Bにおいては、キャップ層12、13の積層構造はリセス(符号略)を挟んで2つの領域に分離されており、それぞれの領域の上に、オーミック電極23、24が形成されている。オーミック電極23はソース電極、オーミック電極24はドレイン電極である。また、ショットキー層10には凹部(符号略)が形成されており、この凹部内からキャップ層12、13の積層構造に形成されたリセス内にゲート電極22が突設されている。
【0031】
FET101Cにおいては、キャップ層12、13の積層構造はリセス(符号略)を挟んで2つの領域に分離されており、それぞれの領域の上に、オーミック電極26、27が形成されている。オーミック電極26はソース電極、オーミック電極27はドレイン電極である。また、キャップ層12、13の積層構造に形成されたリセス内のショットキー層10上にゲート電極25が形成されている。
半導体装置101は以上のように構成されている。
【0032】
図2A〜図2Hを参照して、半導体装置101の製造方法について説明する。
はじめに、半導体GaAs基板1上に半導体層(エピタキシャル層)2〜21を順次積層して、図2Aに示すエピタキシャルウェハを得る。
次いで、上記エピタキシャルウェハの全面にエミッタ電極30となるWSi膜をスパッタ成膜後、フォトレジストをマスクとしてWSi膜をエッチングすることで、エミッタ電極30を形成する。その後、エミッタ電極30をマスクとして、InGaAsエミッタコンタクト層21及びGaAsエミッタバラスト層20をエッチングして、半導体層20〜21の積層構造にリセスを形成する共に、エミッタ電極30の形成領域外のInGaPエミッタ層19の表面を露出させる。
以上の工程後に図2Bに示す構造が得られる。
【0033】
次に、フォトレジストをマスクとして、ベース電極29となるPt−Ti−Pt−Au膜を蒸着リフトオフ法でエミッタ層19上にパターン形成し、熱処理により電極成分をエミッタ層19及びp+−GaAsベース層18の上層部内に拡散させて、ベース電極29を形成する。
その後、フォトレジストをマスクとして、n−InGaPエミッタ層19、p+−GaAsベース層18、n−GaAsコレクタ層17、及びn+−InGaPストッパ層16をエッチングして、n+−GaAs下部サブコレクタ層15の表面を部分的に露出させる。
以上の工程後に、図2Cに示す構造が得られる。
【0034】
次に、フォトレジストをマスクとして、n+−GaAsサブコレクタ層15とn+−InGaPストッパ層14をエッチングして、n+−GaAs下部サブコレクタ層13の表面を部分的に露出させる。以上の工程後に、図2Dに示す構造が得られる。
次に、フォトレジストをマスクとして、n+−GaAs下部サブコレクタ層13、n−GaAsキャップ層12、及びInGaPストッパ層11をエッチングして、AlGaAsショットキー層10の表面を部分的に露出させる。
以上の工程後に図2Eに示す構造が得られる。
【0035】
次に、フォトレジストをマスクとしてボロンイオン注入を行うことにより素子間絶縁領域31を形成する。この工程後に、図2Fに示す構造が得られる。
【0036】
次に、フォトレジストをマスクとして、HBT101Aのコレクタ電極28、及びFET101B、101Cのソース電極23、26、ドレイン電極24、27となるAuGe−Ni−Au膜を蒸着リフトオフ法で、n+−GaAs上部サブコレクタ層15、及びn+−GaAs下部サブコレクタ層兼キャップ層13上にパターン形成し、さらに熱処理により下層にオーミック接触させて各電極を形成する。この工程後に図2Gに示す構造が得られる。
【0037】
次に、FET101Bのゲート電極形成部分が開口したパターン(ゲート電極の反転パターン)のフォトレジストを形成し、これをマスクとしてAlGaAsショットキー層10とInGaPストッパ層9とをエッチングして凹部を形成し、続いて同じマスクを用いてこの凹部内にゲート電極22を蒸着リフトオフ法でパターン形成する。
続いて、FET101Cのゲート電極形成部分が開口したパターンのフォトレジストを形成し、これをマスクとしてゲート電極25を蒸着リフトオフ法でパターン形成する。
以上の工程後に図2Hに示す半導体装置101が完成する。
【0038】
本実施形態の半導体装置101においては、HBT101Aのコレクタ電極28下のサブコレクタ層をn+−GaAs上部サブコレクタ層15(膜厚850nm)/n+−InGaPエッチングストッパ層14(膜厚20nm)/n+−GaAs下部サブコレクタ層13(膜厚150nm)の積層構造とし、その総膜厚を1020nmと厚く設定している。
【0039】
本実施形態では、FET101B、101Cのキャップ層をn+−GaAs層13(膜厚150nm)/n−GaAs層12(膜厚50nm)の積層構造としており、HBT101Aの下部サブコレクタ層13が、FET101B、101Cのキャップ層の一部の層を兼ねている。かかる構成では、HBT/FET間で半導体層の共有化が行われているので、エピタキシャルウェハの低コスト化を図ることができる。
【0040】
FET101B、101Cのキャップ層の総膜厚が大きくなりすぎると、ゲートリセスを形成する際のエッチング精度が低下する。
そのため、本実施形態では、FET101B、101Cのキャップ層の一部の層を兼ねた下部サブコレクタ層13はFETキャップ層として充分な特性を有し、かつ、FETゲートリセスを形成する際のエッチング精度に影響のない範囲内(具体的には膜厚150nm)に設定している。そして、FET101B、101Cのキャップ層の総膜厚を200nmに設定している。
【0041】
HBT101Aにおいては、サブコレクタ層の総膜厚を厚くするために、FET101B、101Cのキャップ層の一部の層を兼ねていない上部サブコレクタ層15は比較的厚く設定している。本実施形態では、上部サブコレクタ層15は下部サブコレクタ層13よりも厚く、膜厚を850nmとしている。
なお、本実施形態では、サブコレクタ層内にn+−InGaPエッチングストッパ層14を設けているので、上部サブコレクタ層15を厚くしてサブコレクタ層全体を厚くしても、エッチングストッパ層14の上下でエッチングを分けることができ、サブコレクタ層のエッチングを精度良く実施できる。
【0042】
表1及び図15は、本発明者がHBTのサブコレクタ層の総膜厚を変え、それ以外の条件を同一として、コレクタ抵抗とパワーアンプ電力負荷効率(PAE)を測定した結果を示すものである。この測定では、下部サブコレクタ層13の膜厚は150nmに固定し、上部サブコレクタ層15の膜厚を変えて、サブコレクタ層の総膜厚を変えている。
【0043】
表1及び図15には、コレクタ電極28下のサブコレクタ層の総膜厚が厚くなる程、コレクタ抵抗が低減し、パワーアンプ動作時の電力負荷効率が高くなることが示されている。
コレクタ電極28下のサブコレクタ層の総膜厚が大きくなる程、サブコレクタ層中で横方向に流れるコレクタ電流経路32の断面積を大きく取ることができ、コレクタ抵抗を低減することができる。
コレクタ電極28下のサブコレクタ層の総膜厚は厚い程好ましい。コレクタ電極28下のサブコレクタ層の総膜厚は500nm以上とし、800nm以上がより好ましい。
表1に示すデータでは、コレクタ電極28下のサブコレクタ層の総膜厚が500nm以上でコレクタ抵抗は4.0Ω以下となり、コレクタ電極28下のサブコレクタ層の総膜厚が800nm以上でコレクタ抵抗は3.4Ω以下となっている。
【0044】
「背景技術」の項で挙げた特許文献2に記載のBiFETでは、コレクタ電極下のサブコレクタ層厚は50〜300nmが好ましいと記載されている。表1に示すように、コレクタ電極下のサブコレクタ層厚が300nm以下である特許文献2に対して、コレクタ電極下のサブコレクタ層厚が1020nmである本実施形態では、コレクタ抵抗を40%以上低減することができる。
【0045】
表2及び図16は、本発明者がFETのキャップ層の総膜厚を変え、それ以外の条件を同一として、FETゲートリセスの壁面エッチのウェハ面内ばらつきとFETのオン抵抗(Ron)とを測定した結果を示すものである。この測定では、FETのキャップ層12の膜厚は50nm、HBTの上部サブコレクタ層15の膜厚は850nmに固定し、HBTの下部サブコレクタ層兼FETのキャップ層13の膜厚を変えて、キャップ層の総膜厚を変えている。
表2及び図16には、キャップ層の総膜厚が厚くなるに従って、FETのゲートリセスエッチング精度が低下し、ゲートリセスの壁面エッチのばらつきが大きくなっていることが示されている。
また、表2及び図16には、キャップ層の総膜厚が薄くなりすぎると、FETのオン抵抗が増加することが示されている。FETゲートリセスの壁面エッチ量ばらつきは30nm以下が好ましく、FETオン抵抗は2.0Ωmm以下が好ましいことから、FETゲートリセスのエッチング精度を良好とし、かつFETのオン抵抗を低くするには、FETキャップ層の総膜厚は50nm以上300nm以下とする。
【0046】
本実施形態では、HBTサブコレクタ層よりも薄いキャップ層をFETオーミック電極下に配置している。このキャップ層の膜厚増加は、キャップ層内での横方向ドレイン電流経路の断面積増加に寄与するが、垂直方向のドレイン電流経路33の断面積増加には寄与しない。そのため、キャップ層の総膜厚が50〜300nmであれば、エッチングばらつきを悪化させることはなく、充分に低いオン抵抗を実現することができる。
【0047】
表2に示すように、キャップ層の総膜厚を200nmとした本実施形態では、FETゲートリセスの壁面エッチ量のウェハ面内ばらつきは21nm(±10.5nm)とエッチング精度が良好であり、かつFETオン抵抗は1.40Ωmmであった。特許文献1、2に記載のキャップ層の総膜厚300〜350nmでは、同ばらつきは28nm(±14nm)である。したがって、キャップ層の総膜厚200nmの本実施形態では、特許文献1、2の同ばらつきの75%である。したがって、FETキャップ層の総膜厚は50nm以上200nm以下がより好ましい。
【0048】
また、本実施形態では、HBT101Aのサブコレクタ層のn型不純物濃度を下記のように設定している。
下部サブコレクタ層13のSi不純物濃度:4.0×1018cm−3、
エッチングストッパ層14のSi不純物濃度:1.0×1019cm−3、
上部サブコレクタ層15のSi不純物濃度:4.0×1018cm−3。
これらの層のn型不純物濃度は上記に限らず適宜変更できる。
ただし、エッチングストッパ層14のn型不純物濃度は、サブコレクタ層の他の半導体層13、15のn型不純物濃度と同じかそれ以上とすることが好ましい。
また、サブコレクタ層全体のn型不純物の平均濃度は、コレクタ電極28と低抵抗なオーミック接触を得るとともに、サブコレクタ層が空乏化することなく、横方向コレクタ電流経路32を低抵抗にするために、2.0×1018cm−3以上であることが好ましい。
【0049】
以上説明したように、本実施形態によれば、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0050】
「第2実施形態」
図3を参照して、本発明に係る第2実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0051】
本実施形態の半導体装置102は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT102Aと異なるしきい値電圧を有する2個のFET102B、102Cとが形成されたBiFETである。本実施形態においても、FET102BはE−FET、FET102CはD−FETである。
【0052】
本実施形態の半導体装置102は基本構成は第1実施形態と同様であり、第1実施形態では、FETのキャップ層をn−GaAs層12とn+−GaAs層13との2層積層構造としたのに対して、本実施形態では、FET102B、102Cのキャップ層をn+−GaAs層13の単層構造からなるオーミックキャップ層としている。本実施形態において、n+−GaAs層13の膜厚は200nmであり、キャップ層の総膜厚は第1実施形態と同一としている。
【0053】
本実施形態においても、HBT102Aのサブコレクタ層の総膜厚は1020nm、FET102B、102Cのキャップ層の総膜厚は200nmである。したがって、本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0054】
本実施形態の半導体装置102では上記効果に合わせて、FETのキャップ層の総膜厚は第1実施形態と同じ条件とし、n−GaAs層12の部分についてもn+−GaAs層13として、キャップ層全体のn型不純物濃度を上げているので、FET102B、102Cのオン抵抗を第1実施形態よりも低減できるという効果が得られる。本発明者の実測例では、FET102B、102Cのオン抵抗は1.20Ωmmであった。
【0055】
「第3実施形態」
図4を参照して、本発明に係る第3実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0056】
本実施形態の半導体装置103は、同一半導体基板1上の異なる領域に、1個のHBT103Aと1個のFET103Cとが形成されたBiFETである。本実施形態において、FET103CはD−FETである。
【0057】
本実施形態は、E−FETがないことを除けば、基本構成は第1実施形態と同様であり、E−FETのゲートリセスを形成するために必要であったInGaPストッパ層9は不要である。したがって、第1実施形態におけるInGaPストッパ層9とその上下に形成されたアンドープAlGaAsショットキー層8、10の代わりに、これらの膜厚を合わせたアンドープAlGaAsショットキー層34が形成されている。
【0058】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
本実施形態では上記効果に合わせて、InGaPストッパ層9が不要であり、エピタキシャルウェハの半導体積層数が低減されるので、第1実施形態よりも低コストに製造できるという効果が得られる。
【0059】
「第4実施形態」
図5を参照して、本発明に係る第4実施形態の半導体装置の構成について説明する。第3実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0060】
本実施形態の半導体装置104は、第3実施形態と同様に、同一半導体基板1上の異なる領域に、1個のHBT104Aと1個のFET104Cとが形成されたBiFETである。本実施形態においても、FET104CはD−FETである。
第3実施形態では、D−FET103Cのゲートリセスを形成するためのInGaPストッパ層11をアンドープ層としたが、Si不純物を高濃度添加したn+−InGaP層としてもよい。
本実施形態の半導体装置104は基本構成は第3実施形態と同様であり、アンドープInGaPストッパ層11の代わりに、Si不純物を1.0×1019cm−3添加したn+−InGaPストッパ層35(膜厚15nm)を用いている。
【0061】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
本実施形態では上記効果に合わせて、FET104Cにおいて、キャップ層12、13からチャネル層5へのアクセス抵抗が低減され、FETオン抵抗がより低減されるという効果が得られる。本発明者の実測例では、アクセス抵抗は1.10Ωmmであった。
【0062】
「第5実施形態」
図6を参照して、本発明に係る第5実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0063】
本実施形態の半導体装置105は、第3実施形態と同様に、同一半導体基板1上の異なる領域に、1個のHBT105Aと1個のFET105Cとが形成されたBiFETである。本実施形態においても、FET105CはD−FETである。
本実施形態では、FET105Cのキャップ層を第2実施形態と同様、n+−GaAs層13(膜厚200nm)の単層構造からなるオーミックキャップ層としている。
その他の基本構成は第3実施形態と同様であるが、第3実施形態ではFET103Cのゲート電極25をキャップ層を除去して形成したリセスの底面に配置しているが、本実施形態では同リセス内に更に狭いリセスを追加形成して、その狭いリセス内にゲート電極25を配置している。
本実施形態では、アンドープAlGaAsショットキー層8とアンドープInGaPエッチングストッパ層11との間に、アンドープInGaPエッチングストッパ層36とアンドープGaAs層37とを設けている。
本実施形態では、ゲート電極の形成部分及びその近傍が開口したパターンのフォトレジストをマスクとし、InGaP層36をストッパ層としてアンドープGaAs層37をエッチングし、その後、同じフォトレジストをマスクとしてInGaPストッパ層36をエッチングして、狭いリセスを形成している。
【0064】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0065】
「第6〜第9実施形態」
図7〜図10を参照して、本発明に係る第6〜第9実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
第1〜第5実施形態では、FETキャップ層を除去した領域にボロンイオン注入を実施して絶縁領域を形成することにより、HBTとFETとを素子分離しているが、異なる注入イオンや異なるイオン注入条件、あるいはイオン注入以外の素子分離方法で絶縁領域を形成してもよい。
【0066】
図7に示す第6実施形態の半導体装置106は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT106Aと異なるしきい値電圧を有する2個のFET106B、106Cとが形成されたBiFETである。本実施形態においても、FET106BはE−FET、FET106CはD−FETである。
【0067】
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT106A、FET106B、及びFET106Cの素子間の半導体層に対してショットキー層10〜バッファ層2の上層部までエッチング除去して形成したメサ38によって、素子分離している。
【0068】
図8に示す第7実施形態の半導体装置107は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT107Aと異なるしきい値電圧を有する2個のFET107B、107Cとが形成されたBiFETである。本実施形態においても、FET107BはE−FET、FET107CはD−FETである。
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT107A、FET107B、及びFET107Cの素子間のキャップ層12、13をエッチング除去せず、その表面からボロンイオン注入を実施して、絶縁領域39を形成することにより、素子分離している。第1実施形態のイオン注入条件よりも高エネルギー条件でイオン注入することで、絶縁領域39の深さを深くして、第1実施形態と同様にバッファ層2の上層部まで絶縁領域39を形成することができる。
【0069】
図9に示す第8実施形態の半導体装置108は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT108Aと異なるしきい値電圧を有する2個のFET108B、108Cとが形成されたBiFETである。本実施形態においても、FET108BはE−FET、FET108CはD−FETである。
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT108A、FET108B、及びFET108Cの素子間の上部サブコレクタ層15をエッチング除去せず、その表面からヘリウムイオン注入を実施して絶縁領域40を形成することにより、素子分離している。第1実施形態で用いたイオン種よりも、質量の軽いイオンであるヘリウムを用いることで、絶縁領域40の深さを深くして、第1実施形態と同様にバッファ層2の上層部まで絶縁領域40を形成することができる。
【0070】
図10に示す第9実施形態の半導体装置109は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT109Aと異なるしきい値電圧を有する2個のFET109B、109Cとが形成されたBiFETである。本実施形態においても、FET109BはE−FET、FET109CはD−FETである。
【0071】
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT109A、FET109B、及びFET109Cの素子間にコレクタ層17を残し、その表面からヘリウムイオン注入を実施して絶縁領域41を形成することにより、素子分離している。第8実施形態よりも高エネルギーでイオン注入を実施することで、絶縁領域41の深さを深くして、第8実施形態と同様にバッファ層2の上層部まで絶縁領域41を形成することができる。
【0072】
第6〜第9実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0073】
「第10実施形態」
図11を参照して、本発明に係る第10実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0074】
本実施形態の半導体装置110は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT110Aと異なるしきい値電圧を有する2個のFET110B、110Cとが形成されたBiFETである。本実施形態においても、FET110BはE−FET、FET110CはD−FETである。
【0075】
本実施形態の基本構成は第1実施形態と同様であるが、第1実施形態では、FETのオーミック電極をn+−GaAsキャップ層13上に配置したのに対して、本実施形態ではn+−InGaPストッパ層14をキャップ層13上に残し、その上に、FET110B、110Cのオーミック電極23、24、26、27を形成している。
【0076】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
さらに、InGaP層は、GaAs層と比較して、n型不純物濃度を高くでき、かつ、ショットキー障壁も低いことから、オーミック電極との接触抵抗を低減することができる。その結果、本実施形態では第1実施形態よりもFETのオン抵抗を低減することができる。
【0077】
「第11実施形態」
図12を参照して、本発明に係る第12実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0078】
本実施形態の半導体装置111は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT111Aと異なるしきい値電圧を有する2個のFET111B、111Cとが形成されたBiFETである。本実施形態においても、FET111BはE−FET、FET111CはD−FETである。
【0079】
第1〜第10実施形態では、FETのチャネル構造を、n+−AlGaAs上部電子供給層7/アンドープAlGaAsスペーサ層6/アンドープInGaAsチャネル層5/アンドープAlGaAsスペーサ層4/n+−AlGaAs下部電子供給層3の積層構造としたが、他のチャネル構造としても構わない。
本実施形態の基本構成は第1実施形態と同様であり、FET111B、111Cのチャネル構造をn型不純物を5.0×1017cm−3添加したn−GaAsチャネル層42(膜厚50nm)の単層構造としたものである。
【0080】
本実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
【0081】
「第12、第13実施形態」
図13及び図14を参照して、本発明に係る第12、第13実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
【0082】
第1実施形態では、HBTと2個のFET間が絶縁領域を介して素子分離されているが、異なる素子の隣り合う2個の電極を共有化しても構わない。
【0083】
図13に示す第12実施形態の半導体装置112は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT112Aと異なるしきい値電圧を有する2個のFET112B、112Cとが形成されたBiFETである。本実施形態においても、FET112BはE−FET、FET112CはD−FETである。
この半導体装置の基本構成は第1実施形態と同様であるが、HBT112Aとこれに隣接するFET112Cとの間に絶縁領域31がなく、HBT112Aの一方のコレクタ電極28とFET112Cのソース電極26とが一体化された共有オーミック電極43が形成されている。
【0084】
図14に示す第13実施形態の半導体装置113は、第1実施形態と同様、同一半導体基板1上の異なる領域に、1個のHBT113Aと異なるしきい値電圧を有する2個のFET113B、113Cとが形成されたBiFETである。本実施形態においても、FET113BはE−FET、FET113CはD−FETである。
この半導体装置の基本構成は第1実施形態と同様であるが、E−FET113BとD−FET113Cとの間に絶縁領域31がなく、E−FET113Bのソース電極23とD−FET113Cのドレイン電極27とを兼ねた共有オーミック電極44が形成されている。
【0085】
第12、第13実施形態においても、第1実施形態と同様、同一基板上にHBTとFETとが形成され、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスのエッチング精度が良好で、FETのオン抵抗が低い半導体装置を安定的に提供することができる。
さらに、これらの実施形態では、複数の電極が共有化されているので、チップサイズの小型を図ることができる。
なお、図示した以外にも、電極の共有化は種々のパターンが可能である。例えば、同一基板上に複数のHBTを備えた場合には、隣接するHBTの一方のコレクタ電極同士を共有化することができる。
【0086】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
例えば、以上の実施形態では、半導体基板1としてGaAs基板を用いたBiFETについて説明したが、半導体基板1としてはInP基板あるいはGaN基板等の他の半導体基板を用いることもできる。
以上の実施形態では、HBTのコレクタ層17をn−GaAs層としたが、コレクタ層はアンドープ層としても構わない。
HBTのサブコレクタ層とコレクタ層との間に設けたエッチングストッパ層16をn+−InGaP層としたが、このエッチングストッパ層はアンドープ層としても構わない。
【0087】
【表1】
【0088】
【表2】
【符号の説明】
【0089】
101〜113 半導体装置
101A〜113A HBT
101B、102B、106B〜113B E−FET
101C〜113C D−FET
1 半導体GaAs基板
2 バッファ層
3 Siドープn+−AlGaAs下部電子供給層
4 アンドープAlGaAsスペーサ層
5 アンドープInGaAsチャネル層
6 アンドープAlGaAsスペーサ層
7 Siドープn+−AlGaAs上部電子供給層
8 アンドープAlGaAsショットキー層
9 アンドープInGaPエッチングストッパ層
10 アンドープAlGaAsショットキー層
11 アンドープInGaPエッチングストッパ層
12 Siドープn−GaAsキャップ層
13 Siドープn+−GaAs下部サブコレクタ層兼キャップ層
14 Siドープn+−InGaPエッチングストッパ層
15 Siドープn+−GaAs上部サブコレクタ層
16 Siドープn+−InGaPエッチングストッパ層
17 Siドープn−GaAsコレクタ層
18 Cドープp+−GaAsベース層
19 Siドープn−InGaPエミッタ層
20 Siドープn−GaAsエミッタバラスト層
21 Seドープn+−InGaAsエミッタコンタクト層
22 E−FETゲート電極
23 E−FETソース電極
24 E−FETドレイン電極
25 D−FETゲート電極
26 D−FETソース電極
27 D−FETドレイン電極
28 コレクタ電極
29 ベース電極
30 エミッタ電極
31 ボロンイオン注入絶縁領域
32 HBTコレクタ電流経路
33 FETドレイン電流経路
34 アンドープAlGaAsショットキー層
35 Siドープn+−InGaPエッチングストッパ層
36 アンドープInGaPエッチングストッパ層
37 アンドープGaAs層
38 メサ
39 ボロンイオン注入絶縁領域
40 ヘリウムイオン注入領域
41 ヘリウムイオン注入領域
42 Siドープn−GaAsチャネル層
43 HBT/FET共有オーミック電極
44 E−FET/D−FET共有オーミック電極
【特許請求の範囲】
【請求項1】
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロバイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロバイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも1層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が500nm以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上300nm以下である半導体装置。
【請求項2】
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が800nm以上である請求項1に記載の半導体装置。
【請求項3】
前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上200nm以下である請求項1又は2に記載の半導体装置。
【請求項4】
前記へテロバイポーラトランジスタは、前記サブコレクタ層内にエッチングストッパ層を備えた請求項1〜3までのいずれかに記載の半導体装置。
【請求項5】
前記へテロバイポーラトランジスタの前記サブコレクタ層は、前記電界効果トランジスタの前記キャップ層の少なくとも一部の層を兼ねた下部サブコレクタ層と、前記エッチングストッパ層と、前記キャップ層の少なくとも一部の層を兼ねていない上部サブコレクタ層との積層構造である請求項4に記載の半導体装置。
【請求項6】
前記上部サブコレクタ層の膜厚が前記下部サブコレクタ層の膜厚より厚い請求項5に記載の半導体装置。
【請求項7】
前記へテロバイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層は第一導電型不純物が添加されたInGaP層であり、
前記サブコレクタ層の他の半導体層は第一導電型不純物が添加されたGaAs層である請求項4〜6のいずれかに記載の半導体装置。
【請求項8】
前記へテロバイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層の第一導電型不純物濃度は、前記サブコレクタ層の他の半導体層の第一導電型不純物濃度と同じかそれ以上である請求項4〜7のいずれかに記載の半導体装置。
【請求項9】
前記サブコレクタ層に添加された第一導電型不純物の平均濃度が、2.0×1018cm−3以上である請求項1〜8のいずれかに記載の半導体装置。
【請求項10】
前記へテロバイポーラトランジスタは、前記サブコレクタ層と前記コレクタ層との間にエッチングストッパ層を備えた請求項1〜9のいずれかに記載の半導体装置。
【請求項11】
前記サブコレクタ層と前記コレクタ層との間に備えられた前記エッチングストッパ層は、第一導電型不純物が添加された又は不純物が添加されていないInGaP層である請求項10記載の半導体装置。
【請求項12】
前記へテロバイポーラトランジスタの1つの前記コレクタ電極と前記電界効果トンラジスタの一方の前記オーミック電極とが一体形成された請求項1〜11のいずれかに記載の半導体装置。
【請求項13】
前記半導体基板上に、異なるしきい値電圧を有する複数の前記電界効果トンラジスタが形成された請求項1〜12のいずれかに記載の半導体装置。
【請求項14】
前記半導体基板上に複数の前記電界効果トンラジスタが形成されており、かつ、ある1つの電界効果トンラジスタの一方の前記オーミック電極が他の電界効果トンラジスタの一方の前記オーミック電極を兼ねた請求項1〜13のいずれかに記載の半導体装置。
【請求項1】
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロバイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロバイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも1層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が500nm以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上300nm以下である半導体装置。
【請求項2】
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が800nm以上である請求項1に記載の半導体装置。
【請求項3】
前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上200nm以下である請求項1又は2に記載の半導体装置。
【請求項4】
前記へテロバイポーラトランジスタは、前記サブコレクタ層内にエッチングストッパ層を備えた請求項1〜3までのいずれかに記載の半導体装置。
【請求項5】
前記へテロバイポーラトランジスタの前記サブコレクタ層は、前記電界効果トランジスタの前記キャップ層の少なくとも一部の層を兼ねた下部サブコレクタ層と、前記エッチングストッパ層と、前記キャップ層の少なくとも一部の層を兼ねていない上部サブコレクタ層との積層構造である請求項4に記載の半導体装置。
【請求項6】
前記上部サブコレクタ層の膜厚が前記下部サブコレクタ層の膜厚より厚い請求項5に記載の半導体装置。
【請求項7】
前記へテロバイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層は第一導電型不純物が添加されたInGaP層であり、
前記サブコレクタ層の他の半導体層は第一導電型不純物が添加されたGaAs層である請求項4〜6のいずれかに記載の半導体装置。
【請求項8】
前記へテロバイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層の第一導電型不純物濃度は、前記サブコレクタ層の他の半導体層の第一導電型不純物濃度と同じかそれ以上である請求項4〜7のいずれかに記載の半導体装置。
【請求項9】
前記サブコレクタ層に添加された第一導電型不純物の平均濃度が、2.0×1018cm−3以上である請求項1〜8のいずれかに記載の半導体装置。
【請求項10】
前記へテロバイポーラトランジスタは、前記サブコレクタ層と前記コレクタ層との間にエッチングストッパ層を備えた請求項1〜9のいずれかに記載の半導体装置。
【請求項11】
前記サブコレクタ層と前記コレクタ層との間に備えられた前記エッチングストッパ層は、第一導電型不純物が添加された又は不純物が添加されていないInGaP層である請求項10記載の半導体装置。
【請求項12】
前記へテロバイポーラトランジスタの1つの前記コレクタ電極と前記電界効果トンラジスタの一方の前記オーミック電極とが一体形成された請求項1〜11のいずれかに記載の半導体装置。
【請求項13】
前記半導体基板上に、異なるしきい値電圧を有する複数の前記電界効果トンラジスタが形成された請求項1〜12のいずれかに記載の半導体装置。
【請求項14】
前記半導体基板上に複数の前記電界効果トンラジスタが形成されており、かつ、ある1つの電界効果トンラジスタの一方の前記オーミック電極が他の電界効果トンラジスタの一方の前記オーミック電極を兼ねた請求項1〜13のいずれかに記載の半導体装置。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−9594(P2012−9594A)
【公開日】平成24年1月12日(2012.1.12)
【国際特許分類】
【出願番号】特願2010−143647(P2010−143647)
【出願日】平成22年6月24日(2010.6.24)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年1月12日(2012.1.12)
【国際特許分類】
【出願日】平成22年6月24日(2010.6.24)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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