積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージ
【課題】温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する積層焼結セラミック配線基板、及び当該配線基板を含む半導体パッケージを提供する。
【解決手段】半導体素子に近い熱膨張率を有するセラミック基材１１と基材１１中に埋設された内層配線１４とを一体的に焼結し、内層配線１４における多層配線層に相当する微細な導体構造が所定の幅Ｗｃ、層内間隔Ｄｈ、及び層間間隔Ｄｖを有するように配線基板１０を構成する。これにより、半導体素子が接合された状態において基板１０が温度変化に曝される際に半導体素子と基板１０との間に作用する熱応力を抑制し、基板１０の剛性を維持し、温度サイクル信頼性を高める。更に、基板１０における内層配線１４の導通不良や絶縁不良をも低減する。
【解決手段】半導体素子に近い熱膨張率を有するセラミック基材１１と基材１１中に埋設された内層配線１４とを一体的に焼結し、内層配線１４における多層配線層に相当する微細な導体構造が所定の幅Ｗｃ、層内間隔Ｄｈ、及び層間間隔Ｄｖを有するように配線基板１０を構成する。これにより、半導体素子が接合された状態において基板１０が温度変化に曝される際に半導体素子と基板１０との間に作用する熱応力を抑制し、基板１０の剛性を維持し、温度サイクル信頼性を高める。更に、基板１０における内層配線１４の導通不良や絶縁不良をも低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層焼結セラミック配線基板に関する。具体的には、本発明は、ファインライン化された内層配線を有する積層焼結セラミック配線基板に関する。更に、本発明は、当該積層焼結セラミック配線基板を含む半導体パッケージにも関する。
【背景技術】
【０００２】
様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。
【０００３】
上記のような半導体素子における信号伝送の高速化及び配線ピッチの微細化に対応して配線が細くなり且つ配線の間隔が狭くなることから、配線容量の影響が顕在化するので、半導体素子表面の配線の間の絶縁材料の誘電率を下げる必要がある。しかしながら、一般に、低い誘電率を有する絶縁材料は脆く、配線ピッチの微細化と相まって、表面配線の強度が低下する傾向にある。このように表面配線の強度が低下すると、例えば、半導体素子と当該半導体素子が接合される基板との間の熱膨張率の差に起因する熱応力により接合部の破壊が生ずる虞が高まる。また、半導体素子を薄型化すると、必然的に半導体素子全体としての機械的強度が低下することとなる。
【０００４】
ところで、半導体素子は、例えば、フリップチップ接合等によって基板（パッケージ基板）に接合された回路素子パッケージとして構成されることが多い。当該パッケージ基板の２つの主面のうち半導体素子が接合される側の面には、上記のように微細化された半導体素子の配線ピッチに対応する相対的に狭いピッチを有する端子やランド等が配設されるのが一般的である。一方、当該パッケージ基板の２つの主面のうち半導体素子が接合される側とは反対側の主面には、当該回路素子パッケージを接合する回路基板（例えば、マザーボード等）の配線ピッチに対応する相対的に広いピッチを有する端子等が配設されるのが一般的である。
【０００５】
また、パッケージ基板は、基板の内部に埋設された導体からなる配線（内層配線）を備えるのが一般的である。この内層配線は、例えば、２つの主面上の端子を互いに電気的に接続する。この際、内層配線においては、半導体素子側の相対的に狭い端子ピッチから、回路基板側の相対的に広い端子ピッチへと、配線ピッチが変化するように構成されるのが一般的である。即ち、パッケージ基板は、半導体素子側の相対的に狭い端子ピッチを回路基板側の相対的に広い端子ピッチに変換する機能をも担っていると言うことができる。尚、上記のような回路素子パッケージとしては、例えば、回路基板側の端子がＢＧＡボール（ボールバンプ）として構成されているＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等が挙げられる。
【０００６】
上記パッケージ基板の基材としては、ガラスエポキシ等の樹脂が使用されるのが一般的である。そのため、半導体素子を構成するシリコンとは熱膨張率が異なり、例えば、フリップチップ接合等による半導体素子のパッケージ基板へのはんだ付けやＢＧＡリフローによる回路素子パッケージの回路基板へのはんだ付け等の際に、回路素子パッケージが被る温度変化に伴って半導体素子とパッケージ基板との間に作用する熱応力に起因して、半導体素子とパッケージ基板との間の接合部が破壊される等の問題が懸念される。
【０００７】
そこで、当該技術分野においては、半導体素子とパッケージ基板との間に、中間基板（インタポーザ）を介在させることにより、上記のような熱応力を、半導体素子と中間基板との間の接合部と、中間基板とパッケージ基板との接合部とに分散させる技術が開発されている（例えば、特許文献１を参照）。かかる技術によれば、半導体素子の接合部に作用する熱応力はある程度軽減される。しかしながら、前述のような半導体素子における信号伝送の高速化及び配線ピッチの微細化並びに素子の薄型化への要求は益々高まっており、これに伴い、半導体素子の接合部に作用する熱応力に起因して半導体素子の接合部が破壊される等の問題が益々深刻化している。
【０００８】
また、回路素子パッケージへの中間基板の導入は、回路素子パッケージの厚みの増大（高背化）に繋がる。従って、前述のような回路素子パッケージに対する市場からの低背化（薄型化）の要求に応えるためには、中間基板を可能な限り低背化（薄型化）する必要がある。しかしながら、上述のように、半導体素子と中間基板との間の接合部にはある程度の熱応力が作用するため、回路素子パッケージの低背化を目的として中間基板を薄くすると、中間基板の機械的強度（剛性）を十分に維持することができず、その結果、半導体素子と中間基板との間に作用する熱応力に起因して中間基板が反る等の問題を生ずる虞がある。
【０００９】
かかる問題に対する対策として、当該技術分野においては、例えば、中間基板の周囲に補強用部材を設ける等して、中間基板の剛性を補完しようとする試みも提案されている（例えば、特許文献２を参照）。かかる技術によれば、半導体素子と中間基板との間に作用する熱応力に起因する中間基板の変形（例えば、反り等）は抑制される。しかしながら、このように補強用部材を更に設けることは、回路素子パッケージの製造工程を複雑化し、結果として回路素子パッケージの製造コストの増大に繋がる虞がある。
【００１０】
従って、半導体素子と中間基板との間に作用する熱応力に起因する上述のような問題を解決するには、半導体素子と中間基板との間に作用する熱応力そのものを十分に低減することが望ましい。そこで、当該技術分野においては、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する材質（例えば、シリコン、ガラス等）を基材とする中間基板（インタポーザ）を、半導体素子とパッケージ基板との間に介在させる技術が開発されている。これにより、温度変化に伴って半導体素子と中間基板との間に作用する熱応力を低減することができる。
【００１１】
一方、前述のように、半導体素子における配線ピッチの微細化が益々顕著になってきていることから、当該技術分野においては、半導体素子側の相対的に狭い端子ピッチを回路基板側の相対的に広い端子ピッチに変換する機能を、パッケージ基板のみならず、中間基板にも担わせようとする試みがなされている。具体的には、半導体素子側の相対的に狭い端子ピッチから、回路基板側の相対的に広い端子ピッチへと、配線ピッチが変化するように構成された内層配線が埋設された多層配線層を備える中間基板が提案されている。
【００１２】
しかしながら、シリコンやガラス等を基材とする上記中間基板においては、上述の内層配線のような複雑な構造を有する導体を基材中に構成するのは困難であることから、基材中には厚み方向（主面に垂直な方向）に延在する貫通導体（ビア）を設け、配線ピッチを変更する複雑な構造を有する導体は、基材の半導体素子側に別途形成された、基材とは別の材質からなる多層配線層中に設けられるのが一般的である。
【００１３】
尚、上記多層配線層は、例えば、中間基板の基材としてシリコンを使用する場合には、スパッタ法や化学蒸着（ＣＶＤ）法等の薄膜プロセス、並びにフォトリソグラフィ及びエッチングによる微細加工プロセス等を含むウェハプロセスによって形成することができることが知られている（例えば、特許文献２を参照）。
【００１４】
上記のように中間基板の基材とは別個の多層配線層を設ける構成は、製造コストの増大を招くのみならず、例えば繰り返し使用時等における基材と多層配線層との剥離等に起因する信頼性（例えば、温度サイクル信頼性）の低下等を招く虞がある。また、例えば、シリコン、ガラス等を基材とする中間基板、及びその主面上に設けられる多層配線層の機械的強度は低いため、前述のような回路素子パッケージの低背化等を目的として、これらの厚みを薄くすると、中間基板全体としての機械的強度が低下するという問題を生ずる虞がある。
【００１５】
以上のように、当該技術分野においては、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板に対する継続的な要求が依然として存在する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−１２３５４８号公報
【特許文献２】特許２０１０−０３４４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
前述のように、当該技術分野においては、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板に対する継続的な要求が依然として存在する。具体的には、当該技術分野においては、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を提供することができる技術が求められている。
【００１８】
本発明は、かかる要求に応えるために為されたものである。即ち、本発明は、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板を提供することを１つの目的とする。具体的には、本発明は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を提供することを１つの目的とする。更に、本発明は、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージを提供することをもう１つの目的とする。
【課題を解決するための手段】
【００１９】
上記１つの目的は、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板によって達成される。
【００２０】
更に、上記もう１つの目的は、
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である、
半導体パッケージによって達成される。
【発明の効果】
【００２１】
上記のように、本発明に係る積層焼結セラミック配線基板の基材は、セラミックを含んでなる複数の誘電体層からなる。セラミックは、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する。従って、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子と当該基板との間に作用する熱応力を抑制することができる。また、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高い。従って、前述のような回路素子パッケージの低背化等を目的として、基板の厚みを薄くしても、十分な剛性を維持することができる。更に、本発明に係る積層焼結セラミック配線基板においては、前述のように配線ピッチを変更する複雑な構造を有する導体を含む内層配線が上記基材中に埋設される。従って、従来技術に係る基板におけるように基材とは別の材質からなる多層配線層を別途設ける場合とは異なり、製造コストの増大を招いたり、温度サイクル信頼性の低下を招いたりすることを回避することができる。
【００２２】
即ち、本発明によれば、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板が提供される。具体的には、本発明によれば、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板が提供される。また、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージが提供される。
【図面の簡単な説明】
【００２３】
【図１】本発明の１つの実施態様に係る積層焼結セラミック配線基板の縦断面の模式図である。
【図２】本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための検証用サンプル基板の構成を模式的に表す模式図である。
【発明を実施するための形態】
【００２４】
前述のように、本発明は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を提供することを１つの目的とする。
【００２５】
本発明者は、上記目的を達成すべく鋭意研究の結果、前述のように、基板の基材をセラミックを含んでなる複数の誘電体層とし、当該基材中に多層配線層を一体的に設けることにより、半導体素子と基板とが接合された状態における温度変化に伴って半導体素子と基板との間に作用する熱応力を低減し、且つ基板の厚みを薄くしても十分な剛性を維持することができることを見出すに至ったものである。
【００２６】
即ち、本発明の第１の実施態様は、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である。
【００２７】
上記のように、本実施態様に係る積層焼結セラミック配線基板は、セラミックを含んでなる複数の誘電体層からなる基材を備える。前述のように、セラミックは、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する。従って、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子の寸法変化と当該基板の寸法変化との差が小さい。その結果、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子と当該基板との間に作用する熱応力を抑制することができる。
【００２８】
上記により、例えば、フリップチップ接合等によって半導体素子を当該基板にはんだ付けする際、ＢＧＡリフローによって当該基板を含む半導体パッケージを回路基板（例えば、マザーボード等）にはんだ付けする際等に、半導体素子及び当該基板が被る温度変化に伴って半導体素子と当該基板との間に作用する熱応力に起因して半導体素子と当該基板との間の接合部が破壊される等の問題が低減される。
【００２９】
また、前述のように、セラミックは、従来の基板材料（例えば、樹脂等）と比較して、機械的強度が高い。従って、本実施態様に係る積層焼結セラミック配線基板においては、前述のような回路素子パッケージの低背化等を目的として、当該基板の厚みを薄くした場合においても、十分な剛性を維持することができる。これにより、半導体素子及び当該基板が被る温度変化に伴って半導体素子と当該基板との間に作用する熱応力に起因して当該基板が反る等の問題が低減される。
【００３０】
前述のように、本実施態様に係る積層焼結セラミック配線基板においては、導体を含んでなる１つ以上の第１表面電極が、当該基板の２つの主面の一方の表面である第１主面に露出するように配設され、且つ、導体を含んでなる１つ以上の第２表面電極が、当該基板の２つの主面の他方の表面である第２主面に露出するように配設される。換言すれば、本実施態様に係る積層焼結セラミック配線基板の２つの主面（即ち、第１主面及び第２主面）の各々には、それぞれの主面に接合される対象物（例えば、半導体素子やパッケージ基板等）と接合して電気的接続を確立するための表面電極（即ち、それぞれ第１表面電極及び第２表面電極）がそれぞれ１つ以上設けられる。
【００３１】
具体的には、本実施態様に係る積層焼結セラミック配線基板の第１主面には、第１主面側に接合される対象物（例えば、半導体素子等）が備える電気的接合のための端子又は電極（例えば、バンプ等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な大きさ及び形状を有する導体が露出するように、１つ以上の第１表面電極が設けられる。一方、本実施態様に係る積層焼結セラミック配線基板の第２主面には、第２主面側に接合される対象物（例えば、パッケージ基板等）が備える電気的接合のための端子又は電極（例えば、ランド等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な（バンプ等を設けることができる）大きさ及び形状を有する導体が露出するように、１つ以上の第２表面電極が設けられる。
【００３２】
上記のように、本実施態様に係る積層焼結セラミック配線基板の第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミック配線基板の第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。
【００３３】
尚、本実施態様に係る積層焼結セラミック配線基板の第１主面及び第２主面において露出している第１表面電極及び第２表面電極と、それぞれの主面側に接合される対象物との電気的接続は、例えば、はんだ付けによって達成することができるが、これらを電気的に接続する方法は特定の手法に限定されるものではなく、当該技術分野において知られている何れの手法を使用して達成してもよい。かかる手法の例としては、はんだ付けの他にも、例えば、Ｃｕ-Ｃｕ３Ｓｎ-Ｃｕ等の金属間化合物接合や、Ｃｕ−Ｃｕ、Ｗ−Ｗ等の拡散接合等を挙げることができる。積層焼結セラミック配線基板は、耐熱性と剛性が高いので、従来の樹脂配線基板には適用できなかったような３００℃以上の高温や或いは圧力の印加が必要な端子接合プロセスも適用することができ、端子接合方法の選択肢が広くなる。
【００３４】
前述のように、本実施態様に係る積層焼結セラミック配線基板においては、導体を含んでなる内層配線が前記基材中に埋設される。また、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。更に、前記内層配線は、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体（ビア）、及び前記主面に平行な複数の面内において延在する面内導体を含んでなる。尚、前記主面に平行な複数の面内において延在する面内導体を含む領域は、前述の多層配線層に相当する領域であると言うことができる。
【００３５】
一方、上述のように、本実施態様に係る積層焼結セラミック配線基板の第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミック配線基板の第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。
【００３６】
従って、複数の第１表面電極のピッチと複数の第２表面電極のピッチとが異なる場合、前記内層配線の少なくとも一部（例えば、前記主面に平行な複数の面内において延在する面内導体を含む領域）は、前述の多層配線層のように、第１表面電極側のピッチを第２表面電極側のピッチに変換する機能、又は第２表面電極側のピッチを第１表面電極側のピッチに変換する機能を担うことができる。
【００３７】
尚、前述のように、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。換言すれば、第１表面に設けられた第１表面電極の中には、第２表面に設けられた第２表面電極の何れにも電気的に接続されていないものがあってもよい。このように第２表面電極と電気的に接続されていない第１表面電極は、内層配線を介して他の第１表面電極と電気的に接続されていてもよい。あるいは、このように第２表面電極と電気的に接続されていない第１表面電極は、他の何れの表面電極にも電気的に接続されていない内層配線の導体にのみ電気的に接続されていてもよい（例えば、オープンスタブを形成させる場合）。このように、本実施態様に係る積層焼結セラミック配線基板において、第１表面電極、第２表面電極、及び内層配線の間での電気的接続パターンは、当該基板が使用される回路素子パッケージの設計仕様等に従って、様々な構成とすることができる。
【００３８】
更に、本実施態様に係る積層焼結セラミック配線基板においては、前述のように、前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されている。
【００３９】
上記において、（面内導体の）延在方向に垂直な断面の前記主面に平行な面内における寸法とは、前記内層配線の少なくとも一部を構成する面内導体の太さに対応する概念である。面内導体の延在方向とは、前記内層配線の少なくとも一部を構成する面内導体の長手方向（延びる方向）であり、当該面内導体中を流れる電流の方向であると言うこともできる。また、前記主面に平行な面内とは、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。従って、上記「寸法」は、前記内層配線の少なくとも一部を構成する面内導体の特定の部分の断面の前記主面に平行な面内における「幅」であると言うこともできる。
【００４０】
また、上記において、前記主面に平行な面内において隣り合う面内導体の間隔とは、前記内層配線の少なくとも一部を構成する隣り合う２つの面内導体の間の隔たりに対応する概念である。前記主面に平行な面内とは、上記と同様に、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。即ち、上記隣り合う２つの面内導体は、基板の厚み方向において同じ位置（深さ）に埋設されている。従って、上記「間隔」は、前記内層配線の少なくとも一部を構成する隣り合う２つの面内導体の間に存在する基材（誘電体）の前記主面に平行な面内における最小寸法であると言うこともできる。
【００４１】
冒頭で述べたように、様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体素子が接合される基板においても、配線ピッチ（間隔）の微細化が求められている。
【００４２】
かかる観点から、本実施態様に係る積層焼結セラミック配線基板が備える第１表面電極及び第２表面電極、並びに内層配線を構成する配線（導体）のピッチもまた、微細化されていることが望ましい。具体的には、本実施態様に係る積層焼結セラミック配線基板においては、前述のように、前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下、より好ましくは１０μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下、より好ましくは１０μｍ以下である、微細面内配線として構成されていることが望ましい。
【００４３】
ところで、従来技術においては、上記のように高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板を得ようとする場合、内層配線のオープン不良率が高いという問題点があった。ここで、オープン不良とは、設計上は良好な導通が確保されるべき配線経路において導通を確保することができないという問題（例えば、導通不良、断線等の問題）を指す。従って、オープン不良率とは、かかるオープン不良（例えば、導通不良、断線等）の発生率を指す。
【００４４】
そこで、本発明者は、鋭意研究の結果、上記のように高度に微細化された内層配線（微細面内配線）を含む領域において、微細面内配線を含む層の（基板の厚み方向における）間隔を特定の値より狭くすることにより、上記オープン不良率を顕著に低減することができることを見出した。具体的には、本実施態様に係る積層焼結セラミック配線基板において、前記主面に垂直な方向において連続して存在する前記微細面内配線を含む前記主面に平行な面によって規定される領域（層）と当該領域（層）と前記主面に垂直な方向において隣り合う同様に規定される領域（層）との間隔を２５μｍ以下とすることにより、上記オープン不良率を顕著に低減することができる。
【００４５】
尚、上記「間隔」は、換言すれば、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法（厚み）として定義することもできる。当該定義によれば、本実施態様に係る積層焼結セラミック配線基板における上記オープン不良率の低減という観点から、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法を２５μｍ以下、より好ましくは２０μｍ以下とすることが望ましい。
【００４６】
ところが、本発明者は、上記のように高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板において、上記のように高度に微細化された内層配線（微細面内配線）を含む領域において、微細面内配線を含む層の（基板の厚み方向における）間隔を過度に狭くすると、内層配線のショート不良率が高まるという新たな問題が生ずることを見出した。ここで、ショート不良とは、設計上は電気的絶縁が確保されるべき異なる配線経路の間において絶縁を確保することができない（導通状態となる）という問題（例えば、絶縁不良、短絡等の問題）を指す。従って、ショート不良率とは、かかるショート不良（例えば、絶縁不良、短絡等）の発生率を指す。
【００４７】
そこで、本発明者は、鋭意研究の結果、上記のように高度に微細化された内層配線（微細面内配線）を含む領域において、微細面内配線を含む層の（基板の厚み方向における）間隔を特定の値より広くすることにより、上記ショート不良率を顕著に低減することができることを見出した。具体的には、本実施態様に係る積層焼結セラミック配線基板において、前記主面に垂直な方向において連続して存在する前記微細面内配線を含む前記主面に平行な面によって規定される領域（層）と当該領域（層）と前記主面に垂直な方向において隣り合う同様に規定される領域（層）との間隔を４μｍよりも大きくすることにより、上記ショート不良率を顕著に低減することができる。
【００４８】
尚、上記「間隔」は、上述のように、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法（厚み）として定義することもできる。当該定義によれば、本実施態様に係る積層焼結セラミック配線基板における上記ショート不良率の低減という観点から、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法を４μｍを超える値、より好ましくは５μｍ以上とすることが望ましい。
【００４９】
従って、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下であることが望ましい。
【００５０】
以上のように、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有するセラミックを含んでなる複数の誘電体層からなる基材を採用することにより、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子と当該基板との間に作用する熱応力を抑制することができる。また、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高いことから、前述のような回路素子パッケージの低背化等を目的として当該基板の厚みを薄くしても、十分な剛性を維持することができる。更に、本発明に係る積層焼結セラミック配線基板においては、前述のように配線ピッチを変更する複雑な構造を有する導体を含む内層配線（微細面内配線）が上記基材中に埋設され、一体的に形成されるので、従来技術に係る基板におけるように基材とは別の材質からなる多層配線層を別途設ける場合とは異なり、製造コストの増大を招いたり、温度サイクル信頼性の低下を招いたりすることを回避することができる。
【００５１】
上記に加えて、本実施態様に係る積層焼結セラミック配線基板においては、上述のように、当該基板内の高度に微細化された内層配線（微細面内配線）を含む領域における微細面内配線を含む層の（基板の厚み方向における）間隔を特定の範囲内に収めることにより、上述のオープン不良及びショート不良を両方共、顕著に低減することができる。
【００５２】
即ち、本実施態様によれば、温度変化に対する信頼性が高く、機械的強度が高く、且つ内層配線における導通不良や絶縁不良の発生率が低い、配線基板を提供することができる。具体的には、本実施態様によれば、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、（多層配線層を含む）基板全体として高い機械的強度（剛性）を有し、且つ内層配線における導通不良及び絶縁不良の発生率が著しく低い配線基板を提供することができる。
【００５３】
ところで、本実施態様に係る積層焼結セラミック配線基板を製造する方法は、当該方法によって製造される積層焼結セラミック配線基板が上記要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の配線基板の製造に使用される種々の方法から適宜選択することができる。本実施態様に係る積層焼結セラミック配線基板を製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。
【００５４】
上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法やフィルム転写法等の転写法によって、導体パターンを配設し、導体パターンが配設されなかった部分にはセラミックを含んでなる誘電体材料のスラリーを注入し、当該スラリーを固化させて得られる導体パターンが埋設された誘電体材料のシート（誘電体層）を必要な枚数だけ積層して、導体パターンを表面電極や内層配線として構成し、焼成することによって、本実施態様に係る積層焼結セラミック配線基板を得ることができる。
【００５５】
上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
【００５６】
また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
【００５７】
上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷法等の印刷法やフィルム転写法等の転写法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に配設した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
【００５８】
上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
【００５９】
セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、炭化珪素（ＳｉＣ）、炭化珪素をシリコンと共に焼結した複合材料（Ｓｉ−ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化亜鉛（ＺｎＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。
【００６０】
但し、本実施態様に係る積層焼結セラミック配線基板においては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、セラミック材料の粒子径が過度に大きい場合、導体パターンの断線等の問題に繋がる虞がある。かかる観点から、セラミック材料の粒子径は、特定の値より小さくすることが望ましい。例えば、本実施態様に係る積層焼結セラミック配線基板においては、セラミック粉末として使用されるセラミック材料の平均粒径は、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下である場合には１．８μｍ未満、同寸法が１０μｍ以下である場合には１．５μｍ未満であることが望ましい
【００６１】
また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。
【００６２】
更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
【００６３】
ところで、上記実施態様に係る積層焼結セラミック配線基板においては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該基板を使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
【００６４】
即ち、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミック配線基板である。
【００６５】
本実施態様に係る積層焼結セラミック配線基板においては、上記のように、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる。これにより、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
【００６６】
ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。
【００６７】
尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、所謂「低温焼成基板材料（ＬＴＣＣ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）を使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板においても、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００６８】
具体的には、本発明の第３の実施態様は、
本発明の前記第２の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
配線基板である。
【００６９】
また、本発明の第４の実施態様は、
本発明の前記第２の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板である。
【００７０】
上述のように、上記２つの実施態様に係る積層焼結セラミック配線基板の基材を構成するセラミックとしては、例えば、ＬＴＣＣを挙げることができる。かかるＬＴＣＣとしては、例えば、ガラス粉末と、例えばアルミナ、窒化アルミ、窒化珪素、シリカ、ムライト等の無機粉末とを混合したものを原料とするものや、例えば、ＢａＯ、Ａｌ２Ｏ３、ＳｉＯ２を主成分とする無機組成物等を挙げることができる。
【００７１】
ガラス粉末と無機粉末の混合物を原料とするものの具体例としては、例えば、Ｂ２Ｏ３−ＳｉＯ２を主成分とする硼珪酸系ガラスや、当該硼珪酸系ガラスに、例えばＣａＯやＭｇＯ等のアルカリ土類金属元素酸化物、アルカリ金属酸化物を主成分とし、ＺｎＯ、ＺｒＯ２等を副成分として含むものや、ＳｉＯ２及びアルカリ金属酸化物を主成分とし、上記と同様に、ＺｎＯ、ＺｒＯ２等を副成分として含むガラス等を使用することができる。上記ガラスとしては、例えば、ディオプサイド組成系、コージェライト組成系、スポジュメン組成系等の結晶化ガラスを使用してもよい。また、結晶化ガラスについては、結晶化させることにより高い強度を得ることができるので、ガラス粉末を単体で使用する場合もある。
【００７２】
上述のように、上記２つの実施態様に係る積層焼結セラミック配線基板においては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る積層焼結セラミック配線基板においては、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
【００７３】
更に、これらの実施態様に係る積層焼結セラミック配線基板においては、当該基板の基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００７４】
ところで、前述のように、本発明のもう１つの目的は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージを提供することである。
【００７５】
上記もう１つの目的は、前述のような本発明の幾つかの実施態様及びその他の実施態様に係る積層焼結セラミック配線基板を介して、半導体素子とパッケージ基板とが電気的に接続されてなる半導体パッケージによって達成される。そこで、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板を中間基板として使用する半導体パッケージとしての幾つかの実施態様につき、以下に列挙する。但し、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板についての説明は、これまでの説明において既に述べたので、半導体パッケージとしての実施態様についての以下の説明においては、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板についての説明を割愛する場合がある。
【００７６】
即ち、本発明の第５の実施態様は、
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である、
半導体パッケージである。
【００７７】
本実施態様に係る半導体パッケージに含まれる半導体素子は、特に限定されるものではないが、具体例としては、例えば、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを挙げることができる。尚、本明細書においては、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを「半導体ＩＣチップ」と総称する。
【００７８】
かかる半導体ＩＣチップは、冒頭で述べたように、電子機器等の高性能化及び小型化の流れを受け、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体ＩＣチップを含む半導体パッケージにおける中間基板として、本発明に係る積層焼結セラミック配線基板を使用することが非常に望ましい。
【００７９】
従って、本発明の第６の実施態様は、
本発明の前記第５の実施態様に係る半導体パッケージであって、
前記半導体素子が半導体ＩＣチップである、
半導体パッケージである。
【００８０】
また、前述のように、パッケージ基板の基材としては、ガラスエポキシ等の樹脂が使用されるのが一般的である。
【００８１】
従って、本発明の第７の実施態様は、
本発明の前記第５又は第６の実施態様の何れか１項に係る半導体パッケージであって、
前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージである。
【００８２】
更に、上記実施態様に係る積層焼結セラミック配線基板を中間基板として使用する半導体パッケージにおいては、当該中間基板が、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該中間基板を使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
【００８３】
従って、本発明の第８の実施態様は、
本発明の前記第５乃至第７の実施態様の何れか１項に係る半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージである。
【００８４】
ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。
【００８５】
尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、ＬＴＣＣを使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板においても、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００８６】
具体的には、本発明の第９の実施態様は、
本発明の前記第８の実施態様に係る半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
【００８７】
また、本発明の第９の実施態様は、
本発明の前記第８の実施態様に係る半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
【００８８】
上述のように、上記２つの実施態様に係る半導体パッケージにおいては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る半導体パッケージにおいては、中間基板として使用される積層焼結セラミック配線基板が、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
【００８９】
更に、これらの実施態様に係る半導体パッケージにおいては、積層焼結セラミック配線基板の基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００９０】
以下、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板の構成や特性等につき、添付図面等を参照しつつ説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
【実施例】
【００９１】
１．本発明の実施態様に係る積層焼結セラミック配線基板の構成
前述のように、図１は、本発明の１つの実施態様に係る積層焼結セラミック配線基板の縦断面の模式図である。より具体的には、図１は、本発明の１つの実施態様に係る積層焼結セラミック配線基板の、主面と直行する平面による断面（縦断面）の模式図である。図１に示すように、本発明の１つの実施態様に係る積層焼結セラミック配線基板１０は、セラミックを含んでなる複数の誘電体層からなる基材１１と、当該基板１０の２つの主面の一方の表面である第１主面に露出するように配設され且つ導体を含んでなる１つ以上の第１表面電極１２と、当該基板１０の２つの主面の他方の表面である第２主面に露出するように配設され且つ導体を含んでなる１つ以上の第２表面電極１３と、前記基材１１中に埋設され、且つ導体を含んでなる内層配線１４と、を備える。
【００９２】
本実施例に係る積層焼結セラミック配線基板においては、相対的に狭いピッチを有する５つの第１表面電極１２が第１表面上に、相対的に広いピッチを有する２つの第２表面電極１２が第２表面上に、それぞれランドとして形成されている。図１に示すように、これらの第１表面電極１２の少なくとも一部と第２表面電極１３の少なくとも一部とが、内層配線１４を介して電気的に接続されている。また、内層配線１４は、本発明の１つの実施態様に係る積層焼結セラミック配線基板１０の主面に垂直な方向（図１における上下方向）において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体１５、及び前記主面に平行な複数の面内において延在する面内導体１６を含んでなる。
【００９３】
図１において点線で囲まれた領域によって例示される部分は、前述の微細面内配線１７に該当する部分を表している。微細面内配線１７においては、面内導体１６の延在方向に垂直な断面の前記主面に平行な面内（図１における左右方向）における寸法（幅）（Ｄｈ）が１５μｍ以下であり、且つ前記主面に平行な面内（図１における左右方向）において隣り合う面内導体の間隔（Ｗｃ）が１５μｍ以下である。
【００９４】
微細面内配線１７を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線１７を含まない領域に含まれる誘電体層の前記主面に垂直な方向（図１における上下方向）における寸法（Ｄｖ）が、４μｍを超え且つ２５μｍ以下である。換言すれば、微細面内配線１７においては、積層焼結セラミック配線基板１０の厚み方向（図１における上下方向）において隣り合う面内導体１６の間隔が、４μｍを超え且つ２５μｍ以下である。
【００９５】
以上のように、本実施例に係る積層焼結セラミック配線基板１０においては、基材１１として、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有するセラミックを含んでなる複数の誘電体層からなる基材を採用している。これにより、半導体素子が接合された状態において当該基板１０が前述のような温度変化に曝されても、本実施例に係る積層焼結セラミック配線基板１０と半導体素子との間に作用する熱応力を抑制することができる。
【００９６】
また、前述のように、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高いことから、前述のような回路素子パッケージの低背化等を目的として、本実施例に係る積層焼結セラミック配線基板１０の厚みを薄くしても、十分な剛性を維持することができる。更に、本実施例に係る積層焼結セラミック配線基板１０においては、内層配線１４（微細面内配線１７）が上記基材１１中に埋設され、一体的に形成されるので、従来技術に係る基板のように基材とは別の材質からなる多層配線層を別途設ける場合とは異なり、製造コストの増大を招いたり、温度サイクル信頼性の低下を招いたりすることを回避することができる。
【００９７】
上記に加えて、本実施例に係る積層焼結セラミック配線基板１０においては、上述のように、当該基板１０内の高度に微細化された内層配線１４（微細面内配線１７）を含む領域における微細面内配線１７を含む層の（当該基板１０の厚み方向における）間隔を特定の範囲内に収めることにより、前述のようなオープン不良（例えば、断線等の導通不良）及びショート不良（例えば、短絡等の絶縁不良）の両方を顕著に低減することができる。即ち、本実施態様によれば、温度変化に対する信頼性が高く、機械的強度が高く、且つ内層配線における導通不良や絶縁不良の発生率が低い、配線基板を提供することができる。
【００９８】
２．内層配線の構成とオープン不良及びショート不良との関係
（１）評価用サンプル基板の作成
前述のように、図２は、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための評価用サンプル基板の構成を模式的に表す模式図である。より具体的には、図１は、本発明の１つの実施態様に係る積層焼結セラミック配線基板の、主面と直行する平面による断面（縦断面）の模式図である。本実施例に係る評価用サンプル基板は、前述のゲルキャスト法によって作成した。
【００９９】
図２に示すように、上記評価用サンプル基板においては、一方の主面に設けられた表面パッド（表面電極）と、基板内部に設けられた４層の配線層（内層配線）を有する。即ち、個々の評価用サンプル基板は、図２に示す表面パッド、第１配線層、第２配線層、第３配線層、及び第４配線層が上から順に積層された構成を有する。
【０１００】
尚、図２においては８列×５行のビア（貫通導体）と、それらのビアのうち幾つかを相互に接続する配線（面内配線）とが描かれているが、実際には同様のパターンを１０行繰り返して配置した。即ち、実際の評価用サンプル基板においては、８０個のビアを配置した。従って、実際の評価用サンプル基板においては、端子Ｐ１とＰ２とが４０個のビアを介して内層配線によって結線されており、同様に、端子Ｎ１とＮ２とが４０個のビアを介して内層配線によって結線されている。
【０１０１】
図２における第１配線層の平面図に隣接して示したＣ−Ｃ断面図は、図２における表面パッドの平面図に示した破線Ｃ−Ｃを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。Ｃ−Ｃ断面図に示すように、評価用サンプル基板の中央部（図２における第１配線層の平面図の破線で囲まれている部分）の内層配線（第１配線層及び第２配線層）においては、それぞれの配線層の面内及び第１配線層と第２配線層との層間において層内配線が互いに近接して配置されている。
【０１０２】
上記のように、評価用サンプル基板の中央部においては、第１配線層及び第２配線層のそれぞれの面内において隣り合う層内配線及び第１配線層と第２配線層との層間において当該基板の厚み方向に隣り合う層内配線が配置されている。従って、評価用サンプル基板の中央部は、前述の微細面内配線に対応する層内配線を含む領域であると言うことができる。
【０１０３】
また、図２における第３配線層の平面図に隣接して示したＢ−Ｂ断面図は、図２における表面パッドの平面図に示した破線Ｂ−Ｂを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。破線Ｂ−Ｂは、図２において向かって右端に位置するビアの列から４つめのビアの列に沿った直線である。図２に示すように、評価用サンプル基板のＢ−Ｂ断面図においては、第１配線層、第２配線層、及び第３配線層を貫通する貫通導体としてのビアが５本配置されているが、上述のように、実際の評価用サンプル基板においては、当該ビアは１０本配置されている。
【０１０４】
更に、図２における第４配線層の平面図に隣接して示したＡ−Ａ断面図は、図２における表面パッドの平面図に示した破線Ａ−Ａを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。破線Ａ−Ａは、図２において向かって上端に位置するビアの行から２つめのビアの行に沿った直線である。図２に示すように、評価用サンプル基板のＡ−Ａ断面図においては、第１配線層乃至第３配線層を貫通する貫通導体としてのビアが４本、第１配線層乃至第４配線層を貫通する貫通導体としてのビアが４本、それぞれ配置されている。
【０１０５】
上記設計通りの配線が良好に形成されている場合は、端子Ｐ１と端子Ｐ２との間、及び端子Ｎ１と端子Ｎ２との間は、それぞれ導通が確保され、一方、端子Ｐ１と端子Ｎ１との間、及び端子Ｐ２と端子Ｎ２との間は、それぞれ絶縁状態になる筈である。そこで、本実施例においては、以下の表１に示すように、評価用サンプル基板の基材として種々のセラミックを採用し、また、それぞれの基材において、配線に含まれる導体として銅（Ｃｕ）、銀（Ａｇ）、及び金（Ａｕ）を採用した。また、これら種々の基材と導体との組み合わせにおいて、評価用サンプル基板の中央部に配置される層内配線の第１配線層及び第２配線層のそれぞれの面内における幅（図１におけるＤｈに相当）及び間隔（図１におけるＷｃに相当）、並びに第１配線層と第２配線層との層間において当該基板の厚み方向における間隔（図１におけるＤｖに相当）を種々に変更して、上述のオープン不良率及びショート不良率の評価を行った。
【０１０６】
【表１】
【０１０７】
尚、オープン不良率及びショート不良率の評価に当たっては、表１に示す基材及び導体の材質の組み合わせ（実験例０１乃至実験例１５）のそれぞれについて、隣り合う導体の面内での幅（Ｗｃ）及び間隔（Ｄｈ）、厚み方向での間隔（Ｄｖ）の異なる組み合わせ毎に、評価用サンプル基板をそれぞれ１００個ずつ作成した。
【０１０８】
（２）評価用サンプル基板のオープン不良率及びショート不良率
評価用サンプル基板のオープン不良率の測定においては、個々の評価用サンプル基板において、端子Ｐ１と端子Ｐ２との間、及び端子Ｎ１と端子Ｎ２との間の導通状態を検査し、いずれかが導通しないものはオープン不良とした。また、評価用サンプル基板のショート不良率の測定においては、個々の評価用サンプル基板において、端子Ｐ１と端子Ｎ１との間、端子Ｐ２と端子Ｎ２との間の絶縁状態を検査し、いずれかが絶縁不良のものはショート不良とした。上記導通状態及び絶縁状態の検査は、例えば、検査対象となる端子間に所定の電圧を印加し、当該端子間における電流の検出の有無を調べることにより行うことができる。
【０１０９】
尚、上述のように、オープン不良率及びショート不良率の評価に当たっては、表１に示す基材及び導体の材質の組み合わせ（実験例０１乃至実験例１５）のそれぞれについて、隣り合う導体の面内での幅（Ｗｃ）及び間隔（Ｄｈ）、厚み方向での間隔（Ｄｖ）の異なる組み合わせ毎に、１００個の評価用サンプル基板の導通状態及び絶縁状態を検査し、オープン不良及びショート不良が発生した評価用サンプル基板の評価用サンプル基板の全数（１００個）に対する比率をそれぞれオープン不良率及びショート不良率として求めた。実験例０１乃至実験例１５に係る評価用サンプル基板のそれぞれについてのオープン不良率及びショート不良率の評価結果を、以下の表２乃至表３１に列挙する。
【０１１０】
【表２】
【０１１１】
【表３】
【０１１２】
【表４】
【０１１３】
【表５】
【０１１４】
【表６】
【０１１５】
【表７】
【０１１６】
【表８】
【０１１７】
【表９】
【０１１８】
【表１０】
【０１１９】
【表１１】
【０１２０】
【表１２】
【０１２１】
【表１３】
【０１２２】
【表１４】
【０１２３】
【表１５】
【０１２４】
【表１６】
【０１２５】
【表１７】
【０１２６】
【表１８】
【０１２７】
【表１９】
【０１２８】
【表２０】
【０１２９】
【表２１】
【０１３０】
【表２２】
【０１３１】
【表２３】
【０１３２】
【表２４】
【０１３３】
【表２５】
【０１３４】
【表２６】
【０１３５】
【表２７】
【０１３６】
【表２８】
【０１３７】
【表２９】
【０１３８】
【表３０】
【０１３９】
【表３１】
【０１４０】
上記表２乃至表３１に示すデータからも明らかであるように、本実施例に係る各種評価用サンプル基板の中央部（前述の微細面内配線に対応する層内配線を含む領域に相当）においては、第１配線層及び第２配線層のそれぞれの面内で延在する層内配線の幅（当該層内配線の延在方向に垂直な断面の当該基板の主面に平行な面内における寸法）（Ｗｃ）及び第１配線層及び第２配線層のそれぞれの面内において隣り合う層内配線の間隔（Ｄｈ）がそれぞれ２０μｍ以下、より好ましくは１５μｍ以下という、高度に微細化された内層配線（前述の微細面内配線に相当）が配設されている。
【０１４１】
上記表２乃至表３１に示す各種評価用サンプル基板のオープン不良率についての評価結果からも明らかであるように、上記のように高度に微細化された内層配線が配設された各種評価用サンプル基板において、評価用サンプル基板の中央部における当該基板の厚み方向に隣り合う第１配線層に含まれる層内配線と第２配線層に含まれる層内配線との間に挟まれる基材層（誘電体層）の厚み（当該基板の厚み方向における寸法）、即ち、これらの隣り合う層内配線の当該基板の厚み方向における間隔（Ｄｖ）を２５μｍ以下、より好ましくは２０μｍ以下とすることにより、オープン不良率（層内配線における導通不良の発生率）を顕著に低減することができる。
【０１４２】
一方、上記表２乃至表３１に示す各種評価用サンプル基板のショート不良率についての評価結果からも明らかであるように、上記のように高度に微細化された内層配線が配設された各種評価用サンプル基板において、上記隣り合う層内配線の当該基板の厚み方向における間隔（Ｄｖ）を４μｍを超える値、より好ましくは５μｍ以上とすることにより、ショート不良率（層内配線における絶縁不良の発生率）を顕著に低減することができる。
【０１４３】
以上より、上記実施例において説明した各種実施態様を含む本発明に係る積層焼結セラミック配線基板によれば、温度変化に対する信頼性が高く、機械的強度が高く、且つ内層配線における導通不良や絶縁不良の発生率が低い、配線基板を提供することができる。即ち、本発明に係る積層焼結セラミック配線基板によれば、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、（多層配線層を含む）基板全体として高い機械的強度（剛性）を有し、且つ内層配線における導通不良及び絶縁不良の発生率が著しく低い配線基板を提供することができる。
【０１４４】
以上、本発明を説明することを目的として、特定の構成有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。
【符号の説明】
【０１４５】
１０…積層焼結セラミック配線基板、１１…基材、１２…第１表面電極、１３…第２表面電極、１４…内層配線、１５…貫通導体、１６…面内導体、及び１７…微細面内配線。
【技術分野】
【０００１】
本発明は、積層焼結セラミック配線基板に関する。具体的には、本発明は、ファインライン化された内層配線を有する積層焼結セラミック配線基板に関する。更に、本発明は、当該積層焼結セラミック配線基板を含む半導体パッケージにも関する。
【背景技術】
【０００２】
様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。
【０００３】
上記のような半導体素子における信号伝送の高速化及び配線ピッチの微細化に対応して配線が細くなり且つ配線の間隔が狭くなることから、配線容量の影響が顕在化するので、半導体素子表面の配線の間の絶縁材料の誘電率を下げる必要がある。しかしながら、一般に、低い誘電率を有する絶縁材料は脆く、配線ピッチの微細化と相まって、表面配線の強度が低下する傾向にある。このように表面配線の強度が低下すると、例えば、半導体素子と当該半導体素子が接合される基板との間の熱膨張率の差に起因する熱応力により接合部の破壊が生ずる虞が高まる。また、半導体素子を薄型化すると、必然的に半導体素子全体としての機械的強度が低下することとなる。
【０００４】
ところで、半導体素子は、例えば、フリップチップ接合等によって基板（パッケージ基板）に接合された回路素子パッケージとして構成されることが多い。当該パッケージ基板の２つの主面のうち半導体素子が接合される側の面には、上記のように微細化された半導体素子の配線ピッチに対応する相対的に狭いピッチを有する端子やランド等が配設されるのが一般的である。一方、当該パッケージ基板の２つの主面のうち半導体素子が接合される側とは反対側の主面には、当該回路素子パッケージを接合する回路基板（例えば、マザーボード等）の配線ピッチに対応する相対的に広いピッチを有する端子等が配設されるのが一般的である。
【０００５】
また、パッケージ基板は、基板の内部に埋設された導体からなる配線（内層配線）を備えるのが一般的である。この内層配線は、例えば、２つの主面上の端子を互いに電気的に接続する。この際、内層配線においては、半導体素子側の相対的に狭い端子ピッチから、回路基板側の相対的に広い端子ピッチへと、配線ピッチが変化するように構成されるのが一般的である。即ち、パッケージ基板は、半導体素子側の相対的に狭い端子ピッチを回路基板側の相対的に広い端子ピッチに変換する機能をも担っていると言うことができる。尚、上記のような回路素子パッケージとしては、例えば、回路基板側の端子がＢＧＡボール（ボールバンプ）として構成されているＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等が挙げられる。
【０００６】
上記パッケージ基板の基材としては、ガラスエポキシ等の樹脂が使用されるのが一般的である。そのため、半導体素子を構成するシリコンとは熱膨張率が異なり、例えば、フリップチップ接合等による半導体素子のパッケージ基板へのはんだ付けやＢＧＡリフローによる回路素子パッケージの回路基板へのはんだ付け等の際に、回路素子パッケージが被る温度変化に伴って半導体素子とパッケージ基板との間に作用する熱応力に起因して、半導体素子とパッケージ基板との間の接合部が破壊される等の問題が懸念される。
【０００７】
そこで、当該技術分野においては、半導体素子とパッケージ基板との間に、中間基板（インタポーザ）を介在させることにより、上記のような熱応力を、半導体素子と中間基板との間の接合部と、中間基板とパッケージ基板との接合部とに分散させる技術が開発されている（例えば、特許文献１を参照）。かかる技術によれば、半導体素子の接合部に作用する熱応力はある程度軽減される。しかしながら、前述のような半導体素子における信号伝送の高速化及び配線ピッチの微細化並びに素子の薄型化への要求は益々高まっており、これに伴い、半導体素子の接合部に作用する熱応力に起因して半導体素子の接合部が破壊される等の問題が益々深刻化している。
【０００８】
また、回路素子パッケージへの中間基板の導入は、回路素子パッケージの厚みの増大（高背化）に繋がる。従って、前述のような回路素子パッケージに対する市場からの低背化（薄型化）の要求に応えるためには、中間基板を可能な限り低背化（薄型化）する必要がある。しかしながら、上述のように、半導体素子と中間基板との間の接合部にはある程度の熱応力が作用するため、回路素子パッケージの低背化を目的として中間基板を薄くすると、中間基板の機械的強度（剛性）を十分に維持することができず、その結果、半導体素子と中間基板との間に作用する熱応力に起因して中間基板が反る等の問題を生ずる虞がある。
【０００９】
かかる問題に対する対策として、当該技術分野においては、例えば、中間基板の周囲に補強用部材を設ける等して、中間基板の剛性を補完しようとする試みも提案されている（例えば、特許文献２を参照）。かかる技術によれば、半導体素子と中間基板との間に作用する熱応力に起因する中間基板の変形（例えば、反り等）は抑制される。しかしながら、このように補強用部材を更に設けることは、回路素子パッケージの製造工程を複雑化し、結果として回路素子パッケージの製造コストの増大に繋がる虞がある。
【００１０】
従って、半導体素子と中間基板との間に作用する熱応力に起因する上述のような問題を解決するには、半導体素子と中間基板との間に作用する熱応力そのものを十分に低減することが望ましい。そこで、当該技術分野においては、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する材質（例えば、シリコン、ガラス等）を基材とする中間基板（インタポーザ）を、半導体素子とパッケージ基板との間に介在させる技術が開発されている。これにより、温度変化に伴って半導体素子と中間基板との間に作用する熱応力を低減することができる。
【００１１】
一方、前述のように、半導体素子における配線ピッチの微細化が益々顕著になってきていることから、当該技術分野においては、半導体素子側の相対的に狭い端子ピッチを回路基板側の相対的に広い端子ピッチに変換する機能を、パッケージ基板のみならず、中間基板にも担わせようとする試みがなされている。具体的には、半導体素子側の相対的に狭い端子ピッチから、回路基板側の相対的に広い端子ピッチへと、配線ピッチが変化するように構成された内層配線が埋設された多層配線層を備える中間基板が提案されている。
【００１２】
しかしながら、シリコンやガラス等を基材とする上記中間基板においては、上述の内層配線のような複雑な構造を有する導体を基材中に構成するのは困難であることから、基材中には厚み方向（主面に垂直な方向）に延在する貫通導体（ビア）を設け、配線ピッチを変更する複雑な構造を有する導体は、基材の半導体素子側に別途形成された、基材とは別の材質からなる多層配線層中に設けられるのが一般的である。
【００１３】
尚、上記多層配線層は、例えば、中間基板の基材としてシリコンを使用する場合には、スパッタ法や化学蒸着（ＣＶＤ）法等の薄膜プロセス、並びにフォトリソグラフィ及びエッチングによる微細加工プロセス等を含むウェハプロセスによって形成することができることが知られている（例えば、特許文献２を参照）。
【００１４】
上記のように中間基板の基材とは別個の多層配線層を設ける構成は、製造コストの増大を招くのみならず、例えば繰り返し使用時等における基材と多層配線層との剥離等に起因する信頼性（例えば、温度サイクル信頼性）の低下等を招く虞がある。また、例えば、シリコン、ガラス等を基材とする中間基板、及びその主面上に設けられる多層配線層の機械的強度は低いため、前述のような回路素子パッケージの低背化等を目的として、これらの厚みを薄くすると、中間基板全体としての機械的強度が低下するという問題を生ずる虞がある。
【００１５】
以上のように、当該技術分野においては、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板に対する継続的な要求が依然として存在する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−１２３５４８号公報
【特許文献２】特許２０１０−０３４４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
前述のように、当該技術分野においては、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板に対する継続的な要求が依然として存在する。具体的には、当該技術分野においては、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を提供することができる技術が求められている。
【００１８】
本発明は、かかる要求に応えるために為されたものである。即ち、本発明は、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板を提供することを１つの目的とする。具体的には、本発明は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を提供することを１つの目的とする。更に、本発明は、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージを提供することをもう１つの目的とする。
【課題を解決するための手段】
【００１９】
上記１つの目的は、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板によって達成される。
【００２０】
更に、上記もう１つの目的は、
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である、
半導体パッケージによって達成される。
【発明の効果】
【００２１】
上記のように、本発明に係る積層焼結セラミック配線基板の基材は、セラミックを含んでなる複数の誘電体層からなる。セラミックは、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する。従って、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子と当該基板との間に作用する熱応力を抑制することができる。また、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高い。従って、前述のような回路素子パッケージの低背化等を目的として、基板の厚みを薄くしても、十分な剛性を維持することができる。更に、本発明に係る積層焼結セラミック配線基板においては、前述のように配線ピッチを変更する複雑な構造を有する導体を含む内層配線が上記基材中に埋設される。従って、従来技術に係る基板におけるように基材とは別の材質からなる多層配線層を別途設ける場合とは異なり、製造コストの増大を招いたり、温度サイクル信頼性の低下を招いたりすることを回避することができる。
【００２２】
即ち、本発明によれば、温度変化に対する信頼性が高く、且つ機械的強度が高い配線基板が提供される。具体的には、本発明によれば、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板が提供される。また、かかる配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージが提供される。
【図面の簡単な説明】
【００２３】
【図１】本発明の１つの実施態様に係る積層焼結セラミック配線基板の縦断面の模式図である。
【図２】本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための検証用サンプル基板の構成を模式的に表す模式図である。
【発明を実施するための形態】
【００２４】
前述のように、本発明は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を提供することを１つの目的とする。
【００２５】
本発明者は、上記目的を達成すべく鋭意研究の結果、前述のように、基板の基材をセラミックを含んでなる複数の誘電体層とし、当該基材中に多層配線層を一体的に設けることにより、半導体素子と基板とが接合された状態における温度変化に伴って半導体素子と基板との間に作用する熱応力を低減し、且つ基板の厚みを薄くしても十分な剛性を維持することができることを見出すに至ったものである。
【００２６】
即ち、本発明の第１の実施態様は、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である。
【００２７】
上記のように、本実施態様に係る積層焼結セラミック配線基板は、セラミックを含んでなる複数の誘電体層からなる基材を備える。前述のように、セラミックは、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有する。従って、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子の寸法変化と当該基板の寸法変化との差が小さい。その結果、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子と当該基板との間に作用する熱応力を抑制することができる。
【００２８】
上記により、例えば、フリップチップ接合等によって半導体素子を当該基板にはんだ付けする際、ＢＧＡリフローによって当該基板を含む半導体パッケージを回路基板（例えば、マザーボード等）にはんだ付けする際等に、半導体素子及び当該基板が被る温度変化に伴って半導体素子と当該基板との間に作用する熱応力に起因して半導体素子と当該基板との間の接合部が破壊される等の問題が低減される。
【００２９】
また、前述のように、セラミックは、従来の基板材料（例えば、樹脂等）と比較して、機械的強度が高い。従って、本実施態様に係る積層焼結セラミック配線基板においては、前述のような回路素子パッケージの低背化等を目的として、当該基板の厚みを薄くした場合においても、十分な剛性を維持することができる。これにより、半導体素子及び当該基板が被る温度変化に伴って半導体素子と当該基板との間に作用する熱応力に起因して当該基板が反る等の問題が低減される。
【００３０】
前述のように、本実施態様に係る積層焼結セラミック配線基板においては、導体を含んでなる１つ以上の第１表面電極が、当該基板の２つの主面の一方の表面である第１主面に露出するように配設され、且つ、導体を含んでなる１つ以上の第２表面電極が、当該基板の２つの主面の他方の表面である第２主面に露出するように配設される。換言すれば、本実施態様に係る積層焼結セラミック配線基板の２つの主面（即ち、第１主面及び第２主面）の各々には、それぞれの主面に接合される対象物（例えば、半導体素子やパッケージ基板等）と接合して電気的接続を確立するための表面電極（即ち、それぞれ第１表面電極及び第２表面電極）がそれぞれ１つ以上設けられる。
【００３１】
具体的には、本実施態様に係る積層焼結セラミック配線基板の第１主面には、第１主面側に接合される対象物（例えば、半導体素子等）が備える電気的接合のための端子又は電極（例えば、バンプ等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な大きさ及び形状を有する導体が露出するように、１つ以上の第１表面電極が設けられる。一方、本実施態様に係る積層焼結セラミック配線基板の第２主面には、第２主面側に接合される対象物（例えば、パッケージ基板等）が備える電気的接合のための端子又は電極（例えば、ランド等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な（バンプ等を設けることができる）大きさ及び形状を有する導体が露出するように、１つ以上の第２表面電極が設けられる。
【００３２】
上記のように、本実施態様に係る積層焼結セラミック配線基板の第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミック配線基板の第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。
【００３３】
尚、本実施態様に係る積層焼結セラミック配線基板の第１主面及び第２主面において露出している第１表面電極及び第２表面電極と、それぞれの主面側に接合される対象物との電気的接続は、例えば、はんだ付けによって達成することができるが、これらを電気的に接続する方法は特定の手法に限定されるものではなく、当該技術分野において知られている何れの手法を使用して達成してもよい。かかる手法の例としては、はんだ付けの他にも、例えば、Ｃｕ-Ｃｕ３Ｓｎ-Ｃｕ等の金属間化合物接合や、Ｃｕ−Ｃｕ、Ｗ−Ｗ等の拡散接合等を挙げることができる。積層焼結セラミック配線基板は、耐熱性と剛性が高いので、従来の樹脂配線基板には適用できなかったような３００℃以上の高温や或いは圧力の印加が必要な端子接合プロセスも適用することができ、端子接合方法の選択肢が広くなる。
【００３４】
前述のように、本実施態様に係る積層焼結セラミック配線基板においては、導体を含んでなる内層配線が前記基材中に埋設される。また、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。更に、前記内層配線は、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体（ビア）、及び前記主面に平行な複数の面内において延在する面内導体を含んでなる。尚、前記主面に平行な複数の面内において延在する面内導体を含む領域は、前述の多層配線層に相当する領域であると言うことができる。
【００３５】
一方、上述のように、本実施態様に係る積層焼結セラミック配線基板の第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミック配線基板の第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。
【００３６】
従って、複数の第１表面電極のピッチと複数の第２表面電極のピッチとが異なる場合、前記内層配線の少なくとも一部（例えば、前記主面に平行な複数の面内において延在する面内導体を含む領域）は、前述の多層配線層のように、第１表面電極側のピッチを第２表面電極側のピッチに変換する機能、又は第２表面電極側のピッチを第１表面電極側のピッチに変換する機能を担うことができる。
【００３７】
尚、前述のように、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。換言すれば、第１表面に設けられた第１表面電極の中には、第２表面に設けられた第２表面電極の何れにも電気的に接続されていないものがあってもよい。このように第２表面電極と電気的に接続されていない第１表面電極は、内層配線を介して他の第１表面電極と電気的に接続されていてもよい。あるいは、このように第２表面電極と電気的に接続されていない第１表面電極は、他の何れの表面電極にも電気的に接続されていない内層配線の導体にのみ電気的に接続されていてもよい（例えば、オープンスタブを形成させる場合）。このように、本実施態様に係る積層焼結セラミック配線基板において、第１表面電極、第２表面電極、及び内層配線の間での電気的接続パターンは、当該基板が使用される回路素子パッケージの設計仕様等に従って、様々な構成とすることができる。
【００３８】
更に、本実施態様に係る積層焼結セラミック配線基板においては、前述のように、前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されている。
【００３９】
上記において、（面内導体の）延在方向に垂直な断面の前記主面に平行な面内における寸法とは、前記内層配線の少なくとも一部を構成する面内導体の太さに対応する概念である。面内導体の延在方向とは、前記内層配線の少なくとも一部を構成する面内導体の長手方向（延びる方向）であり、当該面内導体中を流れる電流の方向であると言うこともできる。また、前記主面に平行な面内とは、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。従って、上記「寸法」は、前記内層配線の少なくとも一部を構成する面内導体の特定の部分の断面の前記主面に平行な面内における「幅」であると言うこともできる。
【００４０】
また、上記において、前記主面に平行な面内において隣り合う面内導体の間隔とは、前記内層配線の少なくとも一部を構成する隣り合う２つの面内導体の間の隔たりに対応する概念である。前記主面に平行な面内とは、上記と同様に、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。即ち、上記隣り合う２つの面内導体は、基板の厚み方向において同じ位置（深さ）に埋設されている。従って、上記「間隔」は、前記内層配線の少なくとも一部を構成する隣り合う２つの面内導体の間に存在する基材（誘電体）の前記主面に平行な面内における最小寸法であると言うこともできる。
【００４１】
冒頭で述べたように、様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体素子が接合される基板においても、配線ピッチ（間隔）の微細化が求められている。
【００４２】
かかる観点から、本実施態様に係る積層焼結セラミック配線基板が備える第１表面電極及び第２表面電極、並びに内層配線を構成する配線（導体）のピッチもまた、微細化されていることが望ましい。具体的には、本実施態様に係る積層焼結セラミック配線基板においては、前述のように、前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下、より好ましくは１０μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下、より好ましくは１０μｍ以下である、微細面内配線として構成されていることが望ましい。
【００４３】
ところで、従来技術においては、上記のように高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板を得ようとする場合、内層配線のオープン不良率が高いという問題点があった。ここで、オープン不良とは、設計上は良好な導通が確保されるべき配線経路において導通を確保することができないという問題（例えば、導通不良、断線等の問題）を指す。従って、オープン不良率とは、かかるオープン不良（例えば、導通不良、断線等）の発生率を指す。
【００４４】
そこで、本発明者は、鋭意研究の結果、上記のように高度に微細化された内層配線（微細面内配線）を含む領域において、微細面内配線を含む層の（基板の厚み方向における）間隔を特定の値より狭くすることにより、上記オープン不良率を顕著に低減することができることを見出した。具体的には、本実施態様に係る積層焼結セラミック配線基板において、前記主面に垂直な方向において連続して存在する前記微細面内配線を含む前記主面に平行な面によって規定される領域（層）と当該領域（層）と前記主面に垂直な方向において隣り合う同様に規定される領域（層）との間隔を２５μｍ以下とすることにより、上記オープン不良率を顕著に低減することができる。
【００４５】
尚、上記「間隔」は、換言すれば、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法（厚み）として定義することもできる。当該定義によれば、本実施態様に係る積層焼結セラミック配線基板における上記オープン不良率の低減という観点から、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法を２５μｍ以下、より好ましくは２０μｍ以下とすることが望ましい。
【００４６】
ところが、本発明者は、上記のように高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板において、上記のように高度に微細化された内層配線（微細面内配線）を含む領域において、微細面内配線を含む層の（基板の厚み方向における）間隔を過度に狭くすると、内層配線のショート不良率が高まるという新たな問題が生ずることを見出した。ここで、ショート不良とは、設計上は電気的絶縁が確保されるべき異なる配線経路の間において絶縁を確保することができない（導通状態となる）という問題（例えば、絶縁不良、短絡等の問題）を指す。従って、ショート不良率とは、かかるショート不良（例えば、絶縁不良、短絡等）の発生率を指す。
【００４７】
そこで、本発明者は、鋭意研究の結果、上記のように高度に微細化された内層配線（微細面内配線）を含む領域において、微細面内配線を含む層の（基板の厚み方向における）間隔を特定の値より広くすることにより、上記ショート不良率を顕著に低減することができることを見出した。具体的には、本実施態様に係る積層焼結セラミック配線基板において、前記主面に垂直な方向において連続して存在する前記微細面内配線を含む前記主面に平行な面によって規定される領域（層）と当該領域（層）と前記主面に垂直な方向において隣り合う同様に規定される領域（層）との間隔を４μｍよりも大きくすることにより、上記ショート不良率を顕著に低減することができる。
【００４８】
尚、上記「間隔」は、上述のように、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法（厚み）として定義することもできる。当該定義によれば、本実施態様に係る積層焼結セラミック配線基板における上記ショート不良率の低減という観点から、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法を４μｍを超える値、より好ましくは５μｍ以上とすることが望ましい。
【００４９】
従って、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下であることが望ましい。
【００５０】
以上のように、本実施態様に係る積層焼結セラミック配線基板においては、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有するセラミックを含んでなる複数の誘電体層からなる基材を採用することにより、半導体素子が接合された状態において当該基板が前述のような温度変化に曝されても、半導体素子と当該基板との間に作用する熱応力を抑制することができる。また、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高いことから、前述のような回路素子パッケージの低背化等を目的として当該基板の厚みを薄くしても、十分な剛性を維持することができる。更に、本発明に係る積層焼結セラミック配線基板においては、前述のように配線ピッチを変更する複雑な構造を有する導体を含む内層配線（微細面内配線）が上記基材中に埋設され、一体的に形成されるので、従来技術に係る基板におけるように基材とは別の材質からなる多層配線層を別途設ける場合とは異なり、製造コストの増大を招いたり、温度サイクル信頼性の低下を招いたりすることを回避することができる。
【００５１】
上記に加えて、本実施態様に係る積層焼結セラミック配線基板においては、上述のように、当該基板内の高度に微細化された内層配線（微細面内配線）を含む領域における微細面内配線を含む層の（基板の厚み方向における）間隔を特定の範囲内に収めることにより、上述のオープン不良及びショート不良を両方共、顕著に低減することができる。
【００５２】
即ち、本実施態様によれば、温度変化に対する信頼性が高く、機械的強度が高く、且つ内層配線における導通不良や絶縁不良の発生率が低い、配線基板を提供することができる。具体的には、本実施態様によれば、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、（多層配線層を含む）基板全体として高い機械的強度（剛性）を有し、且つ内層配線における導通不良及び絶縁不良の発生率が著しく低い配線基板を提供することができる。
【００５３】
ところで、本実施態様に係る積層焼結セラミック配線基板を製造する方法は、当該方法によって製造される積層焼結セラミック配線基板が上記要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の配線基板の製造に使用される種々の方法から適宜選択することができる。本実施態様に係る積層焼結セラミック配線基板を製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。
【００５４】
上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法やフィルム転写法等の転写法によって、導体パターンを配設し、導体パターンが配設されなかった部分にはセラミックを含んでなる誘電体材料のスラリーを注入し、当該スラリーを固化させて得られる導体パターンが埋設された誘電体材料のシート（誘電体層）を必要な枚数だけ積層して、導体パターンを表面電極や内層配線として構成し、焼成することによって、本実施態様に係る積層焼結セラミック配線基板を得ることができる。
【００５５】
上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
【００５６】
また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
【００５７】
上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷法等の印刷法やフィルム転写法等の転写法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に配設した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
【００５８】
上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
【００５９】
セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、炭化珪素（ＳｉＣ）、炭化珪素をシリコンと共に焼結した複合材料（Ｓｉ−ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ２）、酸化ケイ素（ＳｉＯ２）、酸化亜鉛（ＺｎＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。
【００６０】
但し、本実施態様に係る積層焼結セラミック配線基板においては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、セラミック材料の粒子径が過度に大きい場合、導体パターンの断線等の問題に繋がる虞がある。かかる観点から、セラミック材料の粒子径は、特定の値より小さくすることが望ましい。例えば、本実施態様に係る積層焼結セラミック配線基板においては、セラミック粉末として使用されるセラミック材料の平均粒径は、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下である場合には１．８μｍ未満、同寸法が１０μｍ以下である場合には１．５μｍ未満であることが望ましい
【００６１】
また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。
【００６２】
更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
【００６３】
ところで、上記実施態様に係る積層焼結セラミック配線基板においては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該基板を使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
【００６４】
即ち、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミック配線基板である。
【００６５】
本実施態様に係る積層焼結セラミック配線基板においては、上記のように、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる。これにより、本実施態様に係る積層焼結セラミック配線基板においては、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
【００６６】
ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。
【００６７】
尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、所謂「低温焼成基板材料（ＬＴＣＣ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）を使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板においても、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００６８】
具体的には、本発明の第３の実施態様は、
本発明の前記第２の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
配線基板である。
【００６９】
また、本発明の第４の実施態様は、
本発明の前記第２の実施態様に係る積層焼結セラミック配線基板であって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板である。
【００７０】
上述のように、上記２つの実施態様に係る積層焼結セラミック配線基板の基材を構成するセラミックとしては、例えば、ＬＴＣＣを挙げることができる。かかるＬＴＣＣとしては、例えば、ガラス粉末と、例えばアルミナ、窒化アルミ、窒化珪素、シリカ、ムライト等の無機粉末とを混合したものを原料とするものや、例えば、ＢａＯ、Ａｌ２Ｏ３、ＳｉＯ２を主成分とする無機組成物等を挙げることができる。
【００７１】
ガラス粉末と無機粉末の混合物を原料とするものの具体例としては、例えば、Ｂ２Ｏ３−ＳｉＯ２を主成分とする硼珪酸系ガラスや、当該硼珪酸系ガラスに、例えばＣａＯやＭｇＯ等のアルカリ土類金属元素酸化物、アルカリ金属酸化物を主成分とし、ＺｎＯ、ＺｒＯ２等を副成分として含むものや、ＳｉＯ２及びアルカリ金属酸化物を主成分とし、上記と同様に、ＺｎＯ、ＺｒＯ２等を副成分として含むガラス等を使用することができる。上記ガラスとしては、例えば、ディオプサイド組成系、コージェライト組成系、スポジュメン組成系等の結晶化ガラスを使用してもよい。また、結晶化ガラスについては、結晶化させることにより高い強度を得ることができるので、ガラス粉末を単体で使用する場合もある。
【００７２】
上述のように、上記２つの実施態様に係る積層焼結セラミック配線基板においては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る積層焼結セラミック配線基板においては、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
【００７３】
更に、これらの実施態様に係る積層焼結セラミック配線基板においては、当該基板の基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００７４】
ところで、前述のように、本発明のもう１つの目的は、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、且つ（多層配線層を含む）基板全体として高い機械的強度（剛性）を有する配線基板を使用することにより、高速化、小型化、及び低背化（薄型化）された信頼性の高い半導体パッケージを提供することである。
【００７５】
上記もう１つの目的は、前述のような本発明の幾つかの実施態様及びその他の実施態様に係る積層焼結セラミック配線基板を介して、半導体素子とパッケージ基板とが電気的に接続されてなる半導体パッケージによって達成される。そこで、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板を中間基板として使用する半導体パッケージとしての幾つかの実施態様につき、以下に列挙する。但し、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板についての説明は、これまでの説明において既に述べたので、半導体パッケージとしての実施態様についての以下の説明においては、前述のような本発明の幾つかの実施態様に係る積層焼結セラミック配線基板についての説明を割愛する場合がある。
【００７６】
即ち、本発明の第５の実施態様は、
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である、
半導体パッケージである。
【００７７】
本実施態様に係る半導体パッケージに含まれる半導体素子は、特に限定されるものではないが、具体例としては、例えば、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを挙げることができる。尚、本明細書においては、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを「半導体ＩＣチップ」と総称する。
【００７８】
かかる半導体ＩＣチップは、冒頭で述べたように、電子機器等の高性能化及び小型化の流れを受け、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体ＩＣチップを含む半導体パッケージにおける中間基板として、本発明に係る積層焼結セラミック配線基板を使用することが非常に望ましい。
【００７９】
従って、本発明の第６の実施態様は、
本発明の前記第５の実施態様に係る半導体パッケージであって、
前記半導体素子が半導体ＩＣチップである、
半導体パッケージである。
【００８０】
また、前述のように、パッケージ基板の基材としては、ガラスエポキシ等の樹脂が使用されるのが一般的である。
【００８１】
従って、本発明の第７の実施態様は、
本発明の前記第５又は第６の実施態様の何れか１項に係る半導体パッケージであって、
前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージである。
【００８２】
更に、上記実施態様に係る積層焼結セラミック配線基板を中間基板として使用する半導体パッケージにおいては、当該中間基板が、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該中間基板を使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
【００８３】
従って、本発明の第８の実施態様は、
本発明の前記第５乃至第７の実施態様の何れか１項に係る半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージである。
【００８４】
ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。
【００８５】
尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、ＬＴＣＣを使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミック配線基板においても、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００８６】
具体的には、本発明の第９の実施態様は、
本発明の前記第８の実施態様に係る半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
【００８７】
また、本発明の第９の実施態様は、
本発明の前記第８の実施態様に係る半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。
【００８８】
上述のように、上記２つの実施態様に係る半導体パッケージにおいては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る半導体パッケージにおいては、中間基板として使用される積層焼結セラミック配線基板が、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下という、高度に微細化された内層配線（微細面内配線）を備えるにもかかわらず、配線抵抗を抑制して、当該基板を使用する半導体パッケージにおける抵抗損失を低減することができる。
【００８９】
更に、これらの実施態様に係る半導体パッケージにおいては、積層焼結セラミック配線基板の基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
【００９０】
以下、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板の構成や特性等につき、添付図面等を参照しつつ説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
【実施例】
【００９１】
１．本発明の実施態様に係る積層焼結セラミック配線基板の構成
前述のように、図１は、本発明の１つの実施態様に係る積層焼結セラミック配線基板の縦断面の模式図である。より具体的には、図１は、本発明の１つの実施態様に係る積層焼結セラミック配線基板の、主面と直行する平面による断面（縦断面）の模式図である。図１に示すように、本発明の１つの実施態様に係る積層焼結セラミック配線基板１０は、セラミックを含んでなる複数の誘電体層からなる基材１１と、当該基板１０の２つの主面の一方の表面である第１主面に露出するように配設され且つ導体を含んでなる１つ以上の第１表面電極１２と、当該基板１０の２つの主面の他方の表面である第２主面に露出するように配設され且つ導体を含んでなる１つ以上の第２表面電極１３と、前記基材１１中に埋設され、且つ導体を含んでなる内層配線１４と、を備える。
【００９２】
本実施例に係る積層焼結セラミック配線基板においては、相対的に狭いピッチを有する５つの第１表面電極１２が第１表面上に、相対的に広いピッチを有する２つの第２表面電極１２が第２表面上に、それぞれランドとして形成されている。図１に示すように、これらの第１表面電極１２の少なくとも一部と第２表面電極１３の少なくとも一部とが、内層配線１４を介して電気的に接続されている。また、内層配線１４は、本発明の１つの実施態様に係る積層焼結セラミック配線基板１０の主面に垂直な方向（図１における上下方向）において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体１５、及び前記主面に平行な複数の面内において延在する面内導体１６を含んでなる。
【００９３】
図１において点線で囲まれた領域によって例示される部分は、前述の微細面内配線１７に該当する部分を表している。微細面内配線１７においては、面内導体１６の延在方向に垂直な断面の前記主面に平行な面内（図１における左右方向）における寸法（幅）（Ｄｈ）が１５μｍ以下であり、且つ前記主面に平行な面内（図１における左右方向）において隣り合う面内導体の間隔（Ｗｃ）が１５μｍ以下である。
【００９４】
微細面内配線１７を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線１７を含まない領域に含まれる誘電体層の前記主面に垂直な方向（図１における上下方向）における寸法（Ｄｖ）が、４μｍを超え且つ２５μｍ以下である。換言すれば、微細面内配線１７においては、積層焼結セラミック配線基板１０の厚み方向（図１における上下方向）において隣り合う面内導体１６の間隔が、４μｍを超え且つ２５μｍ以下である。
【００９５】
以上のように、本実施例に係る積層焼結セラミック配線基板１０においては、基材１１として、半導体素子を構成するシリコンの熱膨張率に近い熱膨張率を有するセラミックを含んでなる複数の誘電体層からなる基材を採用している。これにより、半導体素子が接合された状態において当該基板１０が前述のような温度変化に曝されても、本実施例に係る積層焼結セラミック配線基板１０と半導体素子との間に作用する熱応力を抑制することができる。
【００９６】
また、前述のように、セラミックは、従来の基板材料（例えば、樹脂等）と比べて、機械的強度が高いことから、前述のような回路素子パッケージの低背化等を目的として、本実施例に係る積層焼結セラミック配線基板１０の厚みを薄くしても、十分な剛性を維持することができる。更に、本実施例に係る積層焼結セラミック配線基板１０においては、内層配線１４（微細面内配線１７）が上記基材１１中に埋設され、一体的に形成されるので、従来技術に係る基板のように基材とは別の材質からなる多層配線層を別途設ける場合とは異なり、製造コストの増大を招いたり、温度サイクル信頼性の低下を招いたりすることを回避することができる。
【００９７】
上記に加えて、本実施例に係る積層焼結セラミック配線基板１０においては、上述のように、当該基板１０内の高度に微細化された内層配線１４（微細面内配線１７）を含む領域における微細面内配線１７を含む層の（当該基板１０の厚み方向における）間隔を特定の範囲内に収めることにより、前述のようなオープン不良（例えば、断線等の導通不良）及びショート不良（例えば、短絡等の絶縁不良）の両方を顕著に低減することができる。即ち、本実施態様によれば、温度変化に対する信頼性が高く、機械的強度が高く、且つ内層配線における導通不良や絶縁不良の発生率が低い、配線基板を提供することができる。
【００９８】
２．内層配線の構成とオープン不良及びショート不良との関係
（１）評価用サンプル基板の作成
前述のように、図２は、本発明の幾つかの実施態様に係る積層焼結セラミック配線基板における内層配線のオープン不良及びショート不良の発生率と微細面内配線の構成との関係を調べるための評価用サンプル基板の構成を模式的に表す模式図である。より具体的には、図１は、本発明の１つの実施態様に係る積層焼結セラミック配線基板の、主面と直行する平面による断面（縦断面）の模式図である。本実施例に係る評価用サンプル基板は、前述のゲルキャスト法によって作成した。
【００９９】
図２に示すように、上記評価用サンプル基板においては、一方の主面に設けられた表面パッド（表面電極）と、基板内部に設けられた４層の配線層（内層配線）を有する。即ち、個々の評価用サンプル基板は、図２に示す表面パッド、第１配線層、第２配線層、第３配線層、及び第４配線層が上から順に積層された構成を有する。
【０１００】
尚、図２においては８列×５行のビア（貫通導体）と、それらのビアのうち幾つかを相互に接続する配線（面内配線）とが描かれているが、実際には同様のパターンを１０行繰り返して配置した。即ち、実際の評価用サンプル基板においては、８０個のビアを配置した。従って、実際の評価用サンプル基板においては、端子Ｐ１とＰ２とが４０個のビアを介して内層配線によって結線されており、同様に、端子Ｎ１とＮ２とが４０個のビアを介して内層配線によって結線されている。
【０１０１】
図２における第１配線層の平面図に隣接して示したＣ−Ｃ断面図は、図２における表面パッドの平面図に示した破線Ｃ−Ｃを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。Ｃ−Ｃ断面図に示すように、評価用サンプル基板の中央部（図２における第１配線層の平面図の破線で囲まれている部分）の内層配線（第１配線層及び第２配線層）においては、それぞれの配線層の面内及び第１配線層と第２配線層との層間において層内配線が互いに近接して配置されている。
【０１０２】
上記のように、評価用サンプル基板の中央部においては、第１配線層及び第２配線層のそれぞれの面内において隣り合う層内配線及び第１配線層と第２配線層との層間において当該基板の厚み方向に隣り合う層内配線が配置されている。従って、評価用サンプル基板の中央部は、前述の微細面内配線に対応する層内配線を含む領域であると言うことができる。
【０１０３】
また、図２における第３配線層の平面図に隣接して示したＢ−Ｂ断面図は、図２における表面パッドの平面図に示した破線Ｂ−Ｂを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。破線Ｂ−Ｂは、図２において向かって右端に位置するビアの列から４つめのビアの列に沿った直線である。図２に示すように、評価用サンプル基板のＢ−Ｂ断面図においては、第１配線層、第２配線層、及び第３配線層を貫通する貫通導体としてのビアが５本配置されているが、上述のように、実際の評価用サンプル基板においては、当該ビアは１０本配置されている。
【０１０４】
更に、図２における第４配線層の平面図に隣接して示したＡ−Ａ断面図は、図２における表面パッドの平面図に示した破線Ａ−Ａを含む当該評価用サンプル基板の主面に垂直な平面による断面図である。破線Ａ−Ａは、図２において向かって上端に位置するビアの行から２つめのビアの行に沿った直線である。図２に示すように、評価用サンプル基板のＡ−Ａ断面図においては、第１配線層乃至第３配線層を貫通する貫通導体としてのビアが４本、第１配線層乃至第４配線層を貫通する貫通導体としてのビアが４本、それぞれ配置されている。
【０１０５】
上記設計通りの配線が良好に形成されている場合は、端子Ｐ１と端子Ｐ２との間、及び端子Ｎ１と端子Ｎ２との間は、それぞれ導通が確保され、一方、端子Ｐ１と端子Ｎ１との間、及び端子Ｐ２と端子Ｎ２との間は、それぞれ絶縁状態になる筈である。そこで、本実施例においては、以下の表１に示すように、評価用サンプル基板の基材として種々のセラミックを採用し、また、それぞれの基材において、配線に含まれる導体として銅（Ｃｕ）、銀（Ａｇ）、及び金（Ａｕ）を採用した。また、これら種々の基材と導体との組み合わせにおいて、評価用サンプル基板の中央部に配置される層内配線の第１配線層及び第２配線層のそれぞれの面内における幅（図１におけるＤｈに相当）及び間隔（図１におけるＷｃに相当）、並びに第１配線層と第２配線層との層間において当該基板の厚み方向における間隔（図１におけるＤｖに相当）を種々に変更して、上述のオープン不良率及びショート不良率の評価を行った。
【０１０６】
【表１】
【０１０７】
尚、オープン不良率及びショート不良率の評価に当たっては、表１に示す基材及び導体の材質の組み合わせ（実験例０１乃至実験例１５）のそれぞれについて、隣り合う導体の面内での幅（Ｗｃ）及び間隔（Ｄｈ）、厚み方向での間隔（Ｄｖ）の異なる組み合わせ毎に、評価用サンプル基板をそれぞれ１００個ずつ作成した。
【０１０８】
（２）評価用サンプル基板のオープン不良率及びショート不良率
評価用サンプル基板のオープン不良率の測定においては、個々の評価用サンプル基板において、端子Ｐ１と端子Ｐ２との間、及び端子Ｎ１と端子Ｎ２との間の導通状態を検査し、いずれかが導通しないものはオープン不良とした。また、評価用サンプル基板のショート不良率の測定においては、個々の評価用サンプル基板において、端子Ｐ１と端子Ｎ１との間、端子Ｐ２と端子Ｎ２との間の絶縁状態を検査し、いずれかが絶縁不良のものはショート不良とした。上記導通状態及び絶縁状態の検査は、例えば、検査対象となる端子間に所定の電圧を印加し、当該端子間における電流の検出の有無を調べることにより行うことができる。
【０１０９】
尚、上述のように、オープン不良率及びショート不良率の評価に当たっては、表１に示す基材及び導体の材質の組み合わせ（実験例０１乃至実験例１５）のそれぞれについて、隣り合う導体の面内での幅（Ｗｃ）及び間隔（Ｄｈ）、厚み方向での間隔（Ｄｖ）の異なる組み合わせ毎に、１００個の評価用サンプル基板の導通状態及び絶縁状態を検査し、オープン不良及びショート不良が発生した評価用サンプル基板の評価用サンプル基板の全数（１００個）に対する比率をそれぞれオープン不良率及びショート不良率として求めた。実験例０１乃至実験例１５に係る評価用サンプル基板のそれぞれについてのオープン不良率及びショート不良率の評価結果を、以下の表２乃至表３１に列挙する。
【０１１０】
【表２】
【０１１１】
【表３】
【０１１２】
【表４】
【０１１３】
【表５】
【０１１４】
【表６】
【０１１５】
【表７】
【０１１６】
【表８】
【０１１７】
【表９】
【０１１８】
【表１０】
【０１１９】
【表１１】
【０１２０】
【表１２】
【０１２１】
【表１３】
【０１２２】
【表１４】
【０１２３】
【表１５】
【０１２４】
【表１６】
【０１２５】
【表１７】
【０１２６】
【表１８】
【０１２７】
【表１９】
【０１２８】
【表２０】
【０１２９】
【表２１】
【０１３０】
【表２２】
【０１３１】
【表２３】
【０１３２】
【表２４】
【０１３３】
【表２５】
【０１３４】
【表２６】
【０１３５】
【表２７】
【０１３６】
【表２８】
【０１３７】
【表２９】
【０１３８】
【表３０】
【０１３９】
【表３１】
【０１４０】
上記表２乃至表３１に示すデータからも明らかであるように、本実施例に係る各種評価用サンプル基板の中央部（前述の微細面内配線に対応する層内配線を含む領域に相当）においては、第１配線層及び第２配線層のそれぞれの面内で延在する層内配線の幅（当該層内配線の延在方向に垂直な断面の当該基板の主面に平行な面内における寸法）（Ｗｃ）及び第１配線層及び第２配線層のそれぞれの面内において隣り合う層内配線の間隔（Ｄｈ）がそれぞれ２０μｍ以下、より好ましくは１５μｍ以下という、高度に微細化された内層配線（前述の微細面内配線に相当）が配設されている。
【０１４１】
上記表２乃至表３１に示す各種評価用サンプル基板のオープン不良率についての評価結果からも明らかであるように、上記のように高度に微細化された内層配線が配設された各種評価用サンプル基板において、評価用サンプル基板の中央部における当該基板の厚み方向に隣り合う第１配線層に含まれる層内配線と第２配線層に含まれる層内配線との間に挟まれる基材層（誘電体層）の厚み（当該基板の厚み方向における寸法）、即ち、これらの隣り合う層内配線の当該基板の厚み方向における間隔（Ｄｖ）を２５μｍ以下、より好ましくは２０μｍ以下とすることにより、オープン不良率（層内配線における導通不良の発生率）を顕著に低減することができる。
【０１４２】
一方、上記表２乃至表３１に示す各種評価用サンプル基板のショート不良率についての評価結果からも明らかであるように、上記のように高度に微細化された内層配線が配設された各種評価用サンプル基板において、上記隣り合う層内配線の当該基板の厚み方向における間隔（Ｄｖ）を４μｍを超える値、より好ましくは５μｍ以上とすることにより、ショート不良率（層内配線における絶縁不良の発生率）を顕著に低減することができる。
【０１４３】
以上より、上記実施例において説明した各種実施態様を含む本発明に係る積層焼結セラミック配線基板によれば、温度変化に対する信頼性が高く、機械的強度が高く、且つ内層配線における導通不良や絶縁不良の発生率が低い、配線基板を提供することができる。即ち、本発明に係る積層焼結セラミック配線基板によれば、温度変化に伴って半導体素子と基板との間に作用する熱応力を低減することができ、（多層配線層を含む）基板全体として高い機械的強度（剛性）を有し、且つ内層配線における導通不良及び絶縁不良の発生率が著しく低い配線基板を提供することができる。
【０１４４】
以上、本発明を説明することを目的として、特定の構成有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。
【符号の説明】
【０１４５】
１０…積層焼結セラミック配線基板、１１…基材、１２…第１表面電極、１３…第２表面電極、１４…内層配線、１５…貫通導体、１６…面内導体、及び１７…微細面内配線。
【特許請求の範囲】
【請求項１】
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板。
【請求項２】
請求項１に記載の積層焼結セラミック配線基板であって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミック配線基板。
【請求項３】
請求項２に記載の積層焼結セラミック配線基板であって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
配線基板。
【請求項４】
請求項２に記載の積層焼結セラミック配線基板であって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板。
【請求項５】
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である、
半導体パッケージ。
【請求項６】
請求項５に記載の半導体パッケージであって、
前記半導体素子が半導体ＩＣチップである、
半導体パッケージ。
【請求項７】
請求項５又は６の何れか１項に記載の半導体パッケージであって、
前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージ。
【請求項８】
請求項５乃至７の何れか１項に記載の半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージ。
【請求項９】
請求項８に記載の半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。
【請求項１０】
請求項８に記載の半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。
【請求項１】
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板。
【請求項２】
請求項１に記載の積層焼結セラミック配線基板であって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミック配線基板。
【請求項３】
請求項２に記載の積層焼結セラミック配線基板であって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
配線基板。
【請求項４】
請求項２に記載の積層焼結セラミック配線基板であって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミック配線基板。
【請求項５】
半導体素子とパッケージ基板とを含んでなる半導体パッケージであって、
前記半導体素子と前記パッケージ基板とが、前記半導体素子と前記パッケージ基板との間に介装された中間基板を介して電気的に接続されており、
前記中間基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の表面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の表面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備える積層焼結セラミック配線基板であって、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続し、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、微細面内配線として構成されており、
前記微細面内配線を含む前記主面に平行な２つの面によって挟まれ且つ微細面内配線を含まない領域に含まれる前記誘電体層の前記主面に垂直な方向における寸法が、４μｍを超え且つ２５μｍ以下である、
積層焼結セラミック配線基板である、
半導体パッケージ。
【請求項６】
請求項５に記載の半導体パッケージであって、
前記半導体素子が半導体ＩＣチップである、
半導体パッケージ。
【請求項７】
請求項５又は６の何れか１項に記載の半導体パッケージであって、
前記パッケージ基板の基材が樹脂を含んでなる、
半導体パッケージ。
【請求項８】
請求項５乃至７の何れか１項に記載の半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージ。
【請求項９】
請求項８に記載の半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。
【請求項１０】
請求項８に記載の半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−３３９３５（Ｐ２０１３−３３９３５Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−１２１０８６（Ｐ２０１２−１２１０８６）
【出願日】平成２４年５月２８日（２０１２．５．２８）
【出願人】（０００００４０６４）日本碍子株式会社 (2,325)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２４年５月２８日（２０１２．５．２８）
【出願人】（０００００４０６４）日本碍子株式会社 (2,325)
【Ｆターム（参考）】
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