【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】電力破壊を抑制できる半導体装置を提供すること。
【解決手段】ベース領域１２の表面に設定されたベースコンタクト領域１４において、ベース電極１５がベース領域１２に接合されている。ベースコンタクト領域１４の境界部の下方には、エミッタ領域１３と同じ導電型を有するＮ型領域２１がベースコンタクト領域１４を包囲するように形成されている。言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】半導体基板内に縦型のスイッチング素子群が設けられている半導体装置において、スイッチング素子領域内の局所的な温度上昇を抑制する。
【解決手段】半導体装置１００の半導体基板内に、縦型のスイッチング素子群が設けられているスイッチング素子領域５０を備えている。スイッチング素子領域５０は、第１領域５１と第２領域５２を有している。第１領域５１には、バイポーラ構造の第１スイッチング素子群が設けられている。第２領域５２には、ユニポーラ構造の第２スイッチング素子群が設けられている。第２スイッチング素子群は、第１スイッチング素子群の間に設けられている。 （もっと読む）

【課題】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。構造と原理を根本的に見直し、高速化・低消費電力化・微細化を進展させる。
【解決手段】サブミクロンスケールの微細加工技術を用い、新しい原理と構造のトランジスタによる半導体集積回路を形成する。 （もっと読む）

【解決手段】ベースコンタクト接続部（１２）、エミッタ部（４、５）及びコレクタ部がｎ層（３）上に配置され、当該ｎ層は、更なるｎｐｎバイポーラトランジスタために用いることができる。当該コレクタ部はエミッタ部に対して側方に配置され、当該エミッタ部及びコレクタ部の少なくとも一方は、当該ｎ層の表面領域上でショットキーコンタクト（１４）を備える。 （もっと読む）

寄生ＮＰＮなしでバルクシリコンからの電流フローを許容する、非常に短いチャネルを有するハイブリッドパワー電界効果トランジスタ（ＦＥＴ）装置。装置は、ＪＦＥＴコンポーネント、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴ、およびトレンチ端の底部のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴまたはソースに接続する絶縁ゲートを有するＭＯＳＦＥＴを含む。 （もっと読む）

【課題】同一の半導体層上に、半導体素子とセンサ素子とが形成され、半導体素子の温度が、高い応答速度でセンサ素子により検出される複合半導体装置を提供すること。

【解決手段】同一の半導体層上に、ＦＲＤとＳＢＤとが並存するように形成した複合半導体装置は、
ＦＲＤ１１が、Ｎ型の第１半導体層１と、第１半導体層１上に島状に形成され、且つ、第１半導体層１とＰＮ接合が形成されるＰ型の第２半導体層２と、第２半導体層２上に形成され第２半導体層２と電気的に接続される第１電極５と、で構成され、
ＳＢＤ１２が、第１半導体層１と、第１半導体層１上に形成され、且つ、第１半導体層１との間にショットキー接合が形成される第２電極６と、で構成され、
第２電極６、又は、第２電極６と接触する伝熱板が、平面的に見て第１電極５と重なるように延伸して形成されている。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】最終製品での電気特性検査において半導体装置の歩留まりが低下するのを抑制することが可能な半導体装置の品質評価方法を提供する。
【解決手段】この半導体装置（安定化電源用ＩＣ）の品質評価方法は、ｎ型エピタキシャル層１３およびアノードショットキー電極層２７からなるショットキーバリアダイオードの電気特性を測定する工程と、アノードショットキー電極層２７と同時に形成され、半導体層（ｎ⁺型エミッタ拡散層１７、ｐ⁺型ベース拡散層１５ｂ、ｎ⁺型コレクタ補償拡散層１８およびｐ⁺型ベース拡散層１９ａ〜１９ｄ）にそれぞれオーミック接触されるオーミック電極層（エミッタオーミック電極層２３、ベースオーミック電極層２４、コレクタオーミック電極層２５および抵抗オーミック電極層２６ａ〜２６ｄ）の品質を、ショットキーバリアダイオードの電気特性により評価する工程とを備えている。 （もっと読む）

【課題】安定動作可能な動作電圧の設定に自由度を与えることができる保護回路を提供する。
【解決手段】ドレイン端子と被保護素子２が接続された端子１を接続した電界効果トランジスタ３と、前記電界効果トランジスタ３のゲート端子と一端を接続し、他端を接地した抵抗４と、前記電界効果トランジスタ３のソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオード５とで構成されていることを特徴とする保護回路６であり、入力端子に低電圧信号が印加された場合は前記トランジスタ３が遮断状態となり、高電圧パルスが印加されたときは導通状態となるようにバイアスされる。 （もっと読む）

本発明は、ワイドバンドギャップデバイスを電圧過渡の抑制の間の損傷から保護する方法及びデバイスである。アバランシェ耐量を向上させることは、ワイドバンドギャップデバイスのブロック接合部に１つ以上のダイオード又はＰＮＰトランジスタを配置することにより達成される。
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【課題】２００℃以上の環境温度でも実用上十分な電流増幅率を確保できるバイポーラトランジスタ、わけても小型な電力用バイポーラトランジスタを提供する。
【解決手段】ベースのアクセプタ濃度勾配をコレクタ層端に比較してエミッタ層端で大きくした。また、エミッタ層およびベース層からなる第１のメサ構造と、ベース層およびコレクタ層からなる第２のメサ構造との距離（Ｌ２）を３μｍ以上９μｍ以下とした。さらに、ベース層を均一なアクセプタ濃度を有する第１のｐ型ベース層と、深さ方向に濃度傾斜を有する第２のｐ型ベース層から構成した。これらの手段により、電流増幅率を確保でき、小型化に適した高温対応電力用バイポーラトランジスタ。 （もっと読む）

【課題】定電流回路を構成するチップの面積縮小を図ることができる回路構成を提供する。
【解決手段】トランジスタ６のベース電流を流すための起動素子をツェナーダイオード７で構成する。そして、このツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定する。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるため、抵抗と等価の役割を果たすことができる。このように、起動素子をツェナーダイオード７で構成することにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小を図ることができる回路構成が可能となる。 （もっと読む）

【課題】フライホイールダイオードを内蔵したパワースイッチングデバイスにおける、高速スイッチング性向上と、安価に製造できるデバイス構造と製造方法。
【解決手段】下面にコレクタ電極を有するＮ+半導体層上面に形成したＮ-半導体層上面から厚み方向にＰ型領域を櫛状に形成し、該Ｐ型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、ＭＰＳ構造体のダイオードをコレクタ・エミッタ間に造り込み、ＭＰＳ構造のダイオードの逆回復時間が従来のＰＩＮダイオードの６分の１に短くすることが出来た。 （もっと読む）

【課題】近接する２つの素子間に高濃度不純物領域を配置し、フローティング電位またはＧＮＤ電位を印加することにより２つの素子間のアイソレーションを向上させる手法は、漏れた高周波信号のパワーが大きい場合に高濃度不純物領域の電位が変動してしまう。このため、結果として２つの素子間のアイソレーションが十分確保できなくなる問題があった。
【解決手段】近接する２つの素子間に伝導領域または金属層による分離素子を配置する。分離素子は高抵抗素子を接続し、直流端子パッドに接続する。また直流端子パッドから分離素子に至る接続経路は電位が高周波振動しない経路とする。これにより、少なくとも一方に高周波信号が伝搬する２つの素子の間に高周波ＧＮＤ電位を配置したこととなり、２つの素子間の高周波信号の漏れを防止できる。 （もっと読む）

【課題】ＨＢＴにおける高い耐電圧特性と優れた高速特性を維持した状態で、バラクタダイオードにおける広い容量可変幅を確保する。
【解決手段】１つの共通の半絶縁性基板１上に、ＨＢＴ２０とバラクタダイオード２１とを形成したマイクロ波モノリシック集積回路において、ＨＢＴとバラクタダイオード２１とに共通するコレクタ層を、コレクタコンタクト層４側に位置する第１のコレクタ層２２ａ、２２ｂと、反コレクタコンタクト層側に位置する第２のコレクタ層２３ａ、２３ｂとで構成し、さらに、第１のコレクタ層のキャリア濃度を第２のコレクタ層のキャリア濃度より高く設定している。そして、バラクタダイオード２１においては、第２のコレクタ層２３ｂ上にショットキー電極２４を形成する。 （もっと読む）

【課題】転流特性の向上を図る。
【解決手段】 双方向フォトサイリスタチップ３１の２つの動作チャンネルＣＨ1,ＣＨ2が、交差しないように、互いに分離して配置されている。そして、Ｎ型シリコン基板上における左側のＰゲート拡散領域２３と右側のＰゲート拡散領域２３'との間であって、ＣＨ1とＣＨ2との間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５aでなるチャネル分離領域２９が形成されている。したがって、上記Ｎ型シリコン基板の表面におけるチャネル分離領域２９近傍のシリコン界面準位(Ｑss)が増大し、Ｎ型シリコン基板内の少数キャリアである正孔が上記領域において消滅する。その結果、ＣＨ1がオフした時点でＣＨ2側に逆位相の電圧が印加された場合に光入射が無いにも拘わらずＣＨ2がオンする転流失敗を防止することができ、転流特性を向上できる。 （もっと読む）

【課題】 サージおよびラッチアップの両方に対して十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置を提供する。
【解決手段】 アノードＡが第１端子Ｐ１に接続され、カソードＫが第２端子Ｐ２に接続されたサイリスタ１１と、第１の順方向電圧ＶＦ１を有する第１整流素子Ｄ１と、第１の順方向電圧ＶＦ１と異なる第２の順方向電圧ＶＦ２を有する第２整流素子Ｄ２とが順方向に直列接続され、サイリスタ１１の第２ゲートＧ２に第１整流素子Ｄ１のアノードＡ１が接続され、サイリスタ１１のカソードＫに第２整流素子Ｄ２のカソードＫ２が接続された整流回路１２とを具備する。
第１および第２の順方向電圧ＶＦ１、ＶＦ２の組み合わせにより、サイリスタ１１のターンオン電圧を微調整する。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ｐｎ接合、ショットキー接合、または容量を有する被保護素子の２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 （もっと読む）