半導体装置とその製造方法
【課題】ゲート高さが低いため製造容易で、ゲート−コンタクト間の容量を抑制し、ゲート−コンタクト間の短絡を抑制した半導体装置を提供する。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ(Magnetoresistive Random Access Memory)等のメモリにおいて、隣接するセルトランジスタ間のゲート間隔は、次第に狭くなってきている。そのような狭いゲート間にソースコンタクトおよびドレインコンタクトを形成する必要がある。しかし、ゲート電極とコンタクトプラグとの間の間隔が狭くなると、ゲート電極とコンタクトプラグとの間の電気的な寄生容量が増大する。また、ゲート電極とコンタクトプラグとの間の短絡不良が発生するおそれもある。
【０００３】
さらに、メモリの微細化によって、ゲート電極自体の幅も狭くなってきている。それにもかかわらず、ゲート電極が様々なメモリの規格のＲＣスペック（例えば、３ｎｓｅｃ以下）を満たすために、ゲート電極の抵抗値を下げる必要がある。幅の狭いゲート電極の抵抗値を下げるためには、ゲート電極の高さを上げ、そのアスペクト比を大きくしなければならない。製造工程においてアスペクト比の大きなゲート電極を均一に形成することは困難である。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】A. Yagishita, et al.,“High performance Damascene Metal Gate MOSFET’s for 0.1μm Regime”, IEEE T-ED, pp.1028-1034
【非特許文献２】Makoto Yoshida,“Recessed Channel Fin Field Effect Transistor Cell technology for future generation dynamic random access memories”, Japanese Journal of Applied Physics 2008, pp. 2672-2675
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極の高さが低いため製造が容易であり、ゲート電極とコンタクトプラグとの間の寄生容量を抑制し、かつ、ゲート電極とコンタクトプラグとの間の短絡不良を抑制した半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法は、半導体基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極が形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート電極上に層間絶縁膜を堆積した後、ダミーゲート電極の上面を露出させる。ダミーゲート電極を除去してゲートトレンチを形成する。ゲートトレンチ内において露出されたＦｉｎ型半導体層の上部をエッチングバックする。ゲートトレンチ内において露出されたＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極の材料をゲートトレンチ内に充填する。ゲート電極の材料をエッチングバックすることによってゲート電極を形成する。ゲート電極の形成において、ゲート電極の上面の高さは、ソースおよびドレインにおける初期の（あるいは、ソース・ドレインのエピタキシャル工程前の）Ｆｉｎ型半導体層の上面の高さ以下であり、かつ、ゲートトレンチ内におけるＦｉｎ型半導体層の上面の高さ以上である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＭＲＡＭの製造方法を示す斜視図および断面図。
【図２】図１に続く、ＭＲＡＭの製造方法を示す斜視図。
【図３】図２に続く、ＭＲＡＭの製造方法を示す斜視図。
【図４】図３に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図５】図４に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図６】図５に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図７】図６に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図８】図７に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図９】図８に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１０】図９に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１１】図１０に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１２】図１１に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１３】第１の実施形態によるＭＲＡＭの平面図。
【図１４】単一のメモリセルＭＣの構成を示す説明図。
【図１５】図１３の１５−１５線に沿った断面図。
【図１６】図１３の１６−１６線に沿った断面図。
【図１７】図１３および図１５の１７−１７線に沿った断面図。
【図１８】図１３および図１５の１８−１８線に沿った断面図。
【図１９】ゲート電極ＧＣ、Ｆｉｎ型半導体層２０およびエピタキシャル層２２との関連を示すセルトランジスタＣＴの概略的な斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
以下の実施形態による半導体装置は、例えば、ＤＲＡＭ、ＭＲＡＭ等のメモリのセルトランジスタに適用される。また、本実施形態による半導体装置は、ＳＲＡＭ等のメモリを含むＬｏｇｉｃ−ＬＳＩのトランジスタにも適用可能である。
【００１０】
（第１の実施形態）
図１（Ａ）から図１２（Ｂ）は、第１の実施形態によるＭＲＡＭの製造方法を示す斜視図または断面図である。図面の（Ｂ）は、それぞれ図面の（Ａ）のＢ−Ｂ線に沿った断面図である。
【００１１】
まず、半導体基板としてバルクシリコン基板１０を用意する。シリコン基板１０上にハードマスク１２を堆積し、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、アクティブエリアを被覆するようにハードマスク１２を加工する。ハードマスク１２は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。
【００１２】
次に、ハードマスク１２をマスクとして用いて、シリコン基板１０をＲＩＥ法でエッチングする。これによって、図１（Ａ）および図１（Ｂ）に示すように、素子分離ＳＴＩ（Shallow Trench Isolation）用のトレンチが形成され、それとともに、Ｆｉｎ型半導体層２０がシリコン基板１０上に形成される。Ｆｉｎ型半導体層２０の幅は、例えば、約１５ｎｍである。Ｆｉｎ型半導体層２０は、アクティブエリアとして機能する。
【００１３】
次に、図２に示すように、Ｆｉｎ型半導体層２０の両側にあるトレンチにポリシラザン等の絶縁膜を埋め込む。続いて、ＣＭＰ（Chemical Mechanical Polishing）を用いて、その絶縁膜を平坦化する。これにより、図２に示すように、素子分離ＳＴＩが形成される。尚、図２のＢ−Ｂ線に沿った断面は、図１（Ｂ）に示す断面と同様であるので、その図示を省略している。
【００１４】
次に、図３に示すように、素子分離ＳＴＩに用いられている絶縁膜をウェットエッチングによってエッチングバックする。素子分離ＳＴＩの絶縁膜はトレンチの底部に残置され、Ｆｉｎ型半導体層２０の両側面が露出される。それにより、ＦＩｎ型半導体層２０の高さが決定される。尚、図３のＢ−Ｂ線に沿った断面は、図１（Ｂ）に示す断面と同様であるので、その図示を省略している。
【００１５】
次に、図３に示すように、パンチスルーストッパとして機能する拡散層３０をＦｉｎ型半導体層２０の下部に形成するために、不純物を注入する。不純物は、例えば、ボロン等のＰ型不純物である。シリコン基板１０の表面の上方から不純物をイオン注入すると、不純物が素子分離ＳＴＩの絶縁膜の表面および内部において横方向に反跳する。これにより、Ｆｉｎ型半導体層２０の下部に拡散層３０が形成される。
【００１６】
次に、ダミーゲート電極１５の材料をＦｉｎ型半導体層２０および素子分離ＳＴＩ上に堆積する。ダミーゲート電極１５の材料は、例えば、ポリシリコンである。ダミーゲート電極１５の材料上にハードマスク１７の材料（例えば、シリコン窒化膜）を堆積し、リソグラフィ技術およびＲＩＥ法を用いてハードマスク１７の材料をゲート電極ＧＣのレイアウトパターンに加工する。そして、ハードマスク１７をマスクとして用いて、ＲＩＥ法でダミーゲート電極１５の材料を加工することによって、ダミーゲート電極１５を形成する。これにより、図４（Ａ）および図４（Ｂ）に示す構造が得られる。ダミーゲート電極１５は、Ｆｉｎ型半導体層２０の延伸方向に対して直交する方向へ延伸している。このとき、ハードマスク１７の高さ（厚さ）は、Ｆｉｎ型半導体層２０およびその上のハードマスク１２の高さよりも高くする。
【００１７】
次に、側壁膜１９の材料をＦｉｎ型半導体層２０およびダミーゲート電極１５上に堆積する。このとき、側壁膜１９の材料は、Ｆｉｎ型半導体層２０およびダミーゲート電極１５のそれぞれの両側面および上面に堆積される。側壁膜１９の材料は、例えば、シリコン窒化膜等の絶縁膜である。
【００１８】
次に、側壁膜１９の材料を異方的にエッチングすることによって、ダミーゲート電極１５の側面に側壁膜１９を残置させる。ハードマスク１７の高さ（厚さ）は、Ｆｉｎ型半導体層２０およびその上のハードマスク１２の高さよりも高いので、側壁膜１９の材料はＦｉｎ型半導体層２０の側面から除去され、なおかつ、ダミーゲート電極１５の側面には残置させることができる。
【００１９】
これにより、図５（Ａ）および図５（Ｂ）に示すように、ダミーゲート電極１５の側面に側壁膜１９を残置させたまま、Ｆｉｎ型半導体層２０の側面から側壁膜１９の材料を除去することができる。
【００２０】
ここで、エクステンション層の形成のために、Ａｓをイオン注入する。その濃度は、例えば、１Ｅ１９ｃｍ−３である。
【００２１】
次に、ダミーゲート電極１５および側壁膜１９の外側に露出されたＦｉｎ型半導体層２０にシリコンをエピタキシャル成長させる。これにより、図６（Ａ）および図６（Ｂ）に示すように、ソースおよびドレイン領域にエピタキシャル層２２が形成される。このとき、シリコンは、Ｆｉｎ型半導体層２０の側面だけでなく、その上面にも成長する。従って、エピタキシャル層２２の上面は、ダミーゲート電極１５および側壁膜１９によって被覆されているＦｉｎ型半導体層２０の上面よりも高い位置にある。次に、エピタキシャル層２２にＮ型不純物をイオン注入する。Ｎ型不純物は、例えば、砒素、燐であり、その濃度は、例えば、１Ｅ２０ｃｍ−３である。そして、エピタキシャル層２２を約１０００度の温度の雰囲気中においてアニールする。これにより、Ｆｉｎ型半導体層２０およびエピタキシャル層２２にソースおよびドレインが形成される。
【００２２】
次に、エピタキシャル層２２、側壁膜１９、ハードマスク１７等を埋め込むようにシリコン基板１０上に層間絶縁膜２４の材料を堆積する。層間絶縁膜２４の材料は、例えば、ＴＥＯＳ等の絶縁膜である。次に、ＣＭＰを用いて、ハードマスク１７の上面が露出されるまで、層間絶縁膜２４を研磨する。これにより、図７（Ａ）および図７（Ｂ）に示す構造が得られる。
【００２３】
次に、ウェットエッチングを用いて、露出されたハードマスク１７を選択的に除去し、ハードマスク１７の下にあるダミーゲート電極１５も選択的に除去する。これにより、側壁膜１９の間にゲートトレンチＴＧが形成される。ゲートトレンチＴＧ内においては、Ｆｉｎ型半導体層２０上のハードマスク１２が露出される。ＲＩＥ法を用いて、ハードマスク１２を除去する。これにより、ダミーゲート電極１５およびハードマスク１２によって被覆されていたＦｉｎ型半導体層２０の部分がゲートトレンチＴＧ内において露出される。次に、ＲＩＥ法を用いて、Ｆｉｎ型半導体層２０の上部をエッチングし、Ｆｉｎ型半導体層２０の上面をリセスする。これにより、図８（Ａ）および図８（Ｂ）に示すように、Ｆｉｎ型半導体層２０は、凹型形状に成形される。Ｆｉｎ型半導体層２０のエッチングの深さは、例えば、２０ｎｍ〜４０ｎｍである。
【００２４】
次に、図９（Ｂ）に示すように、ゲートトレンチＴＧ内において露出されているＦｉｎ型半導体層２０の上面および側面にゲート絶縁膜７０を形成する。ゲート絶縁膜７０は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い絶縁膜を用いて形成される。次に、ゲート電極ＧＣの材料をゲートトレンチＴＧ内に埋め込み、ＣＭＰを用いて層間絶縁膜２４および側壁膜１９の上面が露出されるまで、ゲート電極ＧＣの材料を研磨する。これにより、図９（Ａ）および図９（Ｂ）に示す埋込み型ゲート電極ＧＣの構造が得られる。ゲート電極ＧＣの材料は、例えば、ＡｌおよびＴｉＮの積層膜等の低抵抗金属材料である。ここで、ゲート電極ＧＣの形成時には、ソースＳおよびドレインＤを形成するための高温アニールはすでに終わっている。従って、アルミニウムのような低融点金属をゲート電極ＧＣに使用することができる。
【００２５】
次に、ゲート電極ＧＣをエッチングバックする。ただし、ゲート電極ＧＣがＦｉｎ型半導体層２０上において分断されないように、ゲート電極ＧＣは、ゲートトレンチＴＧ内においてＦｉｎ型半導体層２０上に残置される。即ち、ゲート電極ＧＣの上面Ｆｇは、ゲートトレンチＴＧ内においてＦｉｎ型半導体層２０の上面Ｆｔｇよりも高い。また、コンタクトプラグＣＮＴｓ、ＣＮＴｄ（図１２参照）とゲート電極ＧＣとの間隔を広げるために、ゲート電極ＧＣの上面Ｆｇは、エピタキシャル工程前におけるソースおよびドレインのＦｉｎ型半導体層２０の上面Ｆｓｄよりも低くする。ゲートトレンチＴＧ内においてＦｉｎ型半導体層２０上に残置されるゲート電極ＧＣの厚みは、例えば、約２０ｎｍである。
【００２６】
次に、ゲート電極ＧＣ上にハードマスク４０の材料を堆積する。ハードマスク４０の材料は、例えば、Ａｌ２Ｏ３またはＳｉＮ等の絶縁膜である。例えば、ＳｉＮを用いた場合、ＣＭＰを用いて層間絶縁膜２４が露出されるまでハードマスク４０の材料を研磨する。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、ゲートトレンチＴＧ内に埋め込まれたゲート電極ＧＣ、および、ゲート電極ＧＣの上面を被覆するハードマスク４０が形成される。これにより、埋込みゲート型ＦｉｎＦＥＴの構造が得られる。尚、ハードマスク４０は、Ａｌ２Ｏ３を堆積し、そのＡｌ２Ｏ３をエッチングバックすることによって形成してもよいが、単に、ゲート電極ＧＣを酸化することによって形成してもよい。
【００２７】
次に、層間絶縁膜２４をエッチングバックし、エピタキシャル層２２を露出させる。層間絶縁膜２４は、全部除去してもよいが、エピタキシャル層２２の上部を任意の量だけ露出させてもよい。
【００２８】
次に、エピタキシャル層２２上に金属膜を堆積し、熱処理する。これにより、図１１（Ａ）および図１１（Ｂ）に示すように、エピタキシャル層２２（ソースおよびドレイン）上にシリサイド層５０が形成される。金属膜は、例えば、ニッケル等の金属材料を用いて形成されており、これにより、シリサイド層５０は、例えば、ニッケルシリサイドになる。
【００２９】
次に、層間絶縁膜６０がシリサイド層５０、ハードマスク４０および側壁膜１９上に堆積される。層間絶縁膜６０の材料は、例えば、ＰＳＺ（ポリシラザン）等の絶縁膜である。ＣＭＰを用いて層間絶縁膜６０を平坦化した後、シリサイド層５０に達するコンタクトホールが形成される。コンタクトホール内に金属材料（例えば、タングステンとＴｉＮの積層膜）を埋め込むことによって、図１２（Ａ）および図１２（Ｂ）に示すように、コンタクトプラグＣＮＴｓ、ＣＮＴｄが形成される。コンタクトプラグＣＮＴｓは、ソース側のシリサイド層５０に接続され、コンタクトプラグＣＮＴｄは、ドレイン側のシリサイド層５０に接続される。
【００３０】
その後、コンタクトプラグＣＮＴｄまたはＣＮＴｓ上にＭＴＪ素子等を形成することによって、本実施形態によるＭＲＡＭが完成する。
【００３１】
本実施形態によれば、ダミーゲート電極１５を用いることによって、ソースＳおよびドレインＤを形成する際の高温アニール処理の後に、メタルゲート電極ＧＣを形成する。これにより、熱に弱い金属材料（例えば、アルミニウム等）をゲート電極ＧＣに採用することができる。
【００３２】
さらに、本実施形態において、シリサイド層５０は、ゲート絶縁膜７０およびゲート電極ＧＣの形成後に形成される。従って、シリサイド層５０は、ゲート絶縁膜７０を形成する際の熱処理を受けない。その結果、所望の組成および形状のシリサイド層５０を形成することができる。
【００３３】
図１２（Ｂ）に示すように、ゲート電極ＧＣの上面Ｆｇは、ソースＳおよびドレインＤにおけるＦｉｎ型半導体層２０の上面Ｆｓｄよりも低い位置にある。このため、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２を広くすることができる。その結果、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の電気的な寄生容量を低減し、尚且つ、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の短絡を抑制することができる。
【００３４】
ゲート電極ＧＣの上面Ｆｇをさらに低くするためには、ダミーゲート電極１５の除去後、Ｆｉｎ型半導体層２０のリセスを深くすればよい。これにより、ゲート電極ＧＣの上面Ｆｇを低くしても、ゲート電極ＧＣは、セルトランジスタのチャネル長方向と垂直な方向において切断されず、連続して接続され得る。
【００３５】
ハードマスク４０がゲート電極ＧＣの上面を被覆している。このため、コンタクトプラグＰＬＧｓ、ＰＬＧｄの形成工程において、リソグラフィのアライメントずれがあったとしても、ゲート電極ＧＣは、ハードマスク４０によって保護されているため、コンタクトプラグＰＬＧｓ、ＰＬＧｄと短絡しない。
【００３６】
さらに、本実施形態では、従来からゲート電極の材料として用いられているタングステンおよびＴｉＮ等よりも抵抗の低いアルミニウムをゲート電極ＧＣの材料に用いている。従って、ゲート電極ＧＣの高さを低くすることができる。即ち、ゲートトレンチＴＧの深さを浅くしてもよい。
【００３７】
上記ＦｉｎＦＥＴは、チャネル部の両側に埋込み型ゲート電極ＧＣを備えるので、電流駆動能力が高い。本実施形態によるＦｉｎＦＥＴをＭＲＡＭのセルトランジスタに適用することによって、ＭＲＡＭのデータ書込み動作が容易となる。
【００３８】
ソースＳおよびドレインＤの形成時における不純物の注入工程は、エピタキシャル層２２の形成後に実行している。さらに、エピタキシャル層２２の形成後にソースＳおよびドレインＤの活性化アニールを実行することによって、不純物がソースドレイン領域のＦｉｎ型半導体層２０およびエピタキシャル層２２の全体に均一に導入され得る。その結果、セルトランジスタの駆動電流を増加させることができる。
【００３９】
本実施形態による製造方法では、ＳＭＴ(Stress-Memorization-Technique)やＳｉＣソースドレインなどの移動度ブースター技術を適用した場合、ダミーゲート電極１５を一旦除去した後、ゲートトレンチＴＧ内にゲート電極ＧＣを埋め込むことによって、Ｆｉｎ型半導体層２０に印加されるストレスが増大し、セルトランジスタＣＴにおけるキャリアの移動度が向上する。
【００４０】
図１３は、本実施形態によるＭＲＡＭの平面図である。本実施形態によるＭＲＡＭは、上記製造方法によって製造されたセルトランジスタＣＴと、層間絶縁膜６０およびコンタクトプラグＣＮＴｄ（またはコンタクトプラグＣＮＴｓ）の上方に形成された磁気トンネル接合素子（以下、ＭＴＪ（Magnetic Tunnel Junction）素子ともいう）とを備えている。
【００４１】
図１３に示す平面レイアウトにおいて、１つのセルトランジスタＣＴおよび１つのＭＴＪ素子を含むセルユニットＣＵのパターンが、ロウ方向に連続して配置されている。また、カラム方向に隣接する２つのセルユニットＣＵのパターンは、ロウ方向に半ピッチずらされている。即ち、互いに隣接するロウにおいてセルユニットＣＵは、ロウ方向に半ピッチずつずらされている。それに伴い、ＭＴＪ素子およびビアコンタクトＶ０、Ｖ１は、カラム方向およびロウ方向に交互に配置されている。尚、セルユニットＣＵのサイズは、８Ｆ２である。Ｆ（Feature Size）は、半導体プロセスにおける最小加工寸法を示す。
【００４２】
ビアコンタクトＶ０は、セルトランジスタＣＴのソースＳと上部電極ＵＥとを電気的に接続する。ビアコンタクトＶ１は、上部電極ＵＥとビット線ＢＬとの間を電気的に接続する。上部電極ＵＥは、ＭＴＪ素子の上部をビット線ＢＬに電気的に接続するためにＭＴＪ素子の上部とビアコンタクトＶ１との間を接続する。また、上部電極ＵＥは、ＭＴＪ素子とコンタクトプラグＶ０との間も接続する。
【００４３】
Ｆｉｎ型半導体層２０は、セルユニットＣＵに対応しており、千鳥状にレイアウトされている。各Ｆｉｎ型半導体層２０に対応してセルトランジスタＣＴが形成される。
【００４４】
複数のゲート電極ＧＣは、カラム方向に延伸しており、複数のワード線ＷＬとして機能する。あるいは、複数のゲート電極ＧＣは、それぞれ複数のワード線ＷＬに接続される。複数のビット線ＢＬは、ワード線ＷＬと直交するロウ方向に延伸している。各セルユニットＣＵのＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬの下で直列に接続されている。データ書込みまたはデータ読出し時に選択されたセルユニットＣＵのセルトランジスタＣＴは、導通状態となり、その選択セルユニットＣＵのＭＴＪ素子とセルトランジスタＣＴを２つのビット線ＢＬ間に接続する。
【００４５】
図１４は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。尚、ビット線ＢＬ１、ＢＬ２は、互いに隣接する任意の２つのビット線ＢＬである。
【００４６】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図１４に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して形成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で形成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００４７】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００４８】
ＭＲＡＭのデータ読出し動作では、センスアンプＳＡは、メモリセルＭＣに電流（セル電流）を供給することによってメモリセルＭＣの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流である。
【００４９】
図１５〜図１８は、それぞれ図１３の１５−１５線に沿った断面図、図１３の１６−１６線に沿った断面図、図１３および図１５の１７−１７線に沿った断面図、図１３および図１５の１８−１８線に沿った断面図である。また、図１９は、ゲート電極ＧＣ、Ｆｉｎ型半導体層２０およびエピタキシャル層２２との関連を示すセルトランジスタＣＴの概略的な斜視図である。
【００５０】
図１５に示すように、本実施形態によるＭＲＡＭは、シリコン基板１０と、シリコン基板１０上に設けられたＦｉｎ型半導体層２０と、Ｆｉｎ型半導体層２０に設けられたソースＳおよびドレインＤと、Ｆｉｎ型半導体層２０の延伸方向に対して交差するゲート電極ＧＣと、ゲート電極ＧＣの上面上に設けられた上部絶縁膜４０、１９とを備えている。
【００５１】
ゲート電極ＧＣ、ソースＳおよびドレインＤが、セルトランジスタＣＴを構成している。セルトランジスタＣＴのチャネル部は、ソースＳとドレインＤとの間に設けられている。パンチスルーストッパとしての拡散層３０がチャネル部の下に設けられている。ゲート電極ＧＣは、ゲート絶縁膜７０によってソースＳ、ドレインＤおよびチャネル部から絶縁されている。エピタキシャル層２２およびＦｉｎ型半導体層２０上にはシリサイド層５０が設けられている。
【００５２】
ハードマスク４０および側壁膜１９が上部絶縁膜としてゲート電極ＧＣ上に設けられている。ハードマスク４０および側壁膜１９を合わせて上部絶縁膜１９、４０ともいう。上部絶縁膜１９、４０は、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間に介在している。図１５に示すように、カラム方向に対して垂直方向の断面において、上部絶縁膜１９、４０の幅は、ゲート電極ＧＣの幅よりも広い。これにより、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２が広くなり、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の寄生容量を低減させることができる。また、上部絶縁膜１９、４０は、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の短絡を抑制することができる。また、上部絶縁膜１９、４０が設けられていることによって、コンタクトプラグＣＮＴｓ、ＣＮＴｄのコンタクトホールは、自己整合的に形成され得る。
【００５３】
コンタクトプラグＣＮＴｓ、ＣＮＴｄは、それぞれソースＳおよびドレインＤに接続されている。ＭＴＪ素子は、コンタクトプラグＣＮＴｄ上に設けられている。コンタクトプラグＣＮＴｄは、ＭＴＪ素子の下部をセルトランジスタＣＴのドレインＤに電気的に接続する。ＭＪＴ素子の上部は、上部電極ＵＥに接続されている。これにより、ＭＴＪ素子は、上部電極ＵＥとセルトランジスタＣＴのドレインＤとの間に電気的に接続される。
【００５４】
一方、コンタクトプラグＣＮＴｓは、ビアコンタクトＶ０を介して上部電極ＵＥに接続されている。上部電極ＵＥは、ビアコンタクトＶ１を介してビット線ＢＬに電気的に接続される。さらに、上部電極ＵＥは、図１７に示すようにカラム方向に延伸しており、ＭＴＪ素子の上部とビアコンタクトＶ０、Ｖ１との間を電気的に接続している。これにより、ＭＴＪ素子およびセルトランジスタＣＴは、隣り合う２本のビット線ＢＬ間に直列に接続される。
【００５５】
図１５および図１９に示すように、ゲート電極ＧＣの上面Ｆｇの高さは、ソースＳおよびドレインＤにおけるＦｉｎ型半導体層２０の部分の上面Ｆｓｄの高さ以下であり、かつ、ゲート電極ＧＣと交差するＦｉｎ型半導体層２０の部分の上面Ｆｔｇの高さ以上である。ゲート電極ＧＣの上面Ｆｇが、エピタキシャル工程前におけるソースドレイン領域のＦｉｎ型半導体層２０の上面Ｆｓｄと同じかそれよりも低いことによって、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２が広くなる。その結果、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の寄生容量が小さくなり、ワード線ＷＬの充電時におけるＲＣ遅延が軽減される。
【００５６】
ソースＳおよびドレインＤは、エピタキシャル層２２を含む。エピタキシャル層２２の上面Ｆｅｐｉの高さは、Ｆｉｎ型半導体層２０の上面Ｆｓｄの高さよりもさらに高い。これにより、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２がさらに広くなる。
【００５７】
図１６に示すように、ゲート電極ＧＣ上には、ハードマスク４０が設けられており、ゲート電極ＧＣの両側面には側壁膜１９が設けられている。側壁膜１９は、ゲート電極ＧＣに沿ってカラム方向に延伸しており、ゲート電極ＧＣの両側面を被覆している。ソースＳおよびドレインＤには、Ｆｉｎ型半導体層２０の上面および側面にエピタキシャル層２２が堆積されている。
【００５８】
図１７に示すように、ソースＳおよびドレインＤの上部には、シリサイド層５０が形成されている。これにより、コンタクトプラグＣＮＴｓとソースＳとの間のコンタクト抵抗、および、コンタクトプラグＣＮＴｄとドレインＤとの間のコンタクト抵抗を低減させることができる。
【００５９】
図１８および図１９に示すように、ゲート電極ＧＣは、Ｆｉｎ型半導体層２０に交差するようにカラム方向に延伸している。ゲート電極ＧＣは、ゲート絶縁膜７０を介してＦｉｎ型半導体層２０の上面および側面に面している。ゲート電極ＧＣは、Ｆｉｎ型半導体層２０上にも存在し、それによって、Ｆｉｎ型半導体層２０の両側面に設けられたゲート電極ＧＣを接続している。従って、ゲート電極ＧＣは、ワード線ＷＬとして機能することができる。
【００６０】
ゲート電極ＧＣがＦｉｎ型半導体層２０の両側面に面していることによって、セルトランジスタＣＴのチャネル部全体が電導に寄与する。このため、本実施形態によるセルトランジスタＣＴは電流駆動能力が大きい。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６２】
ＣＴ・・・セルトランジスタ、ＭＴＪ・・・ＭＴＪ素子、１０・・・シリコン基板、２０・・・Ｆｉｎ型半導体層、２２・・・エピタキシャル層、Ｓ・・・ソース、Ｄ・・・ドレイン、ＧＣ・・・ゲート電極、４０・・・ハードマスク（上部絶縁膜）、１９・・・側壁膜（上部絶縁膜）、６０・・・層間絶縁膜、７０・・・ゲート絶縁膜、ＣＮＴｄ・・・コンタクトプラグ、ＣＮＴｓ・・・コンタクトプラグ、ＣＵ・・・セルユニット、Ｖ０、Ｖ１・・・ビアコンタクト、ＵＥ・・・上部電極、ＢＬ・・・ビット線、ＷＬ・・・ワード線
【技術分野】
【０００１】
本発明による実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ(Magnetoresistive Random Access Memory)等のメモリにおいて、隣接するセルトランジスタ間のゲート間隔は、次第に狭くなってきている。そのような狭いゲート間にソースコンタクトおよびドレインコンタクトを形成する必要がある。しかし、ゲート電極とコンタクトプラグとの間の間隔が狭くなると、ゲート電極とコンタクトプラグとの間の電気的な寄生容量が増大する。また、ゲート電極とコンタクトプラグとの間の短絡不良が発生するおそれもある。
【０００３】
さらに、メモリの微細化によって、ゲート電極自体の幅も狭くなってきている。それにもかかわらず、ゲート電極が様々なメモリの規格のＲＣスペック（例えば、３ｎｓｅｃ以下）を満たすために、ゲート電極の抵抗値を下げる必要がある。幅の狭いゲート電極の抵抗値を下げるためには、ゲート電極の高さを上げ、そのアスペクト比を大きくしなければならない。製造工程においてアスペクト比の大きなゲート電極を均一に形成することは困難である。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】A. Yagishita, et al.,“High performance Damascene Metal Gate MOSFET’s for 0.1μm Regime”, IEEE T-ED, pp.1028-1034
【非特許文献２】Makoto Yoshida,“Recessed Channel Fin Field Effect Transistor Cell technology for future generation dynamic random access memories”, Japanese Journal of Applied Physics 2008, pp. 2672-2675
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極の高さが低いため製造が容易であり、ゲート電極とコンタクトプラグとの間の寄生容量を抑制し、かつ、ゲート電極とコンタクトプラグとの間の短絡不良を抑制した半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法は、半導体基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極が形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート電極上に層間絶縁膜を堆積した後、ダミーゲート電極の上面を露出させる。ダミーゲート電極を除去してゲートトレンチを形成する。ゲートトレンチ内において露出されたＦｉｎ型半導体層の上部をエッチングバックする。ゲートトレンチ内において露出されたＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極の材料をゲートトレンチ内に充填する。ゲート電極の材料をエッチングバックすることによってゲート電極を形成する。ゲート電極の形成において、ゲート電極の上面の高さは、ソースおよびドレインにおける初期の（あるいは、ソース・ドレインのエピタキシャル工程前の）Ｆｉｎ型半導体層の上面の高さ以下であり、かつ、ゲートトレンチ内におけるＦｉｎ型半導体層の上面の高さ以上である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＭＲＡＭの製造方法を示す斜視図および断面図。
【図２】図１に続く、ＭＲＡＭの製造方法を示す斜視図。
【図３】図２に続く、ＭＲＡＭの製造方法を示す斜視図。
【図４】図３に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図５】図４に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図６】図５に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図７】図６に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図８】図７に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図９】図８に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１０】図９に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１１】図１０に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１２】図１１に続く、ＭＲＡＭの製造方法を示す斜視図および断面図。
【図１３】第１の実施形態によるＭＲＡＭの平面図。
【図１４】単一のメモリセルＭＣの構成を示す説明図。
【図１５】図１３の１５−１５線に沿った断面図。
【図１６】図１３の１６−１６線に沿った断面図。
【図１７】図１３および図１５の１７−１７線に沿った断面図。
【図１８】図１３および図１５の１８−１８線に沿った断面図。
【図１９】ゲート電極ＧＣ、Ｆｉｎ型半導体層２０およびエピタキシャル層２２との関連を示すセルトランジスタＣＴの概略的な斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
以下の実施形態による半導体装置は、例えば、ＤＲＡＭ、ＭＲＡＭ等のメモリのセルトランジスタに適用される。また、本実施形態による半導体装置は、ＳＲＡＭ等のメモリを含むＬｏｇｉｃ−ＬＳＩのトランジスタにも適用可能である。
【００１０】
（第１の実施形態）
図１（Ａ）から図１２（Ｂ）は、第１の実施形態によるＭＲＡＭの製造方法を示す斜視図または断面図である。図面の（Ｂ）は、それぞれ図面の（Ａ）のＢ−Ｂ線に沿った断面図である。
【００１１】
まず、半導体基板としてバルクシリコン基板１０を用意する。シリコン基板１０上にハードマスク１２を堆積し、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、アクティブエリアを被覆するようにハードマスク１２を加工する。ハードマスク１２は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。
【００１２】
次に、ハードマスク１２をマスクとして用いて、シリコン基板１０をＲＩＥ法でエッチングする。これによって、図１（Ａ）および図１（Ｂ）に示すように、素子分離ＳＴＩ（Shallow Trench Isolation）用のトレンチが形成され、それとともに、Ｆｉｎ型半導体層２０がシリコン基板１０上に形成される。Ｆｉｎ型半導体層２０の幅は、例えば、約１５ｎｍである。Ｆｉｎ型半導体層２０は、アクティブエリアとして機能する。
【００１３】
次に、図２に示すように、Ｆｉｎ型半導体層２０の両側にあるトレンチにポリシラザン等の絶縁膜を埋め込む。続いて、ＣＭＰ（Chemical Mechanical Polishing）を用いて、その絶縁膜を平坦化する。これにより、図２に示すように、素子分離ＳＴＩが形成される。尚、図２のＢ−Ｂ線に沿った断面は、図１（Ｂ）に示す断面と同様であるので、その図示を省略している。
【００１４】
次に、図３に示すように、素子分離ＳＴＩに用いられている絶縁膜をウェットエッチングによってエッチングバックする。素子分離ＳＴＩの絶縁膜はトレンチの底部に残置され、Ｆｉｎ型半導体層２０の両側面が露出される。それにより、ＦＩｎ型半導体層２０の高さが決定される。尚、図３のＢ−Ｂ線に沿った断面は、図１（Ｂ）に示す断面と同様であるので、その図示を省略している。
【００１５】
次に、図３に示すように、パンチスルーストッパとして機能する拡散層３０をＦｉｎ型半導体層２０の下部に形成するために、不純物を注入する。不純物は、例えば、ボロン等のＰ型不純物である。シリコン基板１０の表面の上方から不純物をイオン注入すると、不純物が素子分離ＳＴＩの絶縁膜の表面および内部において横方向に反跳する。これにより、Ｆｉｎ型半導体層２０の下部に拡散層３０が形成される。
【００１６】
次に、ダミーゲート電極１５の材料をＦｉｎ型半導体層２０および素子分離ＳＴＩ上に堆積する。ダミーゲート電極１５の材料は、例えば、ポリシリコンである。ダミーゲート電極１５の材料上にハードマスク１７の材料（例えば、シリコン窒化膜）を堆積し、リソグラフィ技術およびＲＩＥ法を用いてハードマスク１７の材料をゲート電極ＧＣのレイアウトパターンに加工する。そして、ハードマスク１７をマスクとして用いて、ＲＩＥ法でダミーゲート電極１５の材料を加工することによって、ダミーゲート電極１５を形成する。これにより、図４（Ａ）および図４（Ｂ）に示す構造が得られる。ダミーゲート電極１５は、Ｆｉｎ型半導体層２０の延伸方向に対して直交する方向へ延伸している。このとき、ハードマスク１７の高さ（厚さ）は、Ｆｉｎ型半導体層２０およびその上のハードマスク１２の高さよりも高くする。
【００１７】
次に、側壁膜１９の材料をＦｉｎ型半導体層２０およびダミーゲート電極１５上に堆積する。このとき、側壁膜１９の材料は、Ｆｉｎ型半導体層２０およびダミーゲート電極１５のそれぞれの両側面および上面に堆積される。側壁膜１９の材料は、例えば、シリコン窒化膜等の絶縁膜である。
【００１８】
次に、側壁膜１９の材料を異方的にエッチングすることによって、ダミーゲート電極１５の側面に側壁膜１９を残置させる。ハードマスク１７の高さ（厚さ）は、Ｆｉｎ型半導体層２０およびその上のハードマスク１２の高さよりも高いので、側壁膜１９の材料はＦｉｎ型半導体層２０の側面から除去され、なおかつ、ダミーゲート電極１５の側面には残置させることができる。
【００１９】
これにより、図５（Ａ）および図５（Ｂ）に示すように、ダミーゲート電極１５の側面に側壁膜１９を残置させたまま、Ｆｉｎ型半導体層２０の側面から側壁膜１９の材料を除去することができる。
【００２０】
ここで、エクステンション層の形成のために、Ａｓをイオン注入する。その濃度は、例えば、１Ｅ１９ｃｍ−３である。
【００２１】
次に、ダミーゲート電極１５および側壁膜１９の外側に露出されたＦｉｎ型半導体層２０にシリコンをエピタキシャル成長させる。これにより、図６（Ａ）および図６（Ｂ）に示すように、ソースおよびドレイン領域にエピタキシャル層２２が形成される。このとき、シリコンは、Ｆｉｎ型半導体層２０の側面だけでなく、その上面にも成長する。従って、エピタキシャル層２２の上面は、ダミーゲート電極１５および側壁膜１９によって被覆されているＦｉｎ型半導体層２０の上面よりも高い位置にある。次に、エピタキシャル層２２にＮ型不純物をイオン注入する。Ｎ型不純物は、例えば、砒素、燐であり、その濃度は、例えば、１Ｅ２０ｃｍ−３である。そして、エピタキシャル層２２を約１０００度の温度の雰囲気中においてアニールする。これにより、Ｆｉｎ型半導体層２０およびエピタキシャル層２２にソースおよびドレインが形成される。
【００２２】
次に、エピタキシャル層２２、側壁膜１９、ハードマスク１７等を埋め込むようにシリコン基板１０上に層間絶縁膜２４の材料を堆積する。層間絶縁膜２４の材料は、例えば、ＴＥＯＳ等の絶縁膜である。次に、ＣＭＰを用いて、ハードマスク１７の上面が露出されるまで、層間絶縁膜２４を研磨する。これにより、図７（Ａ）および図７（Ｂ）に示す構造が得られる。
【００２３】
次に、ウェットエッチングを用いて、露出されたハードマスク１７を選択的に除去し、ハードマスク１７の下にあるダミーゲート電極１５も選択的に除去する。これにより、側壁膜１９の間にゲートトレンチＴＧが形成される。ゲートトレンチＴＧ内においては、Ｆｉｎ型半導体層２０上のハードマスク１２が露出される。ＲＩＥ法を用いて、ハードマスク１２を除去する。これにより、ダミーゲート電極１５およびハードマスク１２によって被覆されていたＦｉｎ型半導体層２０の部分がゲートトレンチＴＧ内において露出される。次に、ＲＩＥ法を用いて、Ｆｉｎ型半導体層２０の上部をエッチングし、Ｆｉｎ型半導体層２０の上面をリセスする。これにより、図８（Ａ）および図８（Ｂ）に示すように、Ｆｉｎ型半導体層２０は、凹型形状に成形される。Ｆｉｎ型半導体層２０のエッチングの深さは、例えば、２０ｎｍ〜４０ｎｍである。
【００２４】
次に、図９（Ｂ）に示すように、ゲートトレンチＴＧ内において露出されているＦｉｎ型半導体層２０の上面および側面にゲート絶縁膜７０を形成する。ゲート絶縁膜７０は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い絶縁膜を用いて形成される。次に、ゲート電極ＧＣの材料をゲートトレンチＴＧ内に埋め込み、ＣＭＰを用いて層間絶縁膜２４および側壁膜１９の上面が露出されるまで、ゲート電極ＧＣの材料を研磨する。これにより、図９（Ａ）および図９（Ｂ）に示す埋込み型ゲート電極ＧＣの構造が得られる。ゲート電極ＧＣの材料は、例えば、ＡｌおよびＴｉＮの積層膜等の低抵抗金属材料である。ここで、ゲート電極ＧＣの形成時には、ソースＳおよびドレインＤを形成するための高温アニールはすでに終わっている。従って、アルミニウムのような低融点金属をゲート電極ＧＣに使用することができる。
【００２５】
次に、ゲート電極ＧＣをエッチングバックする。ただし、ゲート電極ＧＣがＦｉｎ型半導体層２０上において分断されないように、ゲート電極ＧＣは、ゲートトレンチＴＧ内においてＦｉｎ型半導体層２０上に残置される。即ち、ゲート電極ＧＣの上面Ｆｇは、ゲートトレンチＴＧ内においてＦｉｎ型半導体層２０の上面Ｆｔｇよりも高い。また、コンタクトプラグＣＮＴｓ、ＣＮＴｄ（図１２参照）とゲート電極ＧＣとの間隔を広げるために、ゲート電極ＧＣの上面Ｆｇは、エピタキシャル工程前におけるソースおよびドレインのＦｉｎ型半導体層２０の上面Ｆｓｄよりも低くする。ゲートトレンチＴＧ内においてＦｉｎ型半導体層２０上に残置されるゲート電極ＧＣの厚みは、例えば、約２０ｎｍである。
【００２６】
次に、ゲート電極ＧＣ上にハードマスク４０の材料を堆積する。ハードマスク４０の材料は、例えば、Ａｌ２Ｏ３またはＳｉＮ等の絶縁膜である。例えば、ＳｉＮを用いた場合、ＣＭＰを用いて層間絶縁膜２４が露出されるまでハードマスク４０の材料を研磨する。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、ゲートトレンチＴＧ内に埋め込まれたゲート電極ＧＣ、および、ゲート電極ＧＣの上面を被覆するハードマスク４０が形成される。これにより、埋込みゲート型ＦｉｎＦＥＴの構造が得られる。尚、ハードマスク４０は、Ａｌ２Ｏ３を堆積し、そのＡｌ２Ｏ３をエッチングバックすることによって形成してもよいが、単に、ゲート電極ＧＣを酸化することによって形成してもよい。
【００２７】
次に、層間絶縁膜２４をエッチングバックし、エピタキシャル層２２を露出させる。層間絶縁膜２４は、全部除去してもよいが、エピタキシャル層２２の上部を任意の量だけ露出させてもよい。
【００２８】
次に、エピタキシャル層２２上に金属膜を堆積し、熱処理する。これにより、図１１（Ａ）および図１１（Ｂ）に示すように、エピタキシャル層２２（ソースおよびドレイン）上にシリサイド層５０が形成される。金属膜は、例えば、ニッケル等の金属材料を用いて形成されており、これにより、シリサイド層５０は、例えば、ニッケルシリサイドになる。
【００２９】
次に、層間絶縁膜６０がシリサイド層５０、ハードマスク４０および側壁膜１９上に堆積される。層間絶縁膜６０の材料は、例えば、ＰＳＺ（ポリシラザン）等の絶縁膜である。ＣＭＰを用いて層間絶縁膜６０を平坦化した後、シリサイド層５０に達するコンタクトホールが形成される。コンタクトホール内に金属材料（例えば、タングステンとＴｉＮの積層膜）を埋め込むことによって、図１２（Ａ）および図１２（Ｂ）に示すように、コンタクトプラグＣＮＴｓ、ＣＮＴｄが形成される。コンタクトプラグＣＮＴｓは、ソース側のシリサイド層５０に接続され、コンタクトプラグＣＮＴｄは、ドレイン側のシリサイド層５０に接続される。
【００３０】
その後、コンタクトプラグＣＮＴｄまたはＣＮＴｓ上にＭＴＪ素子等を形成することによって、本実施形態によるＭＲＡＭが完成する。
【００３１】
本実施形態によれば、ダミーゲート電極１５を用いることによって、ソースＳおよびドレインＤを形成する際の高温アニール処理の後に、メタルゲート電極ＧＣを形成する。これにより、熱に弱い金属材料（例えば、アルミニウム等）をゲート電極ＧＣに採用することができる。
【００３２】
さらに、本実施形態において、シリサイド層５０は、ゲート絶縁膜７０およびゲート電極ＧＣの形成後に形成される。従って、シリサイド層５０は、ゲート絶縁膜７０を形成する際の熱処理を受けない。その結果、所望の組成および形状のシリサイド層５０を形成することができる。
【００３３】
図１２（Ｂ）に示すように、ゲート電極ＧＣの上面Ｆｇは、ソースＳおよびドレインＤにおけるＦｉｎ型半導体層２０の上面Ｆｓｄよりも低い位置にある。このため、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２を広くすることができる。その結果、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の電気的な寄生容量を低減し、尚且つ、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の短絡を抑制することができる。
【００３４】
ゲート電極ＧＣの上面Ｆｇをさらに低くするためには、ダミーゲート電極１５の除去後、Ｆｉｎ型半導体層２０のリセスを深くすればよい。これにより、ゲート電極ＧＣの上面Ｆｇを低くしても、ゲート電極ＧＣは、セルトランジスタのチャネル長方向と垂直な方向において切断されず、連続して接続され得る。
【００３５】
ハードマスク４０がゲート電極ＧＣの上面を被覆している。このため、コンタクトプラグＰＬＧｓ、ＰＬＧｄの形成工程において、リソグラフィのアライメントずれがあったとしても、ゲート電極ＧＣは、ハードマスク４０によって保護されているため、コンタクトプラグＰＬＧｓ、ＰＬＧｄと短絡しない。
【００３６】
さらに、本実施形態では、従来からゲート電極の材料として用いられているタングステンおよびＴｉＮ等よりも抵抗の低いアルミニウムをゲート電極ＧＣの材料に用いている。従って、ゲート電極ＧＣの高さを低くすることができる。即ち、ゲートトレンチＴＧの深さを浅くしてもよい。
【００３７】
上記ＦｉｎＦＥＴは、チャネル部の両側に埋込み型ゲート電極ＧＣを備えるので、電流駆動能力が高い。本実施形態によるＦｉｎＦＥＴをＭＲＡＭのセルトランジスタに適用することによって、ＭＲＡＭのデータ書込み動作が容易となる。
【００３８】
ソースＳおよびドレインＤの形成時における不純物の注入工程は、エピタキシャル層２２の形成後に実行している。さらに、エピタキシャル層２２の形成後にソースＳおよびドレインＤの活性化アニールを実行することによって、不純物がソースドレイン領域のＦｉｎ型半導体層２０およびエピタキシャル層２２の全体に均一に導入され得る。その結果、セルトランジスタの駆動電流を増加させることができる。
【００３９】
本実施形態による製造方法では、ＳＭＴ(Stress-Memorization-Technique)やＳｉＣソースドレインなどの移動度ブースター技術を適用した場合、ダミーゲート電極１５を一旦除去した後、ゲートトレンチＴＧ内にゲート電極ＧＣを埋め込むことによって、Ｆｉｎ型半導体層２０に印加されるストレスが増大し、セルトランジスタＣＴにおけるキャリアの移動度が向上する。
【００４０】
図１３は、本実施形態によるＭＲＡＭの平面図である。本実施形態によるＭＲＡＭは、上記製造方法によって製造されたセルトランジスタＣＴと、層間絶縁膜６０およびコンタクトプラグＣＮＴｄ（またはコンタクトプラグＣＮＴｓ）の上方に形成された磁気トンネル接合素子（以下、ＭＴＪ（Magnetic Tunnel Junction）素子ともいう）とを備えている。
【００４１】
図１３に示す平面レイアウトにおいて、１つのセルトランジスタＣＴおよび１つのＭＴＪ素子を含むセルユニットＣＵのパターンが、ロウ方向に連続して配置されている。また、カラム方向に隣接する２つのセルユニットＣＵのパターンは、ロウ方向に半ピッチずらされている。即ち、互いに隣接するロウにおいてセルユニットＣＵは、ロウ方向に半ピッチずつずらされている。それに伴い、ＭＴＪ素子およびビアコンタクトＶ０、Ｖ１は、カラム方向およびロウ方向に交互に配置されている。尚、セルユニットＣＵのサイズは、８Ｆ２である。Ｆ（Feature Size）は、半導体プロセスにおける最小加工寸法を示す。
【００４２】
ビアコンタクトＶ０は、セルトランジスタＣＴのソースＳと上部電極ＵＥとを電気的に接続する。ビアコンタクトＶ１は、上部電極ＵＥとビット線ＢＬとの間を電気的に接続する。上部電極ＵＥは、ＭＴＪ素子の上部をビット線ＢＬに電気的に接続するためにＭＴＪ素子の上部とビアコンタクトＶ１との間を接続する。また、上部電極ＵＥは、ＭＴＪ素子とコンタクトプラグＶ０との間も接続する。
【００４３】
Ｆｉｎ型半導体層２０は、セルユニットＣＵに対応しており、千鳥状にレイアウトされている。各Ｆｉｎ型半導体層２０に対応してセルトランジスタＣＴが形成される。
【００４４】
複数のゲート電極ＧＣは、カラム方向に延伸しており、複数のワード線ＷＬとして機能する。あるいは、複数のゲート電極ＧＣは、それぞれ複数のワード線ＷＬに接続される。複数のビット線ＢＬは、ワード線ＷＬと直交するロウ方向に延伸している。各セルユニットＣＵのＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬの下で直列に接続されている。データ書込みまたはデータ読出し時に選択されたセルユニットＣＵのセルトランジスタＣＴは、導通状態となり、その選択セルユニットＣＵのＭＴＪ素子とセルトランジスタＣＴを２つのビット線ＢＬ間に接続する。
【００４５】
図１４は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。尚、ビット線ＢＬ１、ＢＬ２は、互いに隣接する任意の２つのビット線ＢＬである。
【００４６】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図１４に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して形成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で形成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００４７】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００４８】
ＭＲＡＭのデータ読出し動作では、センスアンプＳＡは、メモリセルＭＣに電流（セル電流）を供給することによってメモリセルＭＣの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流である。
【００４９】
図１５〜図１８は、それぞれ図１３の１５−１５線に沿った断面図、図１３の１６−１６線に沿った断面図、図１３および図１５の１７−１７線に沿った断面図、図１３および図１５の１８−１８線に沿った断面図である。また、図１９は、ゲート電極ＧＣ、Ｆｉｎ型半導体層２０およびエピタキシャル層２２との関連を示すセルトランジスタＣＴの概略的な斜視図である。
【００５０】
図１５に示すように、本実施形態によるＭＲＡＭは、シリコン基板１０と、シリコン基板１０上に設けられたＦｉｎ型半導体層２０と、Ｆｉｎ型半導体層２０に設けられたソースＳおよびドレインＤと、Ｆｉｎ型半導体層２０の延伸方向に対して交差するゲート電極ＧＣと、ゲート電極ＧＣの上面上に設けられた上部絶縁膜４０、１９とを備えている。
【００５１】
ゲート電極ＧＣ、ソースＳおよびドレインＤが、セルトランジスタＣＴを構成している。セルトランジスタＣＴのチャネル部は、ソースＳとドレインＤとの間に設けられている。パンチスルーストッパとしての拡散層３０がチャネル部の下に設けられている。ゲート電極ＧＣは、ゲート絶縁膜７０によってソースＳ、ドレインＤおよびチャネル部から絶縁されている。エピタキシャル層２２およびＦｉｎ型半導体層２０上にはシリサイド層５０が設けられている。
【００５２】
ハードマスク４０および側壁膜１９が上部絶縁膜としてゲート電極ＧＣ上に設けられている。ハードマスク４０および側壁膜１９を合わせて上部絶縁膜１９、４０ともいう。上部絶縁膜１９、４０は、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間に介在している。図１５に示すように、カラム方向に対して垂直方向の断面において、上部絶縁膜１９、４０の幅は、ゲート電極ＧＣの幅よりも広い。これにより、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２が広くなり、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の寄生容量を低減させることができる。また、上部絶縁膜１９、４０は、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の短絡を抑制することができる。また、上部絶縁膜１９、４０が設けられていることによって、コンタクトプラグＣＮＴｓ、ＣＮＴｄのコンタクトホールは、自己整合的に形成され得る。
【００５３】
コンタクトプラグＣＮＴｓ、ＣＮＴｄは、それぞれソースＳおよびドレインＤに接続されている。ＭＴＪ素子は、コンタクトプラグＣＮＴｄ上に設けられている。コンタクトプラグＣＮＴｄは、ＭＴＪ素子の下部をセルトランジスタＣＴのドレインＤに電気的に接続する。ＭＪＴ素子の上部は、上部電極ＵＥに接続されている。これにより、ＭＴＪ素子は、上部電極ＵＥとセルトランジスタＣＴのドレインＤとの間に電気的に接続される。
【００５４】
一方、コンタクトプラグＣＮＴｓは、ビアコンタクトＶ０を介して上部電極ＵＥに接続されている。上部電極ＵＥは、ビアコンタクトＶ１を介してビット線ＢＬに電気的に接続される。さらに、上部電極ＵＥは、図１７に示すようにカラム方向に延伸しており、ＭＴＪ素子の上部とビアコンタクトＶ０、Ｖ１との間を電気的に接続している。これにより、ＭＴＪ素子およびセルトランジスタＣＴは、隣り合う２本のビット線ＢＬ間に直列に接続される。
【００５５】
図１５および図１９に示すように、ゲート電極ＧＣの上面Ｆｇの高さは、ソースＳおよびドレインＤにおけるＦｉｎ型半導体層２０の部分の上面Ｆｓｄの高さ以下であり、かつ、ゲート電極ＧＣと交差するＦｉｎ型半導体層２０の部分の上面Ｆｔｇの高さ以上である。ゲート電極ＧＣの上面Ｆｇが、エピタキシャル工程前におけるソースドレイン領域のＦｉｎ型半導体層２０の上面Ｆｓｄと同じかそれよりも低いことによって、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２が広くなる。その結果、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の寄生容量が小さくなり、ワード線ＷＬの充電時におけるＲＣ遅延が軽減される。
【００５６】
ソースＳおよびドレインＤは、エピタキシャル層２２を含む。エピタキシャル層２２の上面Ｆｅｐｉの高さは、Ｆｉｎ型半導体層２０の上面Ｆｓｄの高さよりもさらに高い。これにより、ゲート電極ＧＣとコンタクトプラグＣＮＴｓ、ＣＮＴｄとの間の間隔ｄ１、ｄ２がさらに広くなる。
【００５７】
図１６に示すように、ゲート電極ＧＣ上には、ハードマスク４０が設けられており、ゲート電極ＧＣの両側面には側壁膜１９が設けられている。側壁膜１９は、ゲート電極ＧＣに沿ってカラム方向に延伸しており、ゲート電極ＧＣの両側面を被覆している。ソースＳおよびドレインＤには、Ｆｉｎ型半導体層２０の上面および側面にエピタキシャル層２２が堆積されている。
【００５８】
図１７に示すように、ソースＳおよびドレインＤの上部には、シリサイド層５０が形成されている。これにより、コンタクトプラグＣＮＴｓとソースＳとの間のコンタクト抵抗、および、コンタクトプラグＣＮＴｄとドレインＤとの間のコンタクト抵抗を低減させることができる。
【００５９】
図１８および図１９に示すように、ゲート電極ＧＣは、Ｆｉｎ型半導体層２０に交差するようにカラム方向に延伸している。ゲート電極ＧＣは、ゲート絶縁膜７０を介してＦｉｎ型半導体層２０の上面および側面に面している。ゲート電極ＧＣは、Ｆｉｎ型半導体層２０上にも存在し、それによって、Ｆｉｎ型半導体層２０の両側面に設けられたゲート電極ＧＣを接続している。従って、ゲート電極ＧＣは、ワード線ＷＬとして機能することができる。
【００６０】
ゲート電極ＧＣがＦｉｎ型半導体層２０の両側面に面していることによって、セルトランジスタＣＴのチャネル部全体が電導に寄与する。このため、本実施形態によるセルトランジスタＣＴは電流駆動能力が大きい。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６２】
ＣＴ・・・セルトランジスタ、ＭＴＪ・・・ＭＴＪ素子、１０・・・シリコン基板、２０・・・Ｆｉｎ型半導体層、２２・・・エピタキシャル層、Ｓ・・・ソース、Ｄ・・・ドレイン、ＧＣ・・・ゲート電極、４０・・・ハードマスク（上部絶縁膜）、１９・・・側壁膜（上部絶縁膜）、６０・・・層間絶縁膜、７０・・・ゲート絶縁膜、ＣＮＴｄ・・・コンタクトプラグ、ＣＮＴｓ・・・コンタクトプラグ、ＣＵ・・・セルユニット、Ｖ０、Ｖ１・・・ビアコンタクト、ＵＥ・・・上部電極、ＢＬ・・・ビット線、ＷＬ・・・ワード線
【特許請求の範囲】
【請求項１】
半導体基板上にＦｉｎ型半導体層を形成し、
前記Ｆｉｎ型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極を形成し、
前記Ｆｉｎ型半導体層にソースおよびドレインを形成し、
前記ダミーゲート電極上に層間絶縁膜を堆積した後、前記ダミーゲート電極の上面を露出させ、
前記ダミーゲート電極を除去してゲートトレンチを形成し、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の上部をエッチングバックし、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の表面にゲート絶縁膜を形成し、
前記ゲート電極の材料を前記ゲートトレンチ内に充填し、
前記ゲート電極の材料をエッチングバックすることによってゲート電極を形成することを具備し、
前記ゲート電極の形成において、前記ゲート電極の上面の高さは、前記ソースおよび前記ドレインにおける前記Ｆｉｎ型半導体層の上面の高さ以下であり、かつ、前記ゲートトレンチ内における前記Ｆｉｎ型半導体層の上面の高さ以上であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にＦｉｎ型半導体層を形成し、
前記Ｆｉｎ型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極を形成し、
前記ダミーゲート電極上に第１の層間絶縁膜を堆積した後、前記ダミーゲート電極の上面を露出させ、
前記ダミーゲート電極を除去してゲートトレンチを形成し、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の上部をエッチングバックし、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の表面にゲート絶縁膜を形成し、
前記ゲートトレンチ内にゲート電極を形成することを具備した半導体装置の製造方法。
【請求項３】
前記ゲート電極の形成は、
前記ゲート電極の材料を前記ゲートトレンチ内に充填し、
前記ゲート電極の材料をエッチングバックすることによって、前記ゲート電極の上面の高さは、前記Ｆｉｎ型半導体層の上面の高さ以下であり、かつ、前記ゲートトレンチ内における前記Ｆｉｎ型半導体層の上面の高さ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲート電極の形成後、
前記ダミーゲート電極の側面を被覆する側壁膜を形成し、
前記ダミーゲート電極および前記側壁膜の外部に露出された前記Ｆｉｎ型半導体層の部分にエピタキシャル層を形成し、
前記Ｆｉｎ型半導体層および前記エピタキシャル層に不純物を導入し、
熱処理によって記Ｆｉｎ型半導体層および前記エピタキシャル層にソースおよびドレインを形成し、
第１の層間絶縁膜を堆積後、該第１の層間絶縁膜を平坦化し、
前記ゲート電極の形成後、前記ゲート電極の上面上にハードマスクを形成し、
前記エピタキシャル層および前記ハードマスク上に第２の層間絶縁膜を堆積し、
前記第２の層間絶縁膜内に前記ソースおよび前記ドレインに接触するコンタクトプラグを形成することをさらに具備したことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の形成後、前記第２の層間絶縁膜の堆積前に、前記第１の層間絶縁膜を除去し、前記エピタキシャル層にシリサイド層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エピタキシャル層の上面の高さは、前記Ｆｉｎ型半導体層の上面の高さ以上であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前ゲート電極は、金属からなることを特徴とする請求項１から請求項６のおずれかに記載の半導体装置の製造方法。
【請求項８】
前記コンタクトプラグに電気的に接続されたメモリ素子を前記第２の層間絶縁膜の上方に形成することを特徴とする請求項２から請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に設けられたＦｉｎ型半導体層と、
前記Ｆｉｎ型半導体層に設けられたソースおよびドレインと、
前記Ｆｉｎ型半導体層の延伸方向に対して交差するゲート電極と、
前記ゲート電極の上面上に設けられた上部絶縁膜とを備え、
前記ゲート電極の上面の高さは、前記ソースおよび前記ドレインにおける前記Ｆｉｎ型半導体層の部分の上面の高さ以下であり、かつ、前記ゲート電極と交差する前記Ｆｉｎ型半導体層の部分の上面の高さ以上であることを特徴とする半導体装置。
【請求項１０】
前記ゲート電極の延伸方向に対して垂直方向の断面において、前記上部絶縁膜の幅は、前記ゲート電極の幅よりも広いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ゲート電極、前記ソースおよび前記ドレインを備えたトランジスタの上方に前記ソースまたは前記ドレインに電気的に接続されたメモリ素子をさらに備えたことを特徴とする請求項９または請求項１０に記載の半導体装置。
【請求項１】
半導体基板上にＦｉｎ型半導体層を形成し、
前記Ｆｉｎ型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極を形成し、
前記Ｆｉｎ型半導体層にソースおよびドレインを形成し、
前記ダミーゲート電極上に層間絶縁膜を堆積した後、前記ダミーゲート電極の上面を露出させ、
前記ダミーゲート電極を除去してゲートトレンチを形成し、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の上部をエッチングバックし、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の表面にゲート絶縁膜を形成し、
前記ゲート電極の材料を前記ゲートトレンチ内に充填し、
前記ゲート電極の材料をエッチングバックすることによってゲート電極を形成することを具備し、
前記ゲート電極の形成において、前記ゲート電極の上面の高さは、前記ソースおよび前記ドレインにおける前記Ｆｉｎ型半導体層の上面の高さ以下であり、かつ、前記ゲートトレンチ内における前記Ｆｉｎ型半導体層の上面の高さ以上であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にＦｉｎ型半導体層を形成し、
前記Ｆｉｎ型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極を形成し、
前記ダミーゲート電極上に第１の層間絶縁膜を堆積した後、前記ダミーゲート電極の上面を露出させ、
前記ダミーゲート電極を除去してゲートトレンチを形成し、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の上部をエッチングバックし、
前記ゲートトレンチ内において露出された前記Ｆｉｎ型半導体層の表面にゲート絶縁膜を形成し、
前記ゲートトレンチ内にゲート電極を形成することを具備した半導体装置の製造方法。
【請求項３】
前記ゲート電極の形成は、
前記ゲート電極の材料を前記ゲートトレンチ内に充填し、
前記ゲート電極の材料をエッチングバックすることによって、前記ゲート電極の上面の高さは、前記Ｆｉｎ型半導体層の上面の高さ以下であり、かつ、前記ゲートトレンチ内における前記Ｆｉｎ型半導体層の上面の高さ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲート電極の形成後、
前記ダミーゲート電極の側面を被覆する側壁膜を形成し、
前記ダミーゲート電極および前記側壁膜の外部に露出された前記Ｆｉｎ型半導体層の部分にエピタキシャル層を形成し、
前記Ｆｉｎ型半導体層および前記エピタキシャル層に不純物を導入し、
熱処理によって記Ｆｉｎ型半導体層および前記エピタキシャル層にソースおよびドレインを形成し、
第１の層間絶縁膜を堆積後、該第１の層間絶縁膜を平坦化し、
前記ゲート電極の形成後、前記ゲート電極の上面上にハードマスクを形成し、
前記エピタキシャル層および前記ハードマスク上に第２の層間絶縁膜を堆積し、
前記第２の層間絶縁膜内に前記ソースおよび前記ドレインに接触するコンタクトプラグを形成することをさらに具備したことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の形成後、前記第２の層間絶縁膜の堆積前に、前記第１の層間絶縁膜を除去し、前記エピタキシャル層にシリサイド層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エピタキシャル層の上面の高さは、前記Ｆｉｎ型半導体層の上面の高さ以上であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前ゲート電極は、金属からなることを特徴とする請求項１から請求項６のおずれかに記載の半導体装置の製造方法。
【請求項８】
前記コンタクトプラグに電気的に接続されたメモリ素子を前記第２の層間絶縁膜の上方に形成することを特徴とする請求項２から請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に設けられたＦｉｎ型半導体層と、
前記Ｆｉｎ型半導体層に設けられたソースおよびドレインと、
前記Ｆｉｎ型半導体層の延伸方向に対して交差するゲート電極と、
前記ゲート電極の上面上に設けられた上部絶縁膜とを備え、
前記ゲート電極の上面の高さは、前記ソースおよび前記ドレインにおける前記Ｆｉｎ型半導体層の部分の上面の高さ以下であり、かつ、前記ゲート電極と交差する前記Ｆｉｎ型半導体層の部分の上面の高さ以上であることを特徴とする半導体装置。
【請求項１０】
前記ゲート電極の延伸方向に対して垂直方向の断面において、前記上部絶縁膜の幅は、前記ゲート電極の幅よりも広いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ゲート電極、前記ソースおよび前記ドレインを備えたトランジスタの上方に前記ソースまたは前記ドレインに電気的に接続されたメモリ素子をさらに備えたことを特徴とする請求項９または請求項１０に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−１１５２７２（Ｐ２０１３−１１５２７２Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６０８０８（Ｐ２０１１−２６０８０８）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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