半導体装置
【課題】充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供する。
【解決手段】充電対象素子Cに充電電流を供給する半導体装置1は、第1導電型の半導体層1と、充電対象素子Cの第1電極に結合される第1ノードN1を有し、半導体層1の主表面上に形成される第2導電型の第1の半導体領域2と、電源電圧が供給される電源電位ノードNL1に結合される第2ノードN3および第3ノードN4を有し、第1の半導体領域2の表面において半導体層1と間隔をあけて形成される第1導電型の第2の半導体領域3と、第2ノードN3および第3ノードN4から半導体層1への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
【解決手段】充電対象素子Cに充電電流を供給する半導体装置1は、第1導電型の半導体層1と、充電対象素子Cの第1電極に結合される第1ノードN1を有し、半導体層1の主表面上に形成される第2導電型の第1の半導体領域2と、電源電圧が供給される電源電位ノードNL1に結合される第2ノードN3および第3ノードN4を有し、第1の半導体領域2の表面において半導体層1と間隔をあけて形成される第1導電型の第2の半導体領域3と、第2ノードN3および第3ノードN4から半導体層1への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、充電対象素子に充電電流を供給する半導体装置に関する。
【背景技術】
【0002】
IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体素子を駆動する半導体装置が開発されている。このような半導体装置では、電位変動の大きいパワー半導体素子を駆動するための回路としてたとえばフローティング回路が用いられる。そして、このフローティング回路に電圧を供給する方式として、たとえばダイオードを介して電源電圧に接続されたコンデンサを電源として用いるブートストラップ方式が採用されている(たとえば、特許文献1〜3および非特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6−188372号公報
【特許文献2】特開2006−5182号公報
【特許文献3】特開2004−47937号公報
【非特許文献】
【0004】
【非特許文献1】Proceedings of The 13th International Symposium on Power Semiconductor Devices & ICs
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1〜3記載の構成では、電源からコンデンサへの充電電流の経路であるn型拡散領域が空乏層の広がりによって狭くなることから、充電電流が小さくなってしまう。
【0006】
また、非特許文献1には、ダイオードを構成するp型拡散領域およびn型拡散領域において、p型拡散領域からn型拡散領域へ注入されるホールがコンデンサではなくp−型基板へ流れてしまうことによる電力ロスを防ぐことは示唆されていない。
【0007】
それゆえに、本発明の目的は、充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0008】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第1導電型の半導体層と、充電対象素子の第1電極に結合される第1ノードと、電源電圧が供給される電源電位ノードに結合される第2ノードとを有し、半導体層の主表面上に形成される第2導電型の第1の半導体領域と、電源電位ノードに結合される第3ノードを有し、第1の半導体領域の表面において半導体層と間隔をあけて形成される第1導電型の第2の半導体領域と、第3ノードから半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
【0009】
またこの発明のさらに別の局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第1導電型の半導体層と、充電対象素子の第1電極に結合される第1ノードを有し、半導体層の主表面上に形成される第2導電型の第1の半導体領域と、電源電圧が供給される電源電位ノードに結合される第3ノードおよび第4ノードを有し、第1の半導体領域の表面において半導体層と間隔をあけて形成される第1導電型の第2の半導体領域と、第3ノードおよび第4ノードから半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
【0010】
またこの発明のさらに別の局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第1端が電源電圧の供給される電源電位ノードに結合される抵抗と、第1導通電極が抵抗の第2端に結合され、第2導通電極が接地電圧の供給される接地電位ノードに結合され、制御電極が充電対象素子の第1電極に結合される第1のトランジスタと、第1導通電極が電源電位ノードに結合され、第2導通電極が充電対象素子の第1電極に結合され、制御電極が抵抗の第2端に結合される第2のトランジスタとを備える。
【発明の効果】
【0011】
本発明によれば、充電対象素子へ充電電流を効率的に供給することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施の形態に係る半導体装置の構成を示す回路図である。
【図2】本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。
【図3】本発明の第2の実施の形態に係る半導体装置の構成を示す回路図である。
【図4】本発明の第3の実施の形態に係る半導体装置の構成を示す回路図である。
【図5】本発明の第3の実施の形態に係る半導体装置の構成を示す断面図である。
【図6】本発明の第4の実施の形態に係る半導体装置の構成を示す回路図である。
【図7】本発明の第5の実施の形態に係る半導体装置の構成を示す回路図である。
【図8】本発明の第5の実施の形態に係る半導体装置の構成を示す断面図である。
【図9】本発明の第6の実施の形態に係る半導体装置の構成を示す回路図である。
【図10】本発明の第7の実施の形態に係る半導体装置の構成を示す回路図である。
【図11】本発明の第8の実施の形態に係る半導体装置の構成を示す回路図である。
【図12】本発明の第8の実施の形態に係る半導体装置の構成を示す断面図である。
【図13】本発明の第9の実施の形態に係る半導体装置の構成を示す回路図である。
【図14】本発明の第10の実施の形態に係る半導体装置の構成を示す回路図である。
【図15】本発明の第10の実施の形態に係る半導体装置の構成を示す断面図である。
【図16】本発明の第11の実施の形態に係る半導体装置の構成を示す回路図である。
【図17】本発明の第12の実施の形態に係る半導体装置の構成を示す回路図である。
【図18】本発明の第13の実施の形態に係る半導体装置の構成を示す回路図である。
【図19】本発明の第14の実施の形態に係る半導体装置の構成を示す回路図である。
【図20】本発明の第14の実施の形態に係る半導体装置の構成を示す断面図である。
【図21】本発明の第15の実施の形態に係る半導体装置の構成を示す回路図である。
【図22】本発明の第15の実施の形態に係る半導体装置の構成を示す断面図である。
【図23】本発明の第16の実施の形態に係る半導体装置の構成を示す回路図である。
【図24】本発明の第17の実施の形態に係る半導体装置の構成を示す回路図である。
【図25】本発明の第18の実施の形態に係る半導体装置の構成を示す断面図である。
【図26】本発明の第19の実施の形態に係る半導体装置の構成を示す断面図である。
【図27】本発明の第20の実施の形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0014】
<第1の実施の形態>
[構成および基本動作]
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す回路図である。
【0015】
図1を参照して、半導体装置101は、PNPトランジスタTR1と、接合型電界効果トランジスタ(JFET:Junction Field-Effect Transistor)TR2と、ダイオードD1と、抵抗(電荷キャリア移動制限部)Rとを備える。
【0016】
駆動装置201は、高圧側駆動回路51と、低圧側駆動回路52とを備える。高圧側駆動回路51は、PチャネルMOSトランジスタTR51と、NチャネルMOSトランジスタTR52と、コンデンサ(充電対象素子)Cと、電源電圧端子T1と、基準電圧端子T2とを含む。低圧側駆動回路52は、PチャネルMOSトランジスタTR53と、NチャネルMOSトランジスタTR54とを含む。
【0017】
電力変換装置202は、高圧側パワー半導体素子TR101と、低圧側パワー半導体素子TR102とを含む。
【0018】
なお、駆動装置201は、MOSトランジスタの代わりにバイポーラトランジスタを含む構成であってもよい。また、半導体装置101は、コンデンサCをさらに備える構成であってもよいし、高圧側駆動回路51をさらに備える構成であってもよいし、駆動装置201をさらに備える構成であってもよいし、また、駆動装置201および電力変換装置202をさらに備える構成であってもよい。
【0019】
電源電位ノードNL1およびNL2には電源電圧Vccが供給される。高電圧ノードHVにはたとえば数百ボルトの高電圧HVが供給される。接地電位ノードNG1〜NG3には接地電圧Vsubが供給される。
【0020】
抵抗Rの第1端が電源電位ノードNL1に接続される。ダイオードD1のアノードが電源電位ノードNL1に接続される。PNPトランジスタTR1は、エミッタ(導通電極)が抵抗Rの第2端に接続され、コレクタ(導通電極)が接地電位ノードNG1に接続され、ベース(制御電極)がコンデンサCの第1電極に接続される。接合型電界効果トランジスタTR2は、ドレイン(導通電極)がダイオードD1のカソードに接続され、ソース(導通電極)がコンデンサCの第1電極に接続され、ゲート(制御電極)が抵抗Rの第2端に接続される。
【0021】
コンデンサCは、第1電極が高圧側駆動回路51の電源電圧端子T1に接続され、第2電極が高圧側駆動回路51の基準電圧端子T2に接続される。より詳細には、PチャネルMOSトランジスタTR51のソースがコンデンサCの第1電極に接続され、ドレインがNチャネルMOSトランジスタTR52のドレインと、高圧側パワー半導体素子TR101のゲートとに接続される。NチャネルMOSトランジスタTR52のソースがコンデンサCの第2電極に接続される。
【0022】
高圧側駆動回路51の基準電圧端子T2は、直列接続された高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102の接続点に接続される。
【0023】
低圧側駆動回路52において、PチャネルMOSトランジスタTR53のソースが電源電位ノードNL2に接続され、ドレインがNチャネルMOSトランジスタTR54のドレインと、低圧側パワー半導体素子TR102のゲートとに接続される。PチャネルMOSトランジスタTR54のソースが接地電位ノードNG3に接続される。
【0024】
高圧側パワー半導体素子TR101のドレインが高電圧ノードNHに接続される。低圧側パワー半導体素子TR102のソースが接地電位ノードNG2に接続される。
【0025】
高圧側駆動回路51は、PチャネルMOSトランジスタTR51およびNチャネルMOSトランジスタTR52の各々のゲートに供給される制御電圧に基づいて、高圧側パワー半導体素子TR101のゲートに電圧を供給する。低圧側駆動回路52は、PチャネルMOSトランジスタTR53およびNチャネルMOSトランジスタTR54の各々のゲートに供給される制御電圧に基づいて、低圧側パワー半導体素子TR102のゲートに電圧を供給する。
【0026】
図2は、本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。
図2を参照して、半導体装置101は、p−型基板(半導体層)1と、n型拡散領域(第1の半導体領域)2と、p型拡散領域(第2の半導体領域)3と、n+型拡散領域4および5と、p型拡散領域6と、n+型拡散領域7および8と、抵抗Rと、ダイオードD1と、コンタクトCT1〜CT7と、p+型拡散領域21〜23と、ゲート電極G1およびG2と、ゲート絶縁膜GF1およびGF2と、酸化膜Fとを備える。
【0027】
図2における点線は、p−型基板1およびn型拡散領域2の接合面から広がる空乏層の境界を示す。
【0028】
p−型基板1は、コンタクトCT7を介して接地電位ノードNG1に接続される。n型拡散領域2は、p−型基板1の主表面上に形成される。
【0029】
p型拡散領域3は、n型拡散領域2の表面に、p−型基板1の主表面と間隔をあけて形成される。p型拡散領域3は、電源電位ノードNL1に結合されるノードN3を有する。
【0030】
n+型拡散領域4は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。n+型拡散領域4は、電源電位ノードNL1に結合されるノードN2を有する。すなわち、n+型拡散領域4は、コンタクトCT2およびダイオードD1を介して電源電位ノードNL1に接続される。
【0031】
n+型拡散領域5は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3およびn+型拡散領域4と間隔をあけて形成される。n+型拡散領域5は、コンデンサCの第1電極に結合されるノードN1を有する。すなわち、n+型拡散領域5は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0032】
なお、半導体装置101は、n+型拡散領域4および5を備えない構成であってもよい。この場合、n型拡散領域2は、コンデンサCの第1電極に結合されるノードN1と、電源電位ノードNL1に結合されるノードN2とを有する。
【0033】
抵抗Rは、第1端が電源電位ノードNL1に接続され、第2端がコンタクトCT1を介してp型拡散領域3に接続される。抵抗Rは、ノードN3からp−型基板1へのホール(電荷キャリア)の移動を制限する。
【0034】
PNPトランジスタTR1は、p−型基板1によって形成されるコレクタと、n型拡散領域2によって形成されるベースと、p型拡散領域3によって形成されるエミッタとを有する。PNPトランジスタTR1は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0035】
接合型電界効果トランジスタTR2は、n型拡散領域2およびp型拡散領域3によって形成されるゲートと、n型拡散領域2によって形成され、ノードN2を介して電源電位ノードNL1に結合されるドレインと、n型拡散領域2によって形成され、ノードN1を介してコンデンサCの第1電極に結合されるソースとを有する。接合型電界効果トランジスタTR2は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0036】
ダイオードD1は、コンタクトCT2を介して接合型電界効果トランジスタTR2のドレインに接続されるカソード(n型電極)と、電源電位ノードNL1および抵抗Rの第1端に接続されるアノード(p型電極)とを有する。
【0037】
p+型拡散領域21は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3およびn+型拡散領域4と間隔をあけて形成される。p+型拡散領域21は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0038】
p+型拡散領域22は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3、n+型拡散領域4,5およびp+型拡散領域21と間隔をあけて形成される。p+型拡散領域22は、コンタクトCT5およびCT6を介してn+型拡散領域7に接続される。
【0039】
PチャネルMOSトランジスタTR51は、n型拡散領域2の表面上にゲート絶縁膜GF1を介して形成されるゲート電極G1と、p+型拡散領域21によって形成されるソースと、p+型拡散領域22によって形成されるドレインとを有する。ゲート電極G1は、p+型拡散領域21および22に挟まれたn型拡散領域2におけるチャネル領域とゲート絶縁膜GF1を介して対向して設けられる。
【0040】
p型拡散領域6は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3、n+型拡散領域4,5、p+型拡散領域21およびp+型拡散領域22と間隔をあけて形成される。
【0041】
n+型拡散領域7は、p型拡散領域6の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域7は、コンタクトCT5およびCT6を介してp+型拡散領域22に接続される。
【0042】
n+型拡散領域8は、p型拡散領域6の表面に、p−型基板1の主表面、n型拡散領域2およびn+型拡散領域7と間隔をあけて形成される。n+型拡散領域8は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0043】
NチャネルMOSトランジスタTR52は、p型拡散領域6の表面上にゲート絶縁膜GF2を介して形成されるゲート電極G2と、n+型拡散領域7によって形成されるドレインと、n+型拡散領域8によって形成されるソースとを有する。ゲート電極G2は、n+型拡散領域7および8に挟まれたp型拡散領域6におけるチャネル領域とゲート絶縁膜GF2を介して対向して設けられる。
【0044】
p+型拡散領域23は、p型拡散領域6の表面に、p−型基板1の主表面およびn+型拡散領域7と間隔をあけて形成される。p+型拡散領域23は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0045】
p型拡散領域3および6は、p−型基板1よりも不純物濃度が高い。p+型拡散領域21〜23は、p型拡散領域3および6よりも不純物濃度が高い。n+型拡散領域4,5,7,8は、n型拡散領域2よりも不純物濃度が高い。
【0046】
半導体装置101は、たとえば600Vの耐圧が要求される電力変換回路に対応するように設計される。この場合、p−型基板1の不純物濃度は5×1013/cm3〜5×1014/cm3であり、また、電源電圧Vccはたとえば15V〜30Vである。
【0047】
なお、厳密には接合型電界効果トランジスタTR2のゲート電極は、接地電位ノードNG1に結合されるp−型基板1、および電源電位ノードNL1に結合されるp型拡散領域3の両方によって形成される。しかしながら、p型拡散領域3の不純物濃度はp−型基板1よりも大きいため、p型拡散領域3から伸びる空乏層の影響の方がp−型基板1から伸びる空乏層の影響よりも大きい。したがって、ここでは説明を簡単にするために接合型電界効果トランジスタTR2のゲート電極はp型拡散領域3およびn型拡散領域2によって形成されると仮定して説明している。
【0048】
[動作]
次に、本発明の第1の実施の形態に係る半導体装置がコンデンサCを充電する際の動作について説明する。
【0049】
電源電圧Vccはたとえば15Vであり、高電圧HVはたとえば300Vである。高圧側駆動回路51の基準電圧端子T2の電位Vsはたとえば0V〜300Vの範囲で変化する。
【0050】
また、高圧側駆動回路51の電源電圧端子T1の電位VbはコンデンサCが保持している電圧分、電位Vsより大きくなる。
【0051】
ここで、電位Vsは高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて上下を繰り返すことから、電位Vbも電位Vsに対応して上下を繰り返す。すなわち、電位Vbは、Vb<Vccの状態とVb>Vccの状態を交互に繰り返す。
【0052】
ここで、電位Vbが低下して電源電圧Vccより小さくなると、PNPトランジスタTR1がオン状態となる、すなわちp型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加される。そうすると、p型拡散領域3からn型拡散領域2へホールが注入される、すなわち電源電位ノードNL1からコンデンサCへ抵抗R、p型拡散領域3、n型拡散領域2およびn+型拡散領域5を介して電流が供給され、コンデンサCが充電される。
【0053】
また、電位Vbが低下して電源電圧Vccより小さくなると、接合型電界効果トランジスタTR2はコンデンサCに電流を供給する。すなわち、電源電位ノードNL1からダイオードD1、n+型拡散領域4、n型拡散領域2およびn+型拡散領域5を介してコンデンサCへ電流が供給され、コンデンサCが充電される。
【0054】
一方、電位Vbが上昇して電源電圧Vccより大きくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に逆バイアス電圧が印加されることから、コンデンサCからn+型拡散領域5、n型拡散領域2、p型拡散領域3および抵抗Rを介した電源電位ノードNL1への逆流電流は阻止される。
【0055】
また、電位Vbが上昇して電源電圧Vccより大きくなると、ダイオードD1に逆バイアス電圧が印加されることから、コンデンサCからn+型拡散領域5、n型拡散領域2、n+型拡散領域4およびダイオードD1を介した電源電位ノードNL1への逆流電流は阻止される。そして、電位Vbがさらに上昇してダイオードD1の破壊電圧に達する前に接合型電界効果トランジスタTR2はピンチオフする。すなわち、n型拡散領域2に空乏層が広がって電流経路が閉じられることにより、ダイオードD1に印加される電圧が破壊電圧に達することを防ぐことができる。
【0056】
このように、電位Vbが電源電圧Vcc以下となるたびにコンデンサCが充電されるため、コンデンサCをフローティング回路である高圧側駆動回路51の電源とすることができる。また、コンデンサCから電源電位ノードNL1への逆流電流を阻止することができる。
【0057】
ここで、p−型基板1、n型拡散領域2およびp型拡散領域3によって形成されるPNPトランジスタTR1において、コレクタ電流であるp型拡散領域3からp−型基板1への電流の方がベース電流であるp型拡散領域3からコンデンサCへの電流よりもPNPトランジスタTR1のhFE(電流増幅率)分大きくなる。すなわち、コンデンサCの充電時、p型拡散領域3からn型拡散領域2へ注入されるホールはほとんどp−型基板1へ流れてしまう。このため、半導体装置101が抵抗Rを備えないと仮定した場合、コンデンサCの充電時、電源電位ノードNL1からコンタクトCT1へ流れる電流が多くてもコンデンサCに到達する電流は少なくなってしまう。このため、電源電圧Vccを供給する電源の電力ロスがかなり大きくなってしまう。
【0058】
しかしながら、本発明の第1の実施の形態に係る半導体装置は、電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備える。このような構成により、抵抗Rにおける電圧降下分だけコンタクトCT1の電位は電源電圧Vccより小さくなる。したがって、本発明の第1の実施の形態に係る半導体装置では、p型拡散領域3からn型拡散領域2へ注入されるホールの量を制限することができ、電源の電力ロスを低減することができる。
【0059】
また、単に電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備えるだけの構成では、電源電位ノードNL1からp型拡散領域3を介してn型拡散領域2に流れ込むホールが抵抗Rによって少なくなるために、電源電位ノードNL1からコンデンサCへの充電電流が小さくなってしまう。
【0060】
しかしながら、本発明の第1の実施の形態に係る半導体装置では、n+型拡散領域4は、電源電位ノードNL1に結合されるノードN2を有する。このような構成により、n型拡散領域2およびp型拡散領域3によって形成される接合型電界効果トランジスタTR2からn型拡散領域2を介してコンデンサCに充電電流を供給することができるため、電源電位ノードNL1からコンデンサCへの充電電流が小さくなることを防ぐことができる。
【0061】
また、特許文献1〜3記載の構成のように、半導体装置101が抵抗Rを備えず、p型拡散領域3の電位が接地電位であると仮定すると、電位Vbが低下して電源電圧Vccより小さくなる場合でも、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に逆バイアス電圧が印加されるため、n型拡散領域2においてp型拡散領域3からの空乏層が広がってしまう。このため、接合型電界効果トランジスタTR2の導通抵抗すなわちコンタクトCT1およびCT3間の抵抗が大きくなり、接合型電界効果トランジスタTR2からコンデンサCへの充電電流が小さくなってしまう。
【0062】
しかしながら、本発明の第1の実施の形態に係る半導体装置では、p型拡散領域3が電源電位ノードNL1に結合される。このような構成により、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、n型拡散領域2においてp型拡散領域3からの空乏層が広がることを防ぐことができる。
【0063】
また、本発明の第1の実施の形態に係る半導体装置では、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、p型拡散領域3からn型拡散領域2へホールが注入される。この注入されたホールによってn型拡散領域2において導電率変調が起こる、すなわちn型拡散領域2に電子が集まることによってn型拡散領域2の導電率が大きくなる。したがって、本発明の第1の実施の形態に係る半導体装置では、接合型電界効果トランジスタTR2の導通抵抗が小さくなることを防ぐことができ、コンデンサCへの充電電流が小さくなることを防ぐことができる。
【0064】
なお、本発明の第1の実施の形態に係る半導体装置では、抵抗Rの抵抗値を調整することによってp型拡散領域3からn型拡散領域2へ注入されるホールの量および接合型電界効果トランジスタTR2の導通抵抗を適切に設定することができる。
【0065】
以上より、本発明の第1の実施の形態に係る半導体装置では、充電対象素子へ充電電流を効率的に供給することができる。
【0066】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0067】
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0068】
図3は、本発明の第2の実施の形態に係る半導体装置の構成を示す回路図である。
図3を参照して、半導体装置102は、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、ダイオードD2を備える。
【0069】
ダイオードD2は、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。
【0070】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0071】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、n+型拡散領域4とp拡散領域3との間でアバランシェを誘発する場合がある。
【0072】
しかしながら、本発明の第2の実施の形態に係る半導体装置では、電位Vbの急激な上昇の際にダイオードD2が順バイアス状態となるため、コンタクトCT1の電位が電源電圧Vccよりも大きくなることを防ぐことができる。
【0073】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0074】
したがって、本発明の第2の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0075】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0076】
<第3の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。
【0077】
図4は、本発明の第3の実施の形態に係る半導体装置の構成を示す回路図である。
図4を参照して、半導体装置103は、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、NPNトランジスタTR11を備える。NPNトランジスタTR11は、コレクタが電源電位ノードNL1に接続され、エミッタがコンデンサCの第1電極に接続され、ベースが抵抗Rの第2端に接続される。
【0078】
図5は、本発明の第3の実施の形態に係る半導体装置の構成を示す断面図である。
図5を参照して、半導体装置103は、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、n+型拡散領域11と、コンタクトCT11とを備える。
【0079】
n+型拡散領域11は、p型拡散領域3の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域11は、コンタクトCT11を介して電源電位ノードNL1に接続されるノードN4を有する。
【0080】
NPNトランジスタTR11は、n+型拡散領域11によって形成されるコレクタと、p型拡散領域3によって形成されるベースと、n型拡散領域2によって形成されるエミッタとを有する。NPNトランジスタTR11は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0081】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、接合型電界効果トランジスタTR2によるコンタクトCT2からコンデンサCへの充電電流と、NPNトランジスタTR11によるコンタクトCT11からコンデンサCへの充電電流との和になる。
【0082】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0083】
したがって、本発明の第3の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0084】
なお、本発明の第3の実施の形態に係る半導体装置は、n+型拡散領域11を備える構成であるとしたが、後述する本発明の第18の実施の形態に係る半導体装置と同様に、n+型拡散領域11を備えない構成とすることが可能である。この場合、p型拡散領域3は、コンタクトCT11を介して電源電位ノードNL1に接続されるノードN4を有する。
【0085】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0086】
<第4の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0087】
図6は、本発明の第4の実施の形態に係る半導体装置の構成を示す回路図である。
図6を参照して、半導体装置104は、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、ダイオードD11を備える。
【0088】
ダイオードD11は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD11は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0089】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0090】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0091】
しかしながら、本発明の第4の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD11を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0092】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0093】
したがって、本発明の第4の実施の形態に係る半導体装置では、本発明の第3の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0094】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0095】
<第5の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0096】
図7は、本発明の第5の実施の形態に係る半導体装置の構成を示す回路図である。
図7を参照して、半導体装置105は、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、NチャネルMOSトランジスタTR21を備える。
【0097】
NチャネルMOSトランジスタTR21は、ドレインが電源電位ノードNL1に接続され、ソースがコンデンサCの第1電極に接続され、ゲートが電源電位ノードNL1に接続される。
【0098】
図8は、本発明の第5の実施の形態に係る半導体装置の構成を示す断面図である。
図8を参照して、半導体装置105は、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、ゲート電極G21と、ゲート絶縁膜GF21とを備える。
【0099】
NチャネルMOSトランジスタTR21は、p型拡散領域3の表面上にゲート絶縁膜GF21を介して形成されるゲート電極G21と、n型拡散領域2によって形成されるソースと、n+型拡散領域11によって形成されるドレインとを有する。ゲート電極G21は、n型拡散領域2およびn+型拡散領域11に挟まれたp型拡散領域3におけるチャネル領域とゲート絶縁膜GF21を介して対向して設けられる。NチャネルMOSトランジスタTR21は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0100】
電位Vbが低下して電源電圧Vccより小さくなると、抵抗Rに流れる電流による電圧降下分、ゲート電極G21に正バイアス電圧が印加される。この正バイアス電圧がNチャネルMOSトランジスタTR21の閾値電圧より大きくなると、NチャネルMOSトランジスタTR21がオン状態となり、NチャネルMOSトランジスタTR21はn型拡散領域2を介してコンデンサCに充電電流を供給する。
【0101】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、接合型電界効果トランジスタTR2によるコンタクトCT2からコンデンサCへの充電電流と、NPNトランジスタTR11によるコンタクトCT11からコンデンサCへの充電電流と、NチャネルMOSトランジスタTR21によるコンタクトCT11からコンデンサCへの充電電流との和になる。
【0102】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0103】
したがって、本発明の第5の実施の形態に係る半導体装置では、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0104】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0105】
<第6の実施の形態>
本実施の形態は、第5の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第5の実施の形態に係る半導体装置と同様である。
【0106】
図9は、本発明の第6の実施の形態に係る半導体装置の構成を示す回路図である。
図9を参照して、半導体装置106は、本発明の第5の実施の形態に係る半導体装置105と比べて、さらに、ダイオードD21を備える。
【0107】
ダイオードD21は、ツェナーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD21は、印加される逆方向電圧を所定電圧値にクランプする。
【0108】
このような構成により、NチャネルMOSトランジスタTR21のゲート電極G21に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR21のゲート破壊を防ぐことができる。
【0109】
その他の構成および動作は第5の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0110】
したがって、本発明の第6の実施の形態に係る半導体装置では、本発明の第5の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0111】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0112】
<第7の実施の形態>
本実施の形態は、第5の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第5の実施の形態に係る半導体装置と同様である。
【0113】
図10は、本発明の第7の実施の形態に係る半導体装置の構成を示す回路図である。
図10を参照して、半導体装置107は、本発明の第5の実施の形態に係る半導体装置105と比べて、さらに、ダイオードD22を備える。
【0114】
ダイオードD22は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD22は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0115】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0116】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0117】
しかしながら、本発明の第7の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD22を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0118】
その他の構成および動作は第5の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0119】
したがって、本発明の第7の実施の形態に係る半導体装置では、本発明の第5の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0120】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0121】
<第8の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて接合型電界効果トランジスタの代わりにバイポーラトランジスタを備えた半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0122】
[構成および基本動作]
図11は、本発明の第8の実施の形態に係る半導体装置の構成を示す回路図である。
【0123】
図11を参照して、半導体装置108は、PNPトランジスタTR1と、NPNトランジスタTR31と、抵抗(電荷キャリア移動制限部)Rとを備える。
【0124】
抵抗Rの第1端が電源電位ノードNL1に接続される。PNPトランジスタTR1は、エミッタ(導通電極)が抵抗Rの第2端に接続され、コレクタ(導通電極)が接地電位ノードNG1に接続され、ベース(制御電極)がコンデンサCの第1電極に接続される。NPNトランジスタTR31は、コレクタが電源電位ノードNL1に接続され、エミッタがコンデンサCの第1電極に接続され、ベースが抵抗Rの第2端に接続される。
【0125】
図12は、本発明の第8の実施の形態に係る半導体装置の構成を示す断面図である。
図12を参照して、半導体装置108は、p−型基板(半導体層)1と、n型拡散領域(第1の半導体領域)2と、p型拡散領域(第2の半導体領域)3と、n+型拡散領域5と、p型拡散領域6と、n+型拡散領域7および8と、抵抗Rと、コンタクトCT1,CT3〜CT7,CT11と、n+型拡散領域(電荷キャリア移動制限部)11と、p+型拡散領域21〜23と、ゲート電極G1およびG2と、ゲート絶縁膜GF1およびGF2と、酸化膜Fとを備える。
【0126】
図12における点線は、p−型基板1およびn型拡散領域2の接合面から広がる空乏層の境界を示す。
【0127】
p−型基板1は、コンタクトCT7を介して接地電位ノードNG1に接続される。n型拡散領域2は、p−型基板1の主表面上に形成される。
【0128】
p型拡散領域3は、n型拡散領域2の表面に、p−型基板1の主表面と間隔をあけて形成される。p型拡散領域3は、電源電位ノードNL1に結合されるノードN3を有する。
【0129】
n+型拡散領域11は、p型拡散領域3の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域11は、コンタクトCT11を介して電源電位ノードNL1に接続されるノードN4を有する。n+型拡散領域11は、ノードN4からp−型基板1へのホール(電荷キャリア)の移動を制限する。
【0130】
n+型拡散領域5は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。n+型拡散領域5は、コンデンサCの第1電極に結合されるノードN1を有する。すなわち、n+型拡散領域5は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0131】
なお、半導体装置101は、n+型拡散領域5を備えない構成であってもよい。この場合、n型拡散領域2は、コンデンサCの第1電極に結合されるノードN1を有する。
【0132】
抵抗Rは、第1端が電源電位ノードNL1に接続され、第2端がコンタクトCT1を介してp型拡散領域3に接続される。抵抗Rは、ノードN3からp−型基板1へのホール(電荷キャリア)の移動を制限する。
【0133】
PNPトランジスタTR1は、p−型基板1によって形成されるコレクタと、n型拡散領域2によって形成されるベースと、p型拡散領域3によって形成されるエミッタとを有する。PNPトランジスタTR1は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0134】
NPNトランジスタTR31は、n+型拡散領域11によって形成されるコレクタと、p型拡散領域3によって形成されるベースと、n型拡散領域2によって形成されるエミッタとを有する。NPNトランジスタTR31は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0135】
p+型拡散領域21は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。p+型拡散領域21は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0136】
p+型拡散領域22は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3およびp+型拡散領域21と間隔をあけて形成される。p+型拡散領域22は、コンタクトCT5およびCT6を介してn+型拡散領域7に接続される。
【0137】
PチャネルMOSトランジスタTR51は、n型拡散領域2の表面上にゲート絶縁膜GF1を介して形成されるゲート電極G1と、p+型拡散領域21によって形成されるソースと、p+型拡散領域22によって形成されるドレインとを有する。ゲート電極G1は、p+型拡散領域21および22に挟まれたn型拡散領域2におけるチャネル領域とゲート絶縁膜GF1を介して対向して設けられる。
【0138】
p型拡散領域6は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3、n+型拡散領域5、p+型拡散領域21およびp+型拡散領域22と間隔をあけて形成される。
【0139】
n+型拡散領域7は、p型拡散領域6の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域7は、コンタクトCT5およびCT6を介してp+型拡散領域22に接続される。
【0140】
n+型拡散領域8は、p型拡散領域6の表面に、p−型基板1の主表面、n型拡散領域2およびn+型拡散領域7と間隔をあけて形成される。n+型拡散領域8は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0141】
NチャネルMOSトランジスタTR52は、p型拡散領域6の表面上にゲート絶縁膜GF2を介して形成されるゲート電極G2と、n+型拡散領域7によって形成されるドレインと、n+型拡散領域8によって形成されるソースとを有する。ゲート電極G2は、n+型拡散領域7および8に挟まれたp型拡散領域6におけるチャネル領域とゲート絶縁膜GF2を介して対向して設けられる。
【0142】
p+型拡散領域23は、p型拡散領域6の表面に、p−型基板1の主表面およびn+型拡散領域7と間隔をあけて形成される。p+型拡散領域23は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0143】
p型拡散領域3および6は、p−型基板1よりも不純物濃度が高い。p+型拡散領域21〜23は、p型拡散領域3および6よりも不純物濃度が高い。n+型拡散領域5,7,8,11は、n型拡散領域2よりも不純物濃度が高い。
【0144】
半導体装置101は、たとえば600Vの耐圧が要求される電力変換回路に対応するように設計される。この場合、p−型基板1の不純物濃度は5×1013/cm3〜5×1014/cm3であり、また、電源電圧Vccはたとえば15V〜30Vである。
【0145】
[動作]
次に、本発明の第8の実施の形態に係る半導体装置がコンデンサCを充電する際の動作について説明する。
【0146】
電源電圧Vccはたとえば15Vであり、高電圧HVはたとえば300Vである。高圧側駆動回路51の基準電圧端子T2の電位Vsはたとえば0V〜300Vの範囲で変化する。
【0147】
また、高圧側駆動回路51の電源電圧端子T1の電位VbはコンデンサCが保持している電圧分、電位Vsより大きくなる。
【0148】
ここで、電位Vsは高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて上下を繰り返すことから、電位Vbも電位Vsに対応して上下を繰り返す。すなわち、電位Vbは、Vb<Vccの状態とVb>Vccの状態を交互に繰り返す。
【0149】
ここで、電位Vbが低下して電源電圧Vccより小さくなると、PNPトランジスタTR1がオン状態となる、すなわちp型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加される。そうすると、p型拡散領域3からn型拡散領域2へホールが注入される、すなわち電源電位ノードNL1からコンデンサCへ抵抗R、p型拡散領域3、n型拡散領域2およびn+型拡散領域5を介して電流が供給され、コンデンサCが充電される。
【0150】
また、電位Vbが低下して電源電圧Vccより小さくなると、NPNトランジスタTR31はコンデンサCに電流を供給する。すなわち、電源電位ノードNL1からn+型拡散領域11、p型拡散領域3、n型拡散領域2およびn+型拡散領域5を介してコンデンサCへ電流が供給され、コンデンサCが充電される。
【0151】
一方、電位Vbが上昇して電源電圧Vccより大きくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に逆バイアス電圧が印加されることから、コンデンサCからn+型拡散領域5、n型拡散領域2、p型拡散領域3および抵抗Rを介した電源電位ノードNL1への逆流電流は阻止される。また、コンデンサCからn+型拡散領域5、n型拡散領域2、p型拡散領域3およびn+型拡散領域11を介した電源電位ノードNL1への逆流電流も同様に阻止される。
【0152】
このように、電位Vbが電源電圧Vcc以下となるたびにコンデンサCが充電されるため、コンデンサCをフローティング回路である高圧側駆動回路51の電源とすることができる。また、コンデンサCから電源電位ノードNL1への逆流電流を阻止することができる。
【0153】
ここで、p−型基板1、n型拡散領域2およびp型拡散領域3によって形成されるPNPトランジスタTR1において、コレクタ電流であるp型拡散領域3からp−型基板1への電流の方がベース電流であるp型拡散領域3からコンデンサCへの電流よりもPNPトランジスタTR1のhFE(電流増幅率)分大きくなる。すなわち、コンデンサCの充電時、p型拡散領域3からn型拡散領域2へ注入されるホールはほとんどp−型基板1へ流れてしまう。このため、半導体装置108が抵抗Rを備えないと仮定した場合、コンデンサCの充電時、電源電位ノードNL1からコンタクトCT1へ流れる電流が多くてもコンデンサCに到達する電流は少なくなってしまう。このため、電源電圧Vccを供給する電源の電力ロスがかなり大きくなってしまう。
【0154】
しかしながら、本発明の第8の実施の形態に係る半導体装置は、電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備える。このような構成により、抵抗Rにおける電圧降下分だけコンタクトCT1の電位は電源電圧Vccより小さくなる。したがって、本発明の第8の実施の形態に係る半導体装置では、p型拡散領域3からn型拡散領域2へ注入されるホールの量を制限することができ、電源の電力ロスを低減することができる。
【0155】
また、単に電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備えるだけの構成では、電源電位ノードNL1からp型拡散領域3を介してn型拡散領域2に流れ込むホールが抵抗Rによって少なくなるために、電源電位ノードNL1からコンデンサCへの充電電流が小さくなってしまう。
【0156】
しかしながら、本発明の第8の実施の形態に係る半導体装置は、p型拡散領域3の表面に、p−型基板1の主表面、n型拡散領域2と間隔をあけて形成され、電源電位ノードNL1に結合されるn+型拡散領域11を備える。このような構成により、n+型拡散領域11、p型拡散領域3およびn型拡散領域2によって形成されるNPNトランジスタTR31からn型拡散領域2を介してコンデンサCに充電電流を供給することができるため、電源電位ノードNL1からコンデンサCへの充電電流が小さくなることを防ぐことができる。
【0157】
また、非特許文献1記載の構成のように、コンデンサCに充電電流を供給する接合型電界効果トランジスタを備える構成では、電位Vbが低下して電源電圧Vccより小さくなる場合でも、n型拡散領域2においてp型拡散領域3からの空乏層が広がってしまう。このため、n型拡散領域2の抵抗が大きくなり、コンデンサCへの充電電流が小さくなってしまう。
【0158】
しかしながら、本発明の第8の実施の形態に係る半導体装置は、本発明の第1の実施の形態に係る半導体装置101とは異なり、電源電位ノードNL1に結合されるn+型拡散領域4を備えないことから、接合型電界効果トランジスタが形成されない。すなわち、n型拡散領域2においてp型拡散領域3からの空乏層が広がることを防ぐことができるため、n型拡散領域2の導通抵抗を小さくすることができ、電源電位ノードNL1からコンデンサCへの充電電流が小さくなることを防ぐことができる。
【0159】
また、本発明の第8の実施の形態に係る半導体装置では、p型拡散領域3が電源電位ノードNL1に結合される。このような構成により、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、n型拡散領域2においてp型拡散領域3からの空乏層が広がることを防ぐことができる。
【0160】
また、本発明の第8の実施の形態に係る半導体装置では、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、p型拡散領域3からn型拡散領域2へホールが注入される。この注入されたホールによってn型拡散領域2において導電率変調が起こる、すなわちn型拡散領域2に電子が集まることによってn型拡散領域2の導電率が大きくなる。したがって、本発明の第1の実施の形態に係る半導体装置では、接合型電界効果トランジスタTR2の導通抵抗が小さくなることを防ぐことができ、コンデンサCへの充電電流が小さくなることを防ぐことができる。
【0161】
なお、本発明の第8の実施の形態に係る半導体装置では、抵抗Rの抵抗値を調整することによってp型拡散領域3からn型拡散領域2へ注入されるホールの量および接合型電界効果トランジスタTR2の導通抵抗を適切に設定することができる。
【0162】
以上より、本発明の第8の実施の形態に係る半導体装置では、充電対象素子へ充電電流を効率的に供給することができる。
【0163】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0164】
<第9の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0165】
図13は、本発明の第9の実施の形態に係る半導体装置の構成を示す回路図である。
図13を参照して、半導体装置109は、本発明の第8の実施の形態に係る半導体装置103と比べて、さらに、ダイオードD31を備える。
【0166】
ダイオードD31は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD31は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0167】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0168】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0169】
しかしながら、本発明の第9の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD31を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0170】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0171】
したがって、本発明の第9の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0172】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0173】
<第10の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0174】
図14は、本発明の第10の実施の形態に係る半導体装置の構成を示す回路図である。
図14を参照して、半導体装置110は、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、NチャネルMOSトランジスタTR41と、接合型電界効果トランジスタTR42とを備える。
【0175】
NチャネルMOSトランジスタTR41は、ドレインが電源電位ノードNL1に接続され、ソースが抵抗Rの第2端に接続される。
【0176】
接合型電界効果トランジスタTR42は、ドレインがNチャネルMOSトランジスタTR41のゲートに接続され、ゲートが抵抗Rの第2端に接続され、ソースがコンデンサCの第1電極に接続される。
【0177】
図15は、本発明の第10の実施の形態に係る半導体装置の構成を示す断面図である。
図15を参照して、半導体装置110は、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、ゲート電極G41と、ゲート絶縁膜GF41と、n+型拡散領域4および12と、コンタクトCT2とを備える。
【0178】
n+型拡散領域4は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。n+型拡散領域4は、ゲート電極G41に結合されるノードN2を有する。すなわち、n+型拡散領域4は、コンタクトCT2を介してゲート電極G41に接続される。
【0179】
なお、半導体装置110は、n+型拡散領域4を備えない構成であってもよい。この場合、n型拡散領域2は、電源電位ノードNL1に結合されるノードN2を有する。
【0180】
n+型拡散領域12は、p型拡散領域3の表面に、p−型基板1の主表面、n型拡散領域2およびn+型拡散領域11と間隔をあけて形成される。n+型拡散領域12は、コンタクトCT1および抵抗Rを介して電源電位ノードNL1に接続されるノードN3を有する。
【0181】
NチャネルMOSトランジスタTR41は、p型拡散領域3の表面上にゲート絶縁膜GF41を介して形成されるゲート電極G41と、n+型拡散領域11によって形成されるドレインと、n+型拡散領域12によって形成されるソースとを有する。ゲート電極G41は、n+型拡散領域11およびn+型拡散領域12に挟まれたp型拡散領域3におけるチャネル領域とゲート絶縁膜GF41を介して対向して設けられる。NチャネルMOSトランジスタTR41は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0182】
接合型電界効果トランジスタTR42は、n型拡散領域2およびp型拡散領域3によって形成されるゲートと、n型拡散領域2によって形成され、ノードN2を介してゲート電極G41に結合されるドレインと、n型拡散領域2によって形成され、ノードN1を介してコンデンサCの第1電極に結合されるソースとを有する。
【0183】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0184】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0185】
しかしながら、本発明の第10の実施の形態に係る半導体装置では、電位Vbが上昇して電源電圧Vccより大きくなると、接合型電界効果トランジスタTR42がピンチオフするまではコンタクトCT2の電位が上昇する。コンタクトCT2の電位すなわちゲート電極G41の電位がNチャネルMOSトランジスタTR41の閾値電圧より大きくなると、NチャネルMOSトランジスタTR41がオン状態となり、n+型拡散領域11およびp型拡散領域3がn+型拡散領域12およびコンタクトCT1を介してショートする。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0186】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0187】
したがって、本発明の第10の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0188】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0189】
<第11の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0190】
図16は、本発明の第11の実施の形態に係る半導体装置の構成を示す回路図である。
図16を参照して、半導体装置111は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD41を備える。
【0191】
ダイオードD41は、ツェナーダイオードであり、電源電位ノードNL1に接続されるアノードと、ゲート電極G41に接続されるカソードとを有する。ダイオードD41は、印加される逆方向電圧を所定電圧値にクランプする。
【0192】
このような構成により、NチャネルMOSトランジスタTR41のゲート電極G41に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR41のゲート破壊を防ぐことができる。
【0193】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0194】
したがって、本発明の第11の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0195】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0196】
<第12の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0197】
図17は、本発明の第12の実施の形態に係る半導体装置の構成を示す回路図である。
図17を参照して、半導体装置112は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD42を備える。
【0198】
ダイオードD42は、ツェナーダイオードであり、抵抗Rの第2端すなわちp型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、ゲート電極G41に接続されるカソードとを有する。ダイオードD41は、印加される逆方向電圧を所定電圧値にクランプする。
【0199】
このような構成により、NチャネルMOSトランジスタTR41のゲート電極G41に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR41のゲート破壊を防ぐことができる。
【0200】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0201】
したがって、本発明の第12の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0202】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0203】
<第13の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0204】
図18は、本発明の第13の実施の形態に係る半導体装置の構成を示す回路図である。
図18を参照して、半導体装置113は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD43を備える。
【0205】
ダイオードD43は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD43は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0206】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0207】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0208】
しかしながら、本発明の第13の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD43を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0209】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0210】
したがって、本発明の第13の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0211】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0212】
<第14の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて電源電位ノードNL1からコンデンサCへの電流経路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0213】
図19は、本発明の第14の実施の形態に係る半導体装置の構成を示す回路図である。図20は、本発明の第14の実施の形態に係る半導体装置の構成を示す断面図である。
【0214】
図19および図20を参照して、半導体装置114は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD51を備える。
【0215】
ダイオードD51は、電源電位ノードNL1に接続されるアノードと、コンタクトCT2およびゲート電極G41に接続されるカソードとを有する。
【0216】
接合型電界効果トランジスタTR42は、ドレインがダイオードD51を介して電源電位ノードNL1に接続されることから、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0217】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、NPNトランジスタTR31によるコンタクトCT11からコンデンサCへの充電電流と、接合型電界効果トランジスタTR42によるコンタクトCT2からコンデンサCへの充電電流との和になる。
【0218】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0219】
したがって、本発明の第14の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0220】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0221】
<第15の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0222】
図21は、本発明の第15の実施の形態に係る半導体装置の構成を示す回路図である。
図21を参照して、半導体装置115は、本発明の第15の実施の形態に係る半導体装置115と比べて、さらに、NチャネルMOSトランジスタTR61を備える。
【0223】
NチャネルMOSトランジスタTR61は、ドレインが電源電位ノードNL1に接続され、ソースがコンデンサCの第1電極に接続され、ゲートが電源電位ノードNL1に接続される。
【0224】
図22は、本発明の第15の実施の形態に係る半導体装置の構成を示す断面図である。
図22を参照して、半導体装置115は、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、ゲート電極G61と、ゲート絶縁膜GF61とを備える。
【0225】
NチャネルMOSトランジスタTR61は、p型拡散領域3の表面上にゲート絶縁膜GF61を介して形成されるゲート電極G61と、n型拡散領域2によって形成されるソースと、n+型拡散領域11によって形成されるドレインとを有する。ゲート電極G61は、n型拡散領域2およびn+型拡散領域11に挟まれたp型拡散領域3におけるチャネル領域とゲート絶縁膜GF61を介して対向して設けられる。NチャネルMOSトランジスタTR61は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0226】
電位Vbが低下して電源電圧Vccより小さくなると、抵抗Rに流れる電流による電圧降下分、ゲート電極G61に正バイアス電圧が印加される。この正バイアス電圧がNチャネルMOSトランジスタTR61の閾値電圧より大きくなると、NチャネルMOSトランジスタTR61がオン状態となり、NチャネルMOSトランジスタTR61はn型拡散領域2を介してコンデンサCに充電電流を供給する。
【0227】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、NPNトランジスタTR31によるコンタクトCT11からコンデンサCへの充電電流と、NチャネルMOSトランジスタTR61によるコンタクトCT11からコンデンサCへの充電電流との和になる。
【0228】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0229】
したがって、本発明の第15の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0230】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0231】
<第16の実施の形態>
本実施の形態は、第15の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第15の実施の形態に係る半導体装置と同様である。
【0232】
図23は、本発明の第16の実施の形態に係る半導体装置の構成を示す回路図である。
図23を参照して、半導体装置116は、本発明の第15の実施の形態に係る半導体装置115と比べて、さらに、ダイオードD61を備える。
【0233】
ダイオードD61は、ツェナーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD61は、印加される逆方向電圧を所定電圧値にクランプする。
【0234】
このような構成により、NチャネルMOSトランジスタTR61のゲート電極G61に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR61のゲート破壊を防ぐことができる。
【0235】
その他の構成および動作は第15の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0236】
したがって、本発明の第16の実施の形態に係る半導体装置では、本発明の第15の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0237】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0238】
<第17の実施の形態>
本実施の形態は、第16の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第16の実施の形態に係る半導体装置と同様である。
【0239】
図24は、本発明の第17の実施の形態に係る半導体装置の構成を示す回路図である。
図24を参照して、半導体装置117は、本発明の第16の実施の形態に係る半導体装置116と比べて、さらに、ダイオードD62を備える。
【0240】
ダイオードD62は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD62は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0241】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0242】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0243】
しかしながら、本発明の第17の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD62を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0244】
その他の構成および動作は第16の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0245】
したがって、本発明の第17の実施の形態に係る半導体装置では、本発明の第16の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0246】
本発明の第17の実施の形態に係る半導体装置では、並列接続されたダイオードD61およびD62を備えることにより、NチャネルMOSトランジスタTR61のゲート破壊を防ぐことができるとともに、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。これは、本発明の第6,7,12,13の実施の形態に係る半導体装置についても同様である。
【0247】
なお、本発明の第1〜第17の実施の形態に係る半導体装置は、抵抗Rを備える構成であるとしたが、これに限定するものではない。p型拡散領域3の不純物濃度をたとえば1×1017/cm3と低くすることにより、n型拡散領域2からp型拡散領域3へ流入した電子をコンタクトCT1に到達させることが可能な場合には、p型拡散領域3からn型拡散領域2へ注入されるホールの量を相対的に減少させることができる。したがって、半導体装置が抵抗Rを備えない構成とすることができる。また、抵抗Rを不要とすることができる場合、たとえば本発明の第2の実施の形態に係る半導体装置102におけるダイオードD2が不要となる。すなわち、半導体装置がダイオードD2を備えない構成であっても、コンタクトCT1の電位が電源電圧Vccよりも大きくなることを防ぐことができ、n+型拡散領域4とp拡散領域3との間でアバランシェが誘発されることを防ぐことができる。
【0248】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0249】
<第18の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べてn+型拡散領域11を備えない構成とした半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0250】
図25は、本発明の第18の実施の形態に係る半導体装置の構成を示す断面図である。
図25を参照して、半導体装置118は、本発明の第8の実施の形態に係る半導体装置108と比べて、n+型拡散領域11を備えず、p+型拡散領域(電荷キャリア移動制限部)24をさらに備え、かつp型拡散領域3の代わりにp型拡散領域(電荷キャリア移動制限部)25を備える。
【0251】
p型拡散領域25は、n型拡散領域2からノードN4へ電荷キャリアが移動可能な所定値以下の不純物濃度を有する。たとえば、p型拡散領域25の不純物濃度は1×1017/cm3と低い。このような構成により、n型拡散領域2からp型拡散領域25へ流入した電子をコンタクトCT11に到達させることができる。したがって、NPNトランジスタTR31を、p型拡散領域25およびn型拡散領域2によって形成することができる。より詳細には、NPNトランジスタTR31は、p型拡散領域25によって形成されるベースおよびコレクタと、n型拡散領域2によって形成されるエミッタとを有する。NPNトランジスタTR31は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0252】
なお、この場合、n型拡散領域2からp型拡散領域25へ流入した電子をコンタクトCT11に到達させることにより、電源電位ノードNL1からコンタクトCT11およびp型拡散領域25を介してn型拡散領域2へ注入されるホールの量を相対的に減少させることができる。すなわち、半導体装置118は、n+型拡散領域11を備えなくても、電源電位ノードNL1からコンタクトCT11およびp型拡散領域25を介してn型拡散領域2へ注入されるホールの量を制限することができる。
【0253】
また、p+型拡散領域24は、p型拡散領域25の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。p型拡散領域25は、p+型拡散領域24を介してコンタクトCT1に接続される。このように、p型拡散領域25とコンタクトCT1との間にp型拡散領域25よりも不純物濃度の高いp+型拡散領域24を設けることにより、n型拡散領域2からp型拡散領域25へ流入した電子がコンタクトCT1に到達することを防ぐことができる。
【0254】
また、p型拡散領域25とコンタクトCT1との間にp型拡散領域25よりも不純物濃度の高いp+型拡散領域24を設ける構成により、電源電位ノードNL1からコンタクトCT1およびp型拡散領域25を介してn型拡散領域2へ注入されるホールの量を制限することができる。したがって、半導体装置118が抵抗Rを備えない構成とすることも可能である。
【0255】
さらに、半導体装置118がp+型拡散領域24を備えない構成であっても、図25の断面図において、コンタクトCT1すなわちノードN3と比べてコンタクトCT11すなわちノードN4を、コンタクトCT3すなわちノードN1に対して遠い位置に設け、コンタクトCT1およびCT11間の距離を所定値以上とすることにより、n型拡散領域2からp型拡散領域25へ流入した電子がコンタクトCT1に到達することをp型拡散領域25の内部抵抗によって防ぐことが可能である。
【0256】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0257】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなる。
【0258】
しかしながら、本発明の第18の実施の形態に係る半導体装置は、n+型拡散領域11を備えない。このような構成により、たとえば本発明の第9の実施の形態に係る半導体装置のようにショットキーダイオードを備える必要がなくなる。すなわち、本発明の第18の実施の形態に係る半導体装置では、p型拡散領域25およびコンタクトCT11間にpn接合が形成されないことから、コンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなった場合でも、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0259】
なお、半導体装置118がn+型拡散領域11を備えない場合、p型拡散領域25は、電源電位ノードNL1に結合されるノードN4を有する。
【0260】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0261】
したがって、本発明の第18の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0262】
なお、本発明の第1〜第18の実施の形態に係る半導体装置は、抵抗Rを備える構成であるとしたが、これに限定するものではない。p型拡散領域3が有する電気抵抗でp型拡散領域3からn型拡散領域2へ注入されるホールの量を制限することが可能な場合には、半導体装置が抵抗Rを備えない構成とすることができる。たとえば図2に示す断面図において、p型拡散領域3の紙面縦方向の長さを大きく形成したり、p型拡散領域3の紙面垂直方向の幅を小さく形成したりすることにより、p型拡散領域3からp−型基板1への電流経路の電気抵抗を大きくすることが可能である。より詳細には、たとえば図2に示す断面図において、n型拡散領域2およびp型拡散領域3の積層方向のp型拡散領域3の長さを所定値以上に形成したり、n型拡散領域2およびp型拡散領域3の積層方向のp型拡散領域3の幅を所定値以下に形成したりすることにより、p型拡散領域3からp−型基板1への電流経路の電気抵抗を大きくすることが可能である。
【0263】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0264】
<第19の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて抵抗Rを備えない構成とした半導体装置に関する。
【0265】
図26は、本発明の第19の実施の形態に係る半導体装置の構成を示す断面図である。
図26を参照して、半導体装置119は、本発明の第10の実施の形態に係る半導体装置110と比べて、抵抗Rを備えず、p型拡散領域3の代わりにp型拡散領域26を備え、コンタクトCT12をさらに備える。
【0266】
p型拡散領域26は、p型拡散領域26からn型拡散領域2へ注入されるホールの量を制限することが可能な電気抵抗を有する。たとえば、前述のように、図26に示す断面図において、n型拡散領域2およびp型拡散領域26の積層方向のp型拡散領域26の長さを所定値以上に形成したり、n型拡散領域2およびp型拡散領域26の積層方向のp型拡散領域26の幅を所定値以下に形成したりすることにより、p型拡散領域26からp−型基板1への電流経路の電気抵抗を大きくすることが可能である。このような構成により、電源電圧Vccを供給する電源の電力ロスを低減することができる。
【0267】
また、n+型拡散領域11およびn+型拡散領域12を所定長以上隔てて設けることにより、p型拡散領域26の内部抵抗が、半導体装置110におけるNチャネルMOSトランジスタTR41のドレインおよびソース間の抵抗Rの代わりとなる。
【0268】
コンタクトCT12は、p型拡散領域26に接続され、n+型拡散領域11と近接した位置に設けられる。コンタクトCT12は、n+型拡散領域11に接続されるコンタクトCT11を挟んでn+型拡散領域12に接続されるコンタクトCT1と対向して設けられる。このような構成により、NチャネルMOSトランジスタTR41がオン状態のときにp型拡散領域26の内部抵抗をショートすることができる。
【0269】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0270】
したがって、本発明の第19の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0271】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0272】
<第20の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて抵抗Rを備えない構成とした半導体装置に関する。
【0273】
図27は、本発明の第20の実施の形態に係る半導体装置の構成を示す断面図である。
図27を参照して、半導体装置120は、本発明の第1の実施の形態に係る半導体装置101と比べて、抵抗Rを備えず、p+型拡散領域(電荷キャリア移動制限部)27をさらに備える。
【0274】
p+型拡散領域27は、p型拡散領域3の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。p型拡散領域3は、p+型拡散領域27を介してコンタクトCT1に接続される。このように、p型拡散領域3とコンタクトCT1との間にp型拡散領域25よりも不純物濃度の高いp+型拡散領域27を配置することにより、電源電位ノードNL1からコンタクトCT1およびp型拡散領域3を介してn型拡散領域2へ注入されるホールの量を制限することができる。
【0275】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0276】
したがって、本発明の第20の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0277】
なお、本発明の第20の実施の形態に係る半導体装置120は、p+型拡散領域27を備える構成であるとしたが、これに限定するものではない。半導体装置120がp+型拡散領域27を備えない構成であっても、p型拡散領域3の代わりにたとえば1×1017/cm3と不純物濃度の低いp型拡散領域を備える構成により、n型拡散領域2からp型拡散領域へ流入した電子をコンタクトCT1に到達させることができる。したがって、電源電位ノードNL1からコンタクトCT1およびp型拡散領域を介してn型拡散領域2へ注入されるホールの量を相対的に減少させることができる。
【0278】
また、本発明の第1〜第20の実施の形態に係る半導体装置は、対応の断面図に示す断面構造を有するものであるとしたが、これに限定するものではない。半導体層および各半導体領域の導電型の関係、すなわちp型とn型との関係が逆であってもよい。この場合、たとえば本発明の第1の実施の形態に係る半導体装置では、電源電圧Vccは負電圧となり、ダイオードD1のカソードは電源電位ノードNL1に接続され、アノードはコンタクトCT2に接続される。
【0279】
また、本発明の第1〜第20の実施の形態に係る半導体装置は、対応の断面図に示す断面構造を有するものであるとしたが、これに限定するものではない。各拡散領域が横向きに積層されている構成であってもよいし、半導体装置がディスクリート部品で構成されていてもよい。
【0280】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0281】
1 p−型基板(半導体層)、2 n型拡散領域(第1の半導体領域)、3,6 p型拡散領域(第2の半導体領域)、4,5,7,8,12 n+型拡散領域、11 n+型拡散領域(電荷キャリア移動制限部)、21〜23 p+型拡散領域、24,27 p+型拡散領域(電荷キャリア移動制限部)、25 p型拡散領域(電荷キャリア移動制限部)、51 高圧側駆動回路、52 低圧側駆動回路、101〜120 半導体装置、201 駆動装置、202 電力変換装置、T1 電源電圧端子、T2 基準電圧端子、TR1 PNPトランジスタ、TR2,TR42 接合型電界効果トランジスタ、TR11,TR31 NPNトランジスタ、TR51,TR53 PチャネルMOSトランジスタ、TR21,TR41,TR52,TR54,TR61 NチャネルMOSトランジスタ、TR101 高圧側パワー半導体素子、TR102 低圧側パワー半導体素子、C コンデンサ(充電対象素子)、D1,D2,D11,D21,D22,D31,D41〜D43,D51,D61,D62 ダイオード、R 抵抗(電荷キャリア移動制限部)、CT1〜CT7,CT11,CT12 コンタクト、G1,G2,G21,G41,G61 ゲート電極、GF1,GF2,GF21,GF41,GF61 ゲート絶縁膜、F 酸化膜、N1〜N4 ノード、NL1,NL2 電源電位ノード、NG1〜NG3 接地電位ノード、HV 高電圧ノード。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、充電対象素子に充電電流を供給する半導体装置に関する。
【背景技術】
【0002】
IGBT(Insulated Gate Bipolar Transistor)等のパワー半導体素子を駆動する半導体装置が開発されている。このような半導体装置では、電位変動の大きいパワー半導体素子を駆動するための回路としてたとえばフローティング回路が用いられる。そして、このフローティング回路に電圧を供給する方式として、たとえばダイオードを介して電源電圧に接続されたコンデンサを電源として用いるブートストラップ方式が採用されている(たとえば、特許文献1〜3および非特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6−188372号公報
【特許文献2】特開2006−5182号公報
【特許文献3】特開2004−47937号公報
【非特許文献】
【0004】
【非特許文献1】Proceedings of The 13th International Symposium on Power Semiconductor Devices & ICs
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1〜3記載の構成では、電源からコンデンサへの充電電流の経路であるn型拡散領域が空乏層の広がりによって狭くなることから、充電電流が小さくなってしまう。
【0006】
また、非特許文献1には、ダイオードを構成するp型拡散領域およびn型拡散領域において、p型拡散領域からn型拡散領域へ注入されるホールがコンデンサではなくp−型基板へ流れてしまうことによる電力ロスを防ぐことは示唆されていない。
【0007】
それゆえに、本発明の目的は、充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0008】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第1導電型の半導体層と、充電対象素子の第1電極に結合される第1ノードと、電源電圧が供給される電源電位ノードに結合される第2ノードとを有し、半導体層の主表面上に形成される第2導電型の第1の半導体領域と、電源電位ノードに結合される第3ノードを有し、第1の半導体領域の表面において半導体層と間隔をあけて形成される第1導電型の第2の半導体領域と、第3ノードから半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
【0009】
またこの発明のさらに別の局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第1導電型の半導体層と、充電対象素子の第1電極に結合される第1ノードを有し、半導体層の主表面上に形成される第2導電型の第1の半導体領域と、電源電圧が供給される電源電位ノードに結合される第3ノードおよび第4ノードを有し、第1の半導体領域の表面において半導体層と間隔をあけて形成される第1導電型の第2の半導体領域と、第3ノードおよび第4ノードから半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。
【0010】
またこの発明のさらに別の局面に係わる半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第1端が電源電圧の供給される電源電位ノードに結合される抵抗と、第1導通電極が抵抗の第2端に結合され、第2導通電極が接地電圧の供給される接地電位ノードに結合され、制御電極が充電対象素子の第1電極に結合される第1のトランジスタと、第1導通電極が電源電位ノードに結合され、第2導通電極が充電対象素子の第1電極に結合され、制御電極が抵抗の第2端に結合される第2のトランジスタとを備える。
【発明の効果】
【0011】
本発明によれば、充電対象素子へ充電電流を効率的に供給することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施の形態に係る半導体装置の構成を示す回路図である。
【図2】本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。
【図3】本発明の第2の実施の形態に係る半導体装置の構成を示す回路図である。
【図4】本発明の第3の実施の形態に係る半導体装置の構成を示す回路図である。
【図5】本発明の第3の実施の形態に係る半導体装置の構成を示す断面図である。
【図6】本発明の第4の実施の形態に係る半導体装置の構成を示す回路図である。
【図7】本発明の第5の実施の形態に係る半導体装置の構成を示す回路図である。
【図8】本発明の第5の実施の形態に係る半導体装置の構成を示す断面図である。
【図9】本発明の第6の実施の形態に係る半導体装置の構成を示す回路図である。
【図10】本発明の第7の実施の形態に係る半導体装置の構成を示す回路図である。
【図11】本発明の第8の実施の形態に係る半導体装置の構成を示す回路図である。
【図12】本発明の第8の実施の形態に係る半導体装置の構成を示す断面図である。
【図13】本発明の第9の実施の形態に係る半導体装置の構成を示す回路図である。
【図14】本発明の第10の実施の形態に係る半導体装置の構成を示す回路図である。
【図15】本発明の第10の実施の形態に係る半導体装置の構成を示す断面図である。
【図16】本発明の第11の実施の形態に係る半導体装置の構成を示す回路図である。
【図17】本発明の第12の実施の形態に係る半導体装置の構成を示す回路図である。
【図18】本発明の第13の実施の形態に係る半導体装置の構成を示す回路図である。
【図19】本発明の第14の実施の形態に係る半導体装置の構成を示す回路図である。
【図20】本発明の第14の実施の形態に係る半導体装置の構成を示す断面図である。
【図21】本発明の第15の実施の形態に係る半導体装置の構成を示す回路図である。
【図22】本発明の第15の実施の形態に係る半導体装置の構成を示す断面図である。
【図23】本発明の第16の実施の形態に係る半導体装置の構成を示す回路図である。
【図24】本発明の第17の実施の形態に係る半導体装置の構成を示す回路図である。
【図25】本発明の第18の実施の形態に係る半導体装置の構成を示す断面図である。
【図26】本発明の第19の実施の形態に係る半導体装置の構成を示す断面図である。
【図27】本発明の第20の実施の形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0014】
<第1の実施の形態>
[構成および基本動作]
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す回路図である。
【0015】
図1を参照して、半導体装置101は、PNPトランジスタTR1と、接合型電界効果トランジスタ(JFET:Junction Field-Effect Transistor)TR2と、ダイオードD1と、抵抗(電荷キャリア移動制限部)Rとを備える。
【0016】
駆動装置201は、高圧側駆動回路51と、低圧側駆動回路52とを備える。高圧側駆動回路51は、PチャネルMOSトランジスタTR51と、NチャネルMOSトランジスタTR52と、コンデンサ(充電対象素子)Cと、電源電圧端子T1と、基準電圧端子T2とを含む。低圧側駆動回路52は、PチャネルMOSトランジスタTR53と、NチャネルMOSトランジスタTR54とを含む。
【0017】
電力変換装置202は、高圧側パワー半導体素子TR101と、低圧側パワー半導体素子TR102とを含む。
【0018】
なお、駆動装置201は、MOSトランジスタの代わりにバイポーラトランジスタを含む構成であってもよい。また、半導体装置101は、コンデンサCをさらに備える構成であってもよいし、高圧側駆動回路51をさらに備える構成であってもよいし、駆動装置201をさらに備える構成であってもよいし、また、駆動装置201および電力変換装置202をさらに備える構成であってもよい。
【0019】
電源電位ノードNL1およびNL2には電源電圧Vccが供給される。高電圧ノードHVにはたとえば数百ボルトの高電圧HVが供給される。接地電位ノードNG1〜NG3には接地電圧Vsubが供給される。
【0020】
抵抗Rの第1端が電源電位ノードNL1に接続される。ダイオードD1のアノードが電源電位ノードNL1に接続される。PNPトランジスタTR1は、エミッタ(導通電極)が抵抗Rの第2端に接続され、コレクタ(導通電極)が接地電位ノードNG1に接続され、ベース(制御電極)がコンデンサCの第1電極に接続される。接合型電界効果トランジスタTR2は、ドレイン(導通電極)がダイオードD1のカソードに接続され、ソース(導通電極)がコンデンサCの第1電極に接続され、ゲート(制御電極)が抵抗Rの第2端に接続される。
【0021】
コンデンサCは、第1電極が高圧側駆動回路51の電源電圧端子T1に接続され、第2電極が高圧側駆動回路51の基準電圧端子T2に接続される。より詳細には、PチャネルMOSトランジスタTR51のソースがコンデンサCの第1電極に接続され、ドレインがNチャネルMOSトランジスタTR52のドレインと、高圧側パワー半導体素子TR101のゲートとに接続される。NチャネルMOSトランジスタTR52のソースがコンデンサCの第2電極に接続される。
【0022】
高圧側駆動回路51の基準電圧端子T2は、直列接続された高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102の接続点に接続される。
【0023】
低圧側駆動回路52において、PチャネルMOSトランジスタTR53のソースが電源電位ノードNL2に接続され、ドレインがNチャネルMOSトランジスタTR54のドレインと、低圧側パワー半導体素子TR102のゲートとに接続される。PチャネルMOSトランジスタTR54のソースが接地電位ノードNG3に接続される。
【0024】
高圧側パワー半導体素子TR101のドレインが高電圧ノードNHに接続される。低圧側パワー半導体素子TR102のソースが接地電位ノードNG2に接続される。
【0025】
高圧側駆動回路51は、PチャネルMOSトランジスタTR51およびNチャネルMOSトランジスタTR52の各々のゲートに供給される制御電圧に基づいて、高圧側パワー半導体素子TR101のゲートに電圧を供給する。低圧側駆動回路52は、PチャネルMOSトランジスタTR53およびNチャネルMOSトランジスタTR54の各々のゲートに供給される制御電圧に基づいて、低圧側パワー半導体素子TR102のゲートに電圧を供給する。
【0026】
図2は、本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。
図2を参照して、半導体装置101は、p−型基板(半導体層)1と、n型拡散領域(第1の半導体領域)2と、p型拡散領域(第2の半導体領域)3と、n+型拡散領域4および5と、p型拡散領域6と、n+型拡散領域7および8と、抵抗Rと、ダイオードD1と、コンタクトCT1〜CT7と、p+型拡散領域21〜23と、ゲート電極G1およびG2と、ゲート絶縁膜GF1およびGF2と、酸化膜Fとを備える。
【0027】
図2における点線は、p−型基板1およびn型拡散領域2の接合面から広がる空乏層の境界を示す。
【0028】
p−型基板1は、コンタクトCT7を介して接地電位ノードNG1に接続される。n型拡散領域2は、p−型基板1の主表面上に形成される。
【0029】
p型拡散領域3は、n型拡散領域2の表面に、p−型基板1の主表面と間隔をあけて形成される。p型拡散領域3は、電源電位ノードNL1に結合されるノードN3を有する。
【0030】
n+型拡散領域4は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。n+型拡散領域4は、電源電位ノードNL1に結合されるノードN2を有する。すなわち、n+型拡散領域4は、コンタクトCT2およびダイオードD1を介して電源電位ノードNL1に接続される。
【0031】
n+型拡散領域5は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3およびn+型拡散領域4と間隔をあけて形成される。n+型拡散領域5は、コンデンサCの第1電極に結合されるノードN1を有する。すなわち、n+型拡散領域5は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0032】
なお、半導体装置101は、n+型拡散領域4および5を備えない構成であってもよい。この場合、n型拡散領域2は、コンデンサCの第1電極に結合されるノードN1と、電源電位ノードNL1に結合されるノードN2とを有する。
【0033】
抵抗Rは、第1端が電源電位ノードNL1に接続され、第2端がコンタクトCT1を介してp型拡散領域3に接続される。抵抗Rは、ノードN3からp−型基板1へのホール(電荷キャリア)の移動を制限する。
【0034】
PNPトランジスタTR1は、p−型基板1によって形成されるコレクタと、n型拡散領域2によって形成されるベースと、p型拡散領域3によって形成されるエミッタとを有する。PNPトランジスタTR1は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0035】
接合型電界効果トランジスタTR2は、n型拡散領域2およびp型拡散領域3によって形成されるゲートと、n型拡散領域2によって形成され、ノードN2を介して電源電位ノードNL1に結合されるドレインと、n型拡散領域2によって形成され、ノードN1を介してコンデンサCの第1電極に結合されるソースとを有する。接合型電界効果トランジスタTR2は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0036】
ダイオードD1は、コンタクトCT2を介して接合型電界効果トランジスタTR2のドレインに接続されるカソード(n型電極)と、電源電位ノードNL1および抵抗Rの第1端に接続されるアノード(p型電極)とを有する。
【0037】
p+型拡散領域21は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3およびn+型拡散領域4と間隔をあけて形成される。p+型拡散領域21は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0038】
p+型拡散領域22は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3、n+型拡散領域4,5およびp+型拡散領域21と間隔をあけて形成される。p+型拡散領域22は、コンタクトCT5およびCT6を介してn+型拡散領域7に接続される。
【0039】
PチャネルMOSトランジスタTR51は、n型拡散領域2の表面上にゲート絶縁膜GF1を介して形成されるゲート電極G1と、p+型拡散領域21によって形成されるソースと、p+型拡散領域22によって形成されるドレインとを有する。ゲート電極G1は、p+型拡散領域21および22に挟まれたn型拡散領域2におけるチャネル領域とゲート絶縁膜GF1を介して対向して設けられる。
【0040】
p型拡散領域6は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3、n+型拡散領域4,5、p+型拡散領域21およびp+型拡散領域22と間隔をあけて形成される。
【0041】
n+型拡散領域7は、p型拡散領域6の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域7は、コンタクトCT5およびCT6を介してp+型拡散領域22に接続される。
【0042】
n+型拡散領域8は、p型拡散領域6の表面に、p−型基板1の主表面、n型拡散領域2およびn+型拡散領域7と間隔をあけて形成される。n+型拡散領域8は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0043】
NチャネルMOSトランジスタTR52は、p型拡散領域6の表面上にゲート絶縁膜GF2を介して形成されるゲート電極G2と、n+型拡散領域7によって形成されるドレインと、n+型拡散領域8によって形成されるソースとを有する。ゲート電極G2は、n+型拡散領域7および8に挟まれたp型拡散領域6におけるチャネル領域とゲート絶縁膜GF2を介して対向して設けられる。
【0044】
p+型拡散領域23は、p型拡散領域6の表面に、p−型基板1の主表面およびn+型拡散領域7と間隔をあけて形成される。p+型拡散領域23は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0045】
p型拡散領域3および6は、p−型基板1よりも不純物濃度が高い。p+型拡散領域21〜23は、p型拡散領域3および6よりも不純物濃度が高い。n+型拡散領域4,5,7,8は、n型拡散領域2よりも不純物濃度が高い。
【0046】
半導体装置101は、たとえば600Vの耐圧が要求される電力変換回路に対応するように設計される。この場合、p−型基板1の不純物濃度は5×1013/cm3〜5×1014/cm3であり、また、電源電圧Vccはたとえば15V〜30Vである。
【0047】
なお、厳密には接合型電界効果トランジスタTR2のゲート電極は、接地電位ノードNG1に結合されるp−型基板1、および電源電位ノードNL1に結合されるp型拡散領域3の両方によって形成される。しかしながら、p型拡散領域3の不純物濃度はp−型基板1よりも大きいため、p型拡散領域3から伸びる空乏層の影響の方がp−型基板1から伸びる空乏層の影響よりも大きい。したがって、ここでは説明を簡単にするために接合型電界効果トランジスタTR2のゲート電極はp型拡散領域3およびn型拡散領域2によって形成されると仮定して説明している。
【0048】
[動作]
次に、本発明の第1の実施の形態に係る半導体装置がコンデンサCを充電する際の動作について説明する。
【0049】
電源電圧Vccはたとえば15Vであり、高電圧HVはたとえば300Vである。高圧側駆動回路51の基準電圧端子T2の電位Vsはたとえば0V〜300Vの範囲で変化する。
【0050】
また、高圧側駆動回路51の電源電圧端子T1の電位VbはコンデンサCが保持している電圧分、電位Vsより大きくなる。
【0051】
ここで、電位Vsは高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて上下を繰り返すことから、電位Vbも電位Vsに対応して上下を繰り返す。すなわち、電位Vbは、Vb<Vccの状態とVb>Vccの状態を交互に繰り返す。
【0052】
ここで、電位Vbが低下して電源電圧Vccより小さくなると、PNPトランジスタTR1がオン状態となる、すなわちp型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加される。そうすると、p型拡散領域3からn型拡散領域2へホールが注入される、すなわち電源電位ノードNL1からコンデンサCへ抵抗R、p型拡散領域3、n型拡散領域2およびn+型拡散領域5を介して電流が供給され、コンデンサCが充電される。
【0053】
また、電位Vbが低下して電源電圧Vccより小さくなると、接合型電界効果トランジスタTR2はコンデンサCに電流を供給する。すなわち、電源電位ノードNL1からダイオードD1、n+型拡散領域4、n型拡散領域2およびn+型拡散領域5を介してコンデンサCへ電流が供給され、コンデンサCが充電される。
【0054】
一方、電位Vbが上昇して電源電圧Vccより大きくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に逆バイアス電圧が印加されることから、コンデンサCからn+型拡散領域5、n型拡散領域2、p型拡散領域3および抵抗Rを介した電源電位ノードNL1への逆流電流は阻止される。
【0055】
また、電位Vbが上昇して電源電圧Vccより大きくなると、ダイオードD1に逆バイアス電圧が印加されることから、コンデンサCからn+型拡散領域5、n型拡散領域2、n+型拡散領域4およびダイオードD1を介した電源電位ノードNL1への逆流電流は阻止される。そして、電位Vbがさらに上昇してダイオードD1の破壊電圧に達する前に接合型電界効果トランジスタTR2はピンチオフする。すなわち、n型拡散領域2に空乏層が広がって電流経路が閉じられることにより、ダイオードD1に印加される電圧が破壊電圧に達することを防ぐことができる。
【0056】
このように、電位Vbが電源電圧Vcc以下となるたびにコンデンサCが充電されるため、コンデンサCをフローティング回路である高圧側駆動回路51の電源とすることができる。また、コンデンサCから電源電位ノードNL1への逆流電流を阻止することができる。
【0057】
ここで、p−型基板1、n型拡散領域2およびp型拡散領域3によって形成されるPNPトランジスタTR1において、コレクタ電流であるp型拡散領域3からp−型基板1への電流の方がベース電流であるp型拡散領域3からコンデンサCへの電流よりもPNPトランジスタTR1のhFE(電流増幅率)分大きくなる。すなわち、コンデンサCの充電時、p型拡散領域3からn型拡散領域2へ注入されるホールはほとんどp−型基板1へ流れてしまう。このため、半導体装置101が抵抗Rを備えないと仮定した場合、コンデンサCの充電時、電源電位ノードNL1からコンタクトCT1へ流れる電流が多くてもコンデンサCに到達する電流は少なくなってしまう。このため、電源電圧Vccを供給する電源の電力ロスがかなり大きくなってしまう。
【0058】
しかしながら、本発明の第1の実施の形態に係る半導体装置は、電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備える。このような構成により、抵抗Rにおける電圧降下分だけコンタクトCT1の電位は電源電圧Vccより小さくなる。したがって、本発明の第1の実施の形態に係る半導体装置では、p型拡散領域3からn型拡散領域2へ注入されるホールの量を制限することができ、電源の電力ロスを低減することができる。
【0059】
また、単に電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備えるだけの構成では、電源電位ノードNL1からp型拡散領域3を介してn型拡散領域2に流れ込むホールが抵抗Rによって少なくなるために、電源電位ノードNL1からコンデンサCへの充電電流が小さくなってしまう。
【0060】
しかしながら、本発明の第1の実施の形態に係る半導体装置では、n+型拡散領域4は、電源電位ノードNL1に結合されるノードN2を有する。このような構成により、n型拡散領域2およびp型拡散領域3によって形成される接合型電界効果トランジスタTR2からn型拡散領域2を介してコンデンサCに充電電流を供給することができるため、電源電位ノードNL1からコンデンサCへの充電電流が小さくなることを防ぐことができる。
【0061】
また、特許文献1〜3記載の構成のように、半導体装置101が抵抗Rを備えず、p型拡散領域3の電位が接地電位であると仮定すると、電位Vbが低下して電源電圧Vccより小さくなる場合でも、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に逆バイアス電圧が印加されるため、n型拡散領域2においてp型拡散領域3からの空乏層が広がってしまう。このため、接合型電界効果トランジスタTR2の導通抵抗すなわちコンタクトCT1およびCT3間の抵抗が大きくなり、接合型電界効果トランジスタTR2からコンデンサCへの充電電流が小さくなってしまう。
【0062】
しかしながら、本発明の第1の実施の形態に係る半導体装置では、p型拡散領域3が電源電位ノードNL1に結合される。このような構成により、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、n型拡散領域2においてp型拡散領域3からの空乏層が広がることを防ぐことができる。
【0063】
また、本発明の第1の実施の形態に係る半導体装置では、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、p型拡散領域3からn型拡散領域2へホールが注入される。この注入されたホールによってn型拡散領域2において導電率変調が起こる、すなわちn型拡散領域2に電子が集まることによってn型拡散領域2の導電率が大きくなる。したがって、本発明の第1の実施の形態に係る半導体装置では、接合型電界効果トランジスタTR2の導通抵抗が小さくなることを防ぐことができ、コンデンサCへの充電電流が小さくなることを防ぐことができる。
【0064】
なお、本発明の第1の実施の形態に係る半導体装置では、抵抗Rの抵抗値を調整することによってp型拡散領域3からn型拡散領域2へ注入されるホールの量および接合型電界効果トランジスタTR2の導通抵抗を適切に設定することができる。
【0065】
以上より、本発明の第1の実施の形態に係る半導体装置では、充電対象素子へ充電電流を効率的に供給することができる。
【0066】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0067】
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0068】
図3は、本発明の第2の実施の形態に係る半導体装置の構成を示す回路図である。
図3を参照して、半導体装置102は、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、ダイオードD2を備える。
【0069】
ダイオードD2は、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。
【0070】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0071】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、n+型拡散領域4とp拡散領域3との間でアバランシェを誘発する場合がある。
【0072】
しかしながら、本発明の第2の実施の形態に係る半導体装置では、電位Vbの急激な上昇の際にダイオードD2が順バイアス状態となるため、コンタクトCT1の電位が電源電圧Vccよりも大きくなることを防ぐことができる。
【0073】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0074】
したがって、本発明の第2の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0075】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0076】
<第3の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。
【0077】
図4は、本発明の第3の実施の形態に係る半導体装置の構成を示す回路図である。
図4を参照して、半導体装置103は、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、NPNトランジスタTR11を備える。NPNトランジスタTR11は、コレクタが電源電位ノードNL1に接続され、エミッタがコンデンサCの第1電極に接続され、ベースが抵抗Rの第2端に接続される。
【0078】
図5は、本発明の第3の実施の形態に係る半導体装置の構成を示す断面図である。
図5を参照して、半導体装置103は、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、n+型拡散領域11と、コンタクトCT11とを備える。
【0079】
n+型拡散領域11は、p型拡散領域3の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域11は、コンタクトCT11を介して電源電位ノードNL1に接続されるノードN4を有する。
【0080】
NPNトランジスタTR11は、n+型拡散領域11によって形成されるコレクタと、p型拡散領域3によって形成されるベースと、n型拡散領域2によって形成されるエミッタとを有する。NPNトランジスタTR11は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0081】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、接合型電界効果トランジスタTR2によるコンタクトCT2からコンデンサCへの充電電流と、NPNトランジスタTR11によるコンタクトCT11からコンデンサCへの充電電流との和になる。
【0082】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0083】
したがって、本発明の第3の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置101と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0084】
なお、本発明の第3の実施の形態に係る半導体装置は、n+型拡散領域11を備える構成であるとしたが、後述する本発明の第18の実施の形態に係る半導体装置と同様に、n+型拡散領域11を備えない構成とすることが可能である。この場合、p型拡散領域3は、コンタクトCT11を介して電源電位ノードNL1に接続されるノードN4を有する。
【0085】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0086】
<第4の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0087】
図6は、本発明の第4の実施の形態に係る半導体装置の構成を示す回路図である。
図6を参照して、半導体装置104は、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、ダイオードD11を備える。
【0088】
ダイオードD11は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD11は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0089】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0090】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0091】
しかしながら、本発明の第4の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD11を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0092】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0093】
したがって、本発明の第4の実施の形態に係る半導体装置では、本発明の第3の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0094】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0095】
<第5の実施の形態>
本実施の形態は、第3の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第3の実施の形態に係る半導体装置と同様である。
【0096】
図7は、本発明の第5の実施の形態に係る半導体装置の構成を示す回路図である。
図7を参照して、半導体装置105は、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、NチャネルMOSトランジスタTR21を備える。
【0097】
NチャネルMOSトランジスタTR21は、ドレインが電源電位ノードNL1に接続され、ソースがコンデンサCの第1電極に接続され、ゲートが電源電位ノードNL1に接続される。
【0098】
図8は、本発明の第5の実施の形態に係る半導体装置の構成を示す断面図である。
図8を参照して、半導体装置105は、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、ゲート電極G21と、ゲート絶縁膜GF21とを備える。
【0099】
NチャネルMOSトランジスタTR21は、p型拡散領域3の表面上にゲート絶縁膜GF21を介して形成されるゲート電極G21と、n型拡散領域2によって形成されるソースと、n+型拡散領域11によって形成されるドレインとを有する。ゲート電極G21は、n型拡散領域2およびn+型拡散領域11に挟まれたp型拡散領域3におけるチャネル領域とゲート絶縁膜GF21を介して対向して設けられる。NチャネルMOSトランジスタTR21は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0100】
電位Vbが低下して電源電圧Vccより小さくなると、抵抗Rに流れる電流による電圧降下分、ゲート電極G21に正バイアス電圧が印加される。この正バイアス電圧がNチャネルMOSトランジスタTR21の閾値電圧より大きくなると、NチャネルMOSトランジスタTR21がオン状態となり、NチャネルMOSトランジスタTR21はn型拡散領域2を介してコンデンサCに充電電流を供給する。
【0101】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、接合型電界効果トランジスタTR2によるコンタクトCT2からコンデンサCへの充電電流と、NPNトランジスタTR11によるコンタクトCT11からコンデンサCへの充電電流と、NチャネルMOSトランジスタTR21によるコンタクトCT11からコンデンサCへの充電電流との和になる。
【0102】
その他の構成および動作は第3の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0103】
したがって、本発明の第5の実施の形態に係る半導体装置では、本発明の第3の実施の形態に係る半導体装置103と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0104】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0105】
<第6の実施の形態>
本実施の形態は、第5の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第5の実施の形態に係る半導体装置と同様である。
【0106】
図9は、本発明の第6の実施の形態に係る半導体装置の構成を示す回路図である。
図9を参照して、半導体装置106は、本発明の第5の実施の形態に係る半導体装置105と比べて、さらに、ダイオードD21を備える。
【0107】
ダイオードD21は、ツェナーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD21は、印加される逆方向電圧を所定電圧値にクランプする。
【0108】
このような構成により、NチャネルMOSトランジスタTR21のゲート電極G21に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR21のゲート破壊を防ぐことができる。
【0109】
その他の構成および動作は第5の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0110】
したがって、本発明の第6の実施の形態に係る半導体装置では、本発明の第5の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0111】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0112】
<第7の実施の形態>
本実施の形態は、第5の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第5の実施の形態に係る半導体装置と同様である。
【0113】
図10は、本発明の第7の実施の形態に係る半導体装置の構成を示す回路図である。
図10を参照して、半導体装置107は、本発明の第5の実施の形態に係る半導体装置105と比べて、さらに、ダイオードD22を備える。
【0114】
ダイオードD22は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD22は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0115】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0116】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0117】
しかしながら、本発明の第7の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD22を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0118】
その他の構成および動作は第5の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0119】
したがって、本発明の第7の実施の形態に係る半導体装置では、本発明の第5の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0120】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0121】
<第8の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて接合型電界効果トランジスタの代わりにバイポーラトランジスタを備えた半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
【0122】
[構成および基本動作]
図11は、本発明の第8の実施の形態に係る半導体装置の構成を示す回路図である。
【0123】
図11を参照して、半導体装置108は、PNPトランジスタTR1と、NPNトランジスタTR31と、抵抗(電荷キャリア移動制限部)Rとを備える。
【0124】
抵抗Rの第1端が電源電位ノードNL1に接続される。PNPトランジスタTR1は、エミッタ(導通電極)が抵抗Rの第2端に接続され、コレクタ(導通電極)が接地電位ノードNG1に接続され、ベース(制御電極)がコンデンサCの第1電極に接続される。NPNトランジスタTR31は、コレクタが電源電位ノードNL1に接続され、エミッタがコンデンサCの第1電極に接続され、ベースが抵抗Rの第2端に接続される。
【0125】
図12は、本発明の第8の実施の形態に係る半導体装置の構成を示す断面図である。
図12を参照して、半導体装置108は、p−型基板(半導体層)1と、n型拡散領域(第1の半導体領域)2と、p型拡散領域(第2の半導体領域)3と、n+型拡散領域5と、p型拡散領域6と、n+型拡散領域7および8と、抵抗Rと、コンタクトCT1,CT3〜CT7,CT11と、n+型拡散領域(電荷キャリア移動制限部)11と、p+型拡散領域21〜23と、ゲート電極G1およびG2と、ゲート絶縁膜GF1およびGF2と、酸化膜Fとを備える。
【0126】
図12における点線は、p−型基板1およびn型拡散領域2の接合面から広がる空乏層の境界を示す。
【0127】
p−型基板1は、コンタクトCT7を介して接地電位ノードNG1に接続される。n型拡散領域2は、p−型基板1の主表面上に形成される。
【0128】
p型拡散領域3は、n型拡散領域2の表面に、p−型基板1の主表面と間隔をあけて形成される。p型拡散領域3は、電源電位ノードNL1に結合されるノードN3を有する。
【0129】
n+型拡散領域11は、p型拡散領域3の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域11は、コンタクトCT11を介して電源電位ノードNL1に接続されるノードN4を有する。n+型拡散領域11は、ノードN4からp−型基板1へのホール(電荷キャリア)の移動を制限する。
【0130】
n+型拡散領域5は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。n+型拡散領域5は、コンデンサCの第1電極に結合されるノードN1を有する。すなわち、n+型拡散領域5は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0131】
なお、半導体装置101は、n+型拡散領域5を備えない構成であってもよい。この場合、n型拡散領域2は、コンデンサCの第1電極に結合されるノードN1を有する。
【0132】
抵抗Rは、第1端が電源電位ノードNL1に接続され、第2端がコンタクトCT1を介してp型拡散領域3に接続される。抵抗Rは、ノードN3からp−型基板1へのホール(電荷キャリア)の移動を制限する。
【0133】
PNPトランジスタTR1は、p−型基板1によって形成されるコレクタと、n型拡散領域2によって形成されるベースと、p型拡散領域3によって形成されるエミッタとを有する。PNPトランジスタTR1は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0134】
NPNトランジスタTR31は、n+型拡散領域11によって形成されるコレクタと、p型拡散領域3によって形成されるベースと、n型拡散領域2によって形成されるエミッタとを有する。NPNトランジスタTR31は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0135】
p+型拡散領域21は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。p+型拡散領域21は、コンタクトCT3を介してコンデンサCの第1電極に接続される。
【0136】
p+型拡散領域22は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3およびp+型拡散領域21と間隔をあけて形成される。p+型拡散領域22は、コンタクトCT5およびCT6を介してn+型拡散領域7に接続される。
【0137】
PチャネルMOSトランジスタTR51は、n型拡散領域2の表面上にゲート絶縁膜GF1を介して形成されるゲート電極G1と、p+型拡散領域21によって形成されるソースと、p+型拡散領域22によって形成されるドレインとを有する。ゲート電極G1は、p+型拡散領域21および22に挟まれたn型拡散領域2におけるチャネル領域とゲート絶縁膜GF1を介して対向して設けられる。
【0138】
p型拡散領域6は、n型拡散領域2の表面に、p−型基板1の主表面、p型拡散領域3、n+型拡散領域5、p+型拡散領域21およびp+型拡散領域22と間隔をあけて形成される。
【0139】
n+型拡散領域7は、p型拡散領域6の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。n+型拡散領域7は、コンタクトCT5およびCT6を介してp+型拡散領域22に接続される。
【0140】
n+型拡散領域8は、p型拡散領域6の表面に、p−型基板1の主表面、n型拡散領域2およびn+型拡散領域7と間隔をあけて形成される。n+型拡散領域8は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0141】
NチャネルMOSトランジスタTR52は、p型拡散領域6の表面上にゲート絶縁膜GF2を介して形成されるゲート電極G2と、n+型拡散領域7によって形成されるドレインと、n+型拡散領域8によって形成されるソースとを有する。ゲート電極G2は、n+型拡散領域7および8に挟まれたp型拡散領域6におけるチャネル領域とゲート絶縁膜GF2を介して対向して設けられる。
【0142】
p+型拡散領域23は、p型拡散領域6の表面に、p−型基板1の主表面およびn+型拡散領域7と間隔をあけて形成される。p+型拡散領域23は、コンタクトCT4を介してコンデンサCの第2電極に接続される。
【0143】
p型拡散領域3および6は、p−型基板1よりも不純物濃度が高い。p+型拡散領域21〜23は、p型拡散領域3および6よりも不純物濃度が高い。n+型拡散領域5,7,8,11は、n型拡散領域2よりも不純物濃度が高い。
【0144】
半導体装置101は、たとえば600Vの耐圧が要求される電力変換回路に対応するように設計される。この場合、p−型基板1の不純物濃度は5×1013/cm3〜5×1014/cm3であり、また、電源電圧Vccはたとえば15V〜30Vである。
【0145】
[動作]
次に、本発明の第8の実施の形態に係る半導体装置がコンデンサCを充電する際の動作について説明する。
【0146】
電源電圧Vccはたとえば15Vであり、高電圧HVはたとえば300Vである。高圧側駆動回路51の基準電圧端子T2の電位Vsはたとえば0V〜300Vの範囲で変化する。
【0147】
また、高圧側駆動回路51の電源電圧端子T1の電位VbはコンデンサCが保持している電圧分、電位Vsより大きくなる。
【0148】
ここで、電位Vsは高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて上下を繰り返すことから、電位Vbも電位Vsに対応して上下を繰り返す。すなわち、電位Vbは、Vb<Vccの状態とVb>Vccの状態を交互に繰り返す。
【0149】
ここで、電位Vbが低下して電源電圧Vccより小さくなると、PNPトランジスタTR1がオン状態となる、すなわちp型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加される。そうすると、p型拡散領域3からn型拡散領域2へホールが注入される、すなわち電源電位ノードNL1からコンデンサCへ抵抗R、p型拡散領域3、n型拡散領域2およびn+型拡散領域5を介して電流が供給され、コンデンサCが充電される。
【0150】
また、電位Vbが低下して電源電圧Vccより小さくなると、NPNトランジスタTR31はコンデンサCに電流を供給する。すなわち、電源電位ノードNL1からn+型拡散領域11、p型拡散領域3、n型拡散領域2およびn+型拡散領域5を介してコンデンサCへ電流が供給され、コンデンサCが充電される。
【0151】
一方、電位Vbが上昇して電源電圧Vccより大きくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に逆バイアス電圧が印加されることから、コンデンサCからn+型拡散領域5、n型拡散領域2、p型拡散領域3および抵抗Rを介した電源電位ノードNL1への逆流電流は阻止される。また、コンデンサCからn+型拡散領域5、n型拡散領域2、p型拡散領域3およびn+型拡散領域11を介した電源電位ノードNL1への逆流電流も同様に阻止される。
【0152】
このように、電位Vbが電源電圧Vcc以下となるたびにコンデンサCが充電されるため、コンデンサCをフローティング回路である高圧側駆動回路51の電源とすることができる。また、コンデンサCから電源電位ノードNL1への逆流電流を阻止することができる。
【0153】
ここで、p−型基板1、n型拡散領域2およびp型拡散領域3によって形成されるPNPトランジスタTR1において、コレクタ電流であるp型拡散領域3からp−型基板1への電流の方がベース電流であるp型拡散領域3からコンデンサCへの電流よりもPNPトランジスタTR1のhFE(電流増幅率)分大きくなる。すなわち、コンデンサCの充電時、p型拡散領域3からn型拡散領域2へ注入されるホールはほとんどp−型基板1へ流れてしまう。このため、半導体装置108が抵抗Rを備えないと仮定した場合、コンデンサCの充電時、電源電位ノードNL1からコンタクトCT1へ流れる電流が多くてもコンデンサCに到達する電流は少なくなってしまう。このため、電源電圧Vccを供給する電源の電力ロスがかなり大きくなってしまう。
【0154】
しかしながら、本発明の第8の実施の形態に係る半導体装置は、電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備える。このような構成により、抵抗Rにおける電圧降下分だけコンタクトCT1の電位は電源電圧Vccより小さくなる。したがって、本発明の第8の実施の形態に係る半導体装置では、p型拡散領域3からn型拡散領域2へ注入されるホールの量を制限することができ、電源の電力ロスを低減することができる。
【0155】
また、単に電源電位ノードNL1とp型拡散領域3との間に接続される抵抗Rを備えるだけの構成では、電源電位ノードNL1からp型拡散領域3を介してn型拡散領域2に流れ込むホールが抵抗Rによって少なくなるために、電源電位ノードNL1からコンデンサCへの充電電流が小さくなってしまう。
【0156】
しかしながら、本発明の第8の実施の形態に係る半導体装置は、p型拡散領域3の表面に、p−型基板1の主表面、n型拡散領域2と間隔をあけて形成され、電源電位ノードNL1に結合されるn+型拡散領域11を備える。このような構成により、n+型拡散領域11、p型拡散領域3およびn型拡散領域2によって形成されるNPNトランジスタTR31からn型拡散領域2を介してコンデンサCに充電電流を供給することができるため、電源電位ノードNL1からコンデンサCへの充電電流が小さくなることを防ぐことができる。
【0157】
また、非特許文献1記載の構成のように、コンデンサCに充電電流を供給する接合型電界効果トランジスタを備える構成では、電位Vbが低下して電源電圧Vccより小さくなる場合でも、n型拡散領域2においてp型拡散領域3からの空乏層が広がってしまう。このため、n型拡散領域2の抵抗が大きくなり、コンデンサCへの充電電流が小さくなってしまう。
【0158】
しかしながら、本発明の第8の実施の形態に係る半導体装置は、本発明の第1の実施の形態に係る半導体装置101とは異なり、電源電位ノードNL1に結合されるn+型拡散領域4を備えないことから、接合型電界効果トランジスタが形成されない。すなわち、n型拡散領域2においてp型拡散領域3からの空乏層が広がることを防ぐことができるため、n型拡散領域2の導通抵抗を小さくすることができ、電源電位ノードNL1からコンデンサCへの充電電流が小さくなることを防ぐことができる。
【0159】
また、本発明の第8の実施の形態に係る半導体装置では、p型拡散領域3が電源電位ノードNL1に結合される。このような構成により、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、n型拡散領域2においてp型拡散領域3からの空乏層が広がることを防ぐことができる。
【0160】
また、本発明の第8の実施の形態に係る半導体装置では、電位Vbが低下して電源電圧Vccより小さくなると、p型拡散領域3およびn型拡散領域2によって形成されるpn接合に順バイアス電圧が印加されるため、p型拡散領域3からn型拡散領域2へホールが注入される。この注入されたホールによってn型拡散領域2において導電率変調が起こる、すなわちn型拡散領域2に電子が集まることによってn型拡散領域2の導電率が大きくなる。したがって、本発明の第1の実施の形態に係る半導体装置では、接合型電界効果トランジスタTR2の導通抵抗が小さくなることを防ぐことができ、コンデンサCへの充電電流が小さくなることを防ぐことができる。
【0161】
なお、本発明の第8の実施の形態に係る半導体装置では、抵抗Rの抵抗値を調整することによってp型拡散領域3からn型拡散領域2へ注入されるホールの量および接合型電界効果トランジスタTR2の導通抵抗を適切に設定することができる。
【0162】
以上より、本発明の第8の実施の形態に係る半導体装置では、充電対象素子へ充電電流を効率的に供給することができる。
【0163】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0164】
<第9の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0165】
図13は、本発明の第9の実施の形態に係る半導体装置の構成を示す回路図である。
図13を参照して、半導体装置109は、本発明の第8の実施の形態に係る半導体装置103と比べて、さらに、ダイオードD31を備える。
【0166】
ダイオードD31は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD31は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0167】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0168】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0169】
しかしながら、本発明の第9の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD31を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0170】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0171】
したがって、本発明の第9の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0172】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0173】
<第10の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0174】
図14は、本発明の第10の実施の形態に係る半導体装置の構成を示す回路図である。
図14を参照して、半導体装置110は、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、NチャネルMOSトランジスタTR41と、接合型電界効果トランジスタTR42とを備える。
【0175】
NチャネルMOSトランジスタTR41は、ドレインが電源電位ノードNL1に接続され、ソースが抵抗Rの第2端に接続される。
【0176】
接合型電界効果トランジスタTR42は、ドレインがNチャネルMOSトランジスタTR41のゲートに接続され、ゲートが抵抗Rの第2端に接続され、ソースがコンデンサCの第1電極に接続される。
【0177】
図15は、本発明の第10の実施の形態に係る半導体装置の構成を示す断面図である。
図15を参照して、半導体装置110は、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、ゲート電極G41と、ゲート絶縁膜GF41と、n+型拡散領域4および12と、コンタクトCT2とを備える。
【0178】
n+型拡散領域4は、n型拡散領域2の表面に、p−型基板1の主表面およびp型拡散領域3と間隔をあけて形成される。n+型拡散領域4は、ゲート電極G41に結合されるノードN2を有する。すなわち、n+型拡散領域4は、コンタクトCT2を介してゲート電極G41に接続される。
【0179】
なお、半導体装置110は、n+型拡散領域4を備えない構成であってもよい。この場合、n型拡散領域2は、電源電位ノードNL1に結合されるノードN2を有する。
【0180】
n+型拡散領域12は、p型拡散領域3の表面に、p−型基板1の主表面、n型拡散領域2およびn+型拡散領域11と間隔をあけて形成される。n+型拡散領域12は、コンタクトCT1および抵抗Rを介して電源電位ノードNL1に接続されるノードN3を有する。
【0181】
NチャネルMOSトランジスタTR41は、p型拡散領域3の表面上にゲート絶縁膜GF41を介して形成されるゲート電極G41と、n+型拡散領域11によって形成されるドレインと、n+型拡散領域12によって形成されるソースとを有する。ゲート電極G41は、n+型拡散領域11およびn+型拡散領域12に挟まれたp型拡散領域3におけるチャネル領域とゲート絶縁膜GF41を介して対向して設けられる。NチャネルMOSトランジスタTR41は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0182】
接合型電界効果トランジスタTR42は、n型拡散領域2およびp型拡散領域3によって形成されるゲートと、n型拡散領域2によって形成され、ノードN2を介してゲート電極G41に結合されるドレインと、n型拡散領域2によって形成され、ノードN1を介してコンデンサCの第1電極に結合されるソースとを有する。
【0183】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0184】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0185】
しかしながら、本発明の第10の実施の形態に係る半導体装置では、電位Vbが上昇して電源電圧Vccより大きくなると、接合型電界効果トランジスタTR42がピンチオフするまではコンタクトCT2の電位が上昇する。コンタクトCT2の電位すなわちゲート電極G41の電位がNチャネルMOSトランジスタTR41の閾値電圧より大きくなると、NチャネルMOSトランジスタTR41がオン状態となり、n+型拡散領域11およびp型拡散領域3がn+型拡散領域12およびコンタクトCT1を介してショートする。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0186】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0187】
したがって、本発明の第10の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0188】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0189】
<第11の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0190】
図16は、本発明の第11の実施の形態に係る半導体装置の構成を示す回路図である。
図16を参照して、半導体装置111は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD41を備える。
【0191】
ダイオードD41は、ツェナーダイオードであり、電源電位ノードNL1に接続されるアノードと、ゲート電極G41に接続されるカソードとを有する。ダイオードD41は、印加される逆方向電圧を所定電圧値にクランプする。
【0192】
このような構成により、NチャネルMOSトランジスタTR41のゲート電極G41に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR41のゲート破壊を防ぐことができる。
【0193】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0194】
したがって、本発明の第11の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0195】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0196】
<第12の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0197】
図17は、本発明の第12の実施の形態に係る半導体装置の構成を示す回路図である。
図17を参照して、半導体装置112は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD42を備える。
【0198】
ダイオードD42は、ツェナーダイオードであり、抵抗Rの第2端すなわちp型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、ゲート電極G41に接続されるカソードとを有する。ダイオードD41は、印加される逆方向電圧を所定電圧値にクランプする。
【0199】
このような構成により、NチャネルMOSトランジスタTR41のゲート電極G41に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR41のゲート破壊を防ぐことができる。
【0200】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0201】
したがって、本発明の第12の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0202】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0203】
<第13の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0204】
図18は、本発明の第13の実施の形態に係る半導体装置の構成を示す回路図である。
図18を参照して、半導体装置113は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD43を備える。
【0205】
ダイオードD43は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD43は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0206】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0207】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0208】
しかしながら、本発明の第13の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD43を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0209】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0210】
したがって、本発明の第13の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0211】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0212】
<第14の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて電源電位ノードNL1からコンデンサCへの電流経路を追加した半導体装置に関する。以下で説明する内容以外は第10の実施の形態に係る半導体装置と同様である。
【0213】
図19は、本発明の第14の実施の形態に係る半導体装置の構成を示す回路図である。図20は、本発明の第14の実施の形態に係る半導体装置の構成を示す断面図である。
【0214】
図19および図20を参照して、半導体装置114は、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、ダイオードD51を備える。
【0215】
ダイオードD51は、電源電位ノードNL1に接続されるアノードと、コンタクトCT2およびゲート電極G41に接続されるカソードとを有する。
【0216】
接合型電界効果トランジスタTR42は、ドレインがダイオードD51を介して電源電位ノードNL1に接続されることから、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0217】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、NPNトランジスタTR31によるコンタクトCT11からコンデンサCへの充電電流と、接合型電界効果トランジスタTR42によるコンタクトCT2からコンデンサCへの充電電流との和になる。
【0218】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0219】
したがって、本発明の第14の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置110と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0220】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0221】
<第15の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べてトランジスタを追加した半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0222】
図21は、本発明の第15の実施の形態に係る半導体装置の構成を示す回路図である。
図21を参照して、半導体装置115は、本発明の第15の実施の形態に係る半導体装置115と比べて、さらに、NチャネルMOSトランジスタTR61を備える。
【0223】
NチャネルMOSトランジスタTR61は、ドレインが電源電位ノードNL1に接続され、ソースがコンデンサCの第1電極に接続され、ゲートが電源電位ノードNL1に接続される。
【0224】
図22は、本発明の第15の実施の形態に係る半導体装置の構成を示す断面図である。
図22を参照して、半導体装置115は、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、ゲート電極G61と、ゲート絶縁膜GF61とを備える。
【0225】
NチャネルMOSトランジスタTR61は、p型拡散領域3の表面上にゲート絶縁膜GF61を介して形成されるゲート電極G61と、n型拡散領域2によって形成されるソースと、n+型拡散領域11によって形成されるドレインとを有する。ゲート電極G61は、n型拡散領域2およびn+型拡散領域11に挟まれたp型拡散領域3におけるチャネル領域とゲート絶縁膜GF61を介して対向して設けられる。NチャネルMOSトランジスタTR61は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0226】
電位Vbが低下して電源電圧Vccより小さくなると、抵抗Rに流れる電流による電圧降下分、ゲート電極G61に正バイアス電圧が印加される。この正バイアス電圧がNチャネルMOSトランジスタTR61の閾値電圧より大きくなると、NチャネルMOSトランジスタTR61がオン状態となり、NチャネルMOSトランジスタTR61はn型拡散領域2を介してコンデンサCに充電電流を供給する。
【0227】
このような構成により、コンデンサCに供給される充電電流は、p型拡散領域3からn型拡散領域2へ注入されるホールによるコンタクトCT1からコンデンサCへの充電電流と、NPNトランジスタTR31によるコンタクトCT11からコンデンサCへの充電電流と、NチャネルMOSトランジスタTR61によるコンタクトCT11からコンデンサCへの充電電流との和になる。
【0228】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0229】
したがって、本発明の第15の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置108と比べて、さらに、電源電位ノードNL1からコンデンサCへの電流経路の抵抗値を小さくすることができ、充電対象素子へ充電電流を効率的に供給することができる。
【0230】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0231】
<第16の実施の形態>
本実施の形態は、第15の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第15の実施の形態に係る半導体装置と同様である。
【0232】
図23は、本発明の第16の実施の形態に係る半導体装置の構成を示す回路図である。
図23を参照して、半導体装置116は、本発明の第15の実施の形態に係る半導体装置115と比べて、さらに、ダイオードD61を備える。
【0233】
ダイオードD61は、ツェナーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD61は、印加される逆方向電圧を所定電圧値にクランプする。
【0234】
このような構成により、NチャネルMOSトランジスタTR61のゲート電極G61に過渡的な過電圧が印加されることを防ぐことができ、NチャネルMOSトランジスタTR61のゲート破壊を防ぐことができる。
【0235】
その他の構成および動作は第15の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0236】
したがって、本発明の第16の実施の形態に係る半導体装置では、本発明の第15の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0237】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0238】
<第17の実施の形態>
本実施の形態は、第16の実施の形態に係る半導体装置と比べて保護回路を追加した半導体装置に関する。以下で説明する内容以外は第16の実施の形態に係る半導体装置と同様である。
【0239】
図24は、本発明の第17の実施の形態に係る半導体装置の構成を示す回路図である。
図24を参照して、半導体装置117は、本発明の第16の実施の形態に係る半導体装置116と比べて、さらに、ダイオードD62を備える。
【0240】
ダイオードD62は、ショットキーダイオードであり、p型拡散領域3すなわち抵抗Rの第2端に接続されるアノードと、電源電位ノードNL1に接続されるカソードとを有する。ダイオードD62は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さい。
【0241】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0242】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなり、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることから、コンデンサCから電源電位ノードNL1へ逆流電流が流れる場合がある。
【0243】
しかしながら、本発明の第17の実施の形態に係る半導体装置は、順方向電圧がp型拡散領域3およびn+型拡散領域11によって形成されるpn接合の順方向電圧より小さいダイオードD62を備える。このような構成により、p型拡散領域3およびn+型拡散領域11によって形成されるpn接合に順バイアス電圧が印加されることを防ぐことができるため、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0244】
その他の構成および動作は第16の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0245】
したがって、本発明の第17の実施の形態に係る半導体装置では、本発明の第16の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0246】
本発明の第17の実施の形態に係る半導体装置では、並列接続されたダイオードD61およびD62を備えることにより、NチャネルMOSトランジスタTR61のゲート破壊を防ぐことができるとともに、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。これは、本発明の第6,7,12,13の実施の形態に係る半導体装置についても同様である。
【0247】
なお、本発明の第1〜第17の実施の形態に係る半導体装置は、抵抗Rを備える構成であるとしたが、これに限定するものではない。p型拡散領域3の不純物濃度をたとえば1×1017/cm3と低くすることにより、n型拡散領域2からp型拡散領域3へ流入した電子をコンタクトCT1に到達させることが可能な場合には、p型拡散領域3からn型拡散領域2へ注入されるホールの量を相対的に減少させることができる。したがって、半導体装置が抵抗Rを備えない構成とすることができる。また、抵抗Rを不要とすることができる場合、たとえば本発明の第2の実施の形態に係る半導体装置102におけるダイオードD2が不要となる。すなわち、半導体装置がダイオードD2を備えない構成であっても、コンタクトCT1の電位が電源電圧Vccよりも大きくなることを防ぐことができ、n+型拡散領域4とp拡散領域3との間でアバランシェが誘発されることを防ぐことができる。
【0248】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0249】
<第18の実施の形態>
本実施の形態は、第8の実施の形態に係る半導体装置と比べてn+型拡散領域11を備えない構成とした半導体装置に関する。以下で説明する内容以外は第8の実施の形態に係る半導体装置と同様である。
【0250】
図25は、本発明の第18の実施の形態に係る半導体装置の構成を示す断面図である。
図25を参照して、半導体装置118は、本発明の第8の実施の形態に係る半導体装置108と比べて、n+型拡散領域11を備えず、p+型拡散領域(電荷キャリア移動制限部)24をさらに備え、かつp型拡散領域3の代わりにp型拡散領域(電荷キャリア移動制限部)25を備える。
【0251】
p型拡散領域25は、n型拡散領域2からノードN4へ電荷キャリアが移動可能な所定値以下の不純物濃度を有する。たとえば、p型拡散領域25の不純物濃度は1×1017/cm3と低い。このような構成により、n型拡散領域2からp型拡散領域25へ流入した電子をコンタクトCT11に到達させることができる。したがって、NPNトランジスタTR31を、p型拡散領域25およびn型拡散領域2によって形成することができる。より詳細には、NPNトランジスタTR31は、p型拡散領域25によって形成されるベースおよびコレクタと、n型拡散領域2によって形成されるエミッタとを有する。NPNトランジスタTR31は、n型拡散領域2を介してコンデンサCに充電電流を供給する。
【0252】
なお、この場合、n型拡散領域2からp型拡散領域25へ流入した電子をコンタクトCT11に到達させることにより、電源電位ノードNL1からコンタクトCT11およびp型拡散領域25を介してn型拡散領域2へ注入されるホールの量を相対的に減少させることができる。すなわち、半導体装置118は、n+型拡散領域11を備えなくても、電源電位ノードNL1からコンタクトCT11およびp型拡散領域25を介してn型拡散領域2へ注入されるホールの量を制限することができる。
【0253】
また、p+型拡散領域24は、p型拡散領域25の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。p型拡散領域25は、p+型拡散領域24を介してコンタクトCT1に接続される。このように、p型拡散領域25とコンタクトCT1との間にp型拡散領域25よりも不純物濃度の高いp+型拡散領域24を設けることにより、n型拡散領域2からp型拡散領域25へ流入した電子がコンタクトCT1に到達することを防ぐことができる。
【0254】
また、p型拡散領域25とコンタクトCT1との間にp型拡散領域25よりも不純物濃度の高いp+型拡散領域24を設ける構成により、電源電位ノードNL1からコンタクトCT1およびp型拡散領域25を介してn型拡散領域2へ注入されるホールの量を制限することができる。したがって、半導体装置118が抵抗Rを備えない構成とすることも可能である。
【0255】
さらに、半導体装置118がp+型拡散領域24を備えない構成であっても、図25の断面図において、コンタクトCT1すなわちノードN3と比べてコンタクトCT11すなわちノードN4を、コンタクトCT3すなわちノードN1に対して遠い位置に設け、コンタクトCT1およびCT11間の距離を所定値以上とすることにより、n型拡散領域2からp型拡散領域25へ流入した電子がコンタクトCT1に到達することをp型拡散領域25の内部抵抗によって防ぐことが可能である。
【0256】
ここで、高圧側パワー半導体素子TR101のドレインはたとえば数百Vの電圧に接続されている。この場合、高圧側パワー半導体素子TR101および低圧側パワー半導体素子TR102のスイッチング動作に応じて電位Vsは、たとえば1マイクロ秒で数百Vと急激に上昇する。
【0257】
このため、電位Vbの急激な上昇によって抵抗Rに変位電流が流れてコンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなる。
【0258】
しかしながら、本発明の第18の実施の形態に係る半導体装置は、n+型拡散領域11を備えない。このような構成により、たとえば本発明の第9の実施の形態に係る半導体装置のようにショットキーダイオードを備える必要がなくなる。すなわち、本発明の第18の実施の形態に係る半導体装置では、p型拡散領域25およびコンタクトCT11間にpn接合が形成されないことから、コンタクトCT1の電位が電源電圧Vccよりも大幅に大きくなった場合でも、コンデンサCから電源電位ノードNL1へ逆流電流が流れることを防ぐことができる。
【0259】
なお、半導体装置118がn+型拡散領域11を備えない場合、p型拡散領域25は、電源電位ノードNL1に結合されるノードN4を有する。
【0260】
その他の構成および動作は第8の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0261】
したがって、本発明の第18の実施の形態に係る半導体装置では、本発明の第8の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0262】
なお、本発明の第1〜第18の実施の形態に係る半導体装置は、抵抗Rを備える構成であるとしたが、これに限定するものではない。p型拡散領域3が有する電気抵抗でp型拡散領域3からn型拡散領域2へ注入されるホールの量を制限することが可能な場合には、半導体装置が抵抗Rを備えない構成とすることができる。たとえば図2に示す断面図において、p型拡散領域3の紙面縦方向の長さを大きく形成したり、p型拡散領域3の紙面垂直方向の幅を小さく形成したりすることにより、p型拡散領域3からp−型基板1への電流経路の電気抵抗を大きくすることが可能である。より詳細には、たとえば図2に示す断面図において、n型拡散領域2およびp型拡散領域3の積層方向のp型拡散領域3の長さを所定値以上に形成したり、n型拡散領域2およびp型拡散領域3の積層方向のp型拡散領域3の幅を所定値以下に形成したりすることにより、p型拡散領域3からp−型基板1への電流経路の電気抵抗を大きくすることが可能である。
【0263】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0264】
<第19の実施の形態>
本実施の形態は、第10の実施の形態に係る半導体装置と比べて抵抗Rを備えない構成とした半導体装置に関する。
【0265】
図26は、本発明の第19の実施の形態に係る半導体装置の構成を示す断面図である。
図26を参照して、半導体装置119は、本発明の第10の実施の形態に係る半導体装置110と比べて、抵抗Rを備えず、p型拡散領域3の代わりにp型拡散領域26を備え、コンタクトCT12をさらに備える。
【0266】
p型拡散領域26は、p型拡散領域26からn型拡散領域2へ注入されるホールの量を制限することが可能な電気抵抗を有する。たとえば、前述のように、図26に示す断面図において、n型拡散領域2およびp型拡散領域26の積層方向のp型拡散領域26の長さを所定値以上に形成したり、n型拡散領域2およびp型拡散領域26の積層方向のp型拡散領域26の幅を所定値以下に形成したりすることにより、p型拡散領域26からp−型基板1への電流経路の電気抵抗を大きくすることが可能である。このような構成により、電源電圧Vccを供給する電源の電力ロスを低減することができる。
【0267】
また、n+型拡散領域11およびn+型拡散領域12を所定長以上隔てて設けることにより、p型拡散領域26の内部抵抗が、半導体装置110におけるNチャネルMOSトランジスタTR41のドレインおよびソース間の抵抗Rの代わりとなる。
【0268】
コンタクトCT12は、p型拡散領域26に接続され、n+型拡散領域11と近接した位置に設けられる。コンタクトCT12は、n+型拡散領域11に接続されるコンタクトCT11を挟んでn+型拡散領域12に接続されるコンタクトCT1と対向して設けられる。このような構成により、NチャネルMOSトランジスタTR41がオン状態のときにp型拡散領域26の内部抵抗をショートすることができる。
【0269】
その他の構成および動作は第10の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0270】
したがって、本発明の第19の実施の形態に係る半導体装置では、本発明の第10の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0271】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0272】
<第20の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べて抵抗Rを備えない構成とした半導体装置に関する。
【0273】
図27は、本発明の第20の実施の形態に係る半導体装置の構成を示す断面図である。
図27を参照して、半導体装置120は、本発明の第1の実施の形態に係る半導体装置101と比べて、抵抗Rを備えず、p+型拡散領域(電荷キャリア移動制限部)27をさらに備える。
【0274】
p+型拡散領域27は、p型拡散領域3の表面に、p−型基板1の主表面およびn型拡散領域2と間隔をあけて形成される。p型拡散領域3は、p+型拡散領域27を介してコンタクトCT1に接続される。このように、p型拡散領域3とコンタクトCT1との間にp型拡散領域25よりも不純物濃度の高いp+型拡散領域27を配置することにより、電源電位ノードNL1からコンタクトCT1およびp型拡散領域3を介してn型拡散領域2へ注入されるホールの量を制限することができる。
【0275】
その他の構成および動作は第1の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【0276】
したがって、本発明の第20の実施の形態に係る半導体装置では、本発明の第1の実施の形態に係る半導体装置と同様に、充電対象素子へ充電電流を効率的に供給することができる。
【0277】
なお、本発明の第20の実施の形態に係る半導体装置120は、p+型拡散領域27を備える構成であるとしたが、これに限定するものではない。半導体装置120がp+型拡散領域27を備えない構成であっても、p型拡散領域3の代わりにたとえば1×1017/cm3と不純物濃度の低いp型拡散領域を備える構成により、n型拡散領域2からp型拡散領域へ流入した電子をコンタクトCT1に到達させることができる。したがって、電源電位ノードNL1からコンタクトCT1およびp型拡散領域を介してn型拡散領域2へ注入されるホールの量を相対的に減少させることができる。
【0278】
また、本発明の第1〜第20の実施の形態に係る半導体装置は、対応の断面図に示す断面構造を有するものであるとしたが、これに限定するものではない。半導体層および各半導体領域の導電型の関係、すなわちp型とn型との関係が逆であってもよい。この場合、たとえば本発明の第1の実施の形態に係る半導体装置では、電源電圧Vccは負電圧となり、ダイオードD1のカソードは電源電位ノードNL1に接続され、アノードはコンタクトCT2に接続される。
【0279】
また、本発明の第1〜第20の実施の形態に係る半導体装置は、対応の断面図に示す断面構造を有するものであるとしたが、これに限定するものではない。各拡散領域が横向きに積層されている構成であってもよいし、半導体装置がディスクリート部品で構成されていてもよい。
【0280】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0281】
1 p−型基板(半導体層)、2 n型拡散領域(第1の半導体領域)、3,6 p型拡散領域(第2の半導体領域)、4,5,7,8,12 n+型拡散領域、11 n+型拡散領域(電荷キャリア移動制限部)、21〜23 p+型拡散領域、24,27 p+型拡散領域(電荷キャリア移動制限部)、25 p型拡散領域(電荷キャリア移動制限部)、51 高圧側駆動回路、52 低圧側駆動回路、101〜120 半導体装置、201 駆動装置、202 電力変換装置、T1 電源電圧端子、T2 基準電圧端子、TR1 PNPトランジスタ、TR2,TR42 接合型電界効果トランジスタ、TR11,TR31 NPNトランジスタ、TR51,TR53 PチャネルMOSトランジスタ、TR21,TR41,TR52,TR54,TR61 NチャネルMOSトランジスタ、TR101 高圧側パワー半導体素子、TR102 低圧側パワー半導体素子、C コンデンサ(充電対象素子)、D1,D2,D11,D21,D22,D31,D41〜D43,D51,D61,D62 ダイオード、R 抵抗(電荷キャリア移動制限部)、CT1〜CT7,CT11,CT12 コンタクト、G1,G2,G21,G41,G61 ゲート電極、GF1,GF2,GF21,GF41,GF61 ゲート絶縁膜、F 酸化膜、N1〜N4 ノード、NL1,NL2 電源電位ノード、NG1〜NG3 接地電位ノード、HV 高電圧ノード。
【特許請求の範囲】
【請求項1】
充電対象素子に充電電流を供給する半導体装置であって、
第1導電型の半導体層と、
前記充電対象素子の第1電極に結合される第1ノードを有し、前記半導体層の主表面上に形成される第2導電型の第1の半導体領域と、
電源電圧が供給される電源電位ノードに結合される第2ノードおよび第3ノードを有し、前記第1の半導体領域の表面において前記半導体層と間隔をあけて形成される第1導電型の第2の半導体領域と、
前記第2ノードおよび前記第3ノードから前記半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える半導体装置。
【請求項2】
前記電荷キャリア移動制限部は、前記電源電位ノードと前記第2ノードとの間に接続される抵抗を含む請求項1記載の半導体装置。
【請求項3】
前記電荷キャリア移動制限部は、前記第2の半導体領域の表面において前記第1の半導体領域と間隔をあけて形成され、前記第2ノードを有するとともに前記第2の半導体領域よりも不純物濃度が高い第1導電型の半導体領域を含む請求項1記載の半導体装置。
【請求項4】
前記電荷キャリア移動制限部は、前記第2の半導体領域を含み、
前記第2の半導体領域は、前記第1の半導体領域から前記第3ノードへ電荷キャリアが移動可能な所定値以下の不純物濃度を有する請求項1記載の半導体装置。
【請求項5】
前記電荷キャリア移動制限部は、前記第2の半導体領域を含み、
前記第2の半導体領域は、前記第1の半導体領域および前記第2の半導体領域の積層方向の長さが所定値以上であるか、あるいは前記第1の半導体領域および前記第2の半導体領域の積層方向の幅が所定値以下である請求項1記載の半導体装置。
【請求項6】
前記電荷キャリア移動制限部は、前記第2の半導体領域の表面において前記第1の半導体領域と間隔をあけて形成され、前記第3ノードを有する第2導電型の第4の半導体領域を含む請求項1記載の半導体装置。
【請求項7】
前記半導体装置は、
前記半導体層によって形成される第1導通電極と、前記第1の半導体領域によって形成される制御電極と、前記第2の半導体領域によって形成される第2導通電極とを有する第1のトランジスタと、
前記第1の半導体領域によって形成される第1導通電極と、前記第2の半導体領域によって形成される制御電極および第2導通電極とを有する第2のトランジスタとを備える請求項1記載の半導体装置。
【請求項8】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記電源電位ノードに結合される第2導電型電極とを有し、順方向電圧が前記第2の半導体領域および前記第4の半導体領域間の順方向電圧より小さいダイオードを備える請求項6記載の半導体装置。
【請求項9】
前記第1の半導体領域は、さらに、第4ノードを有し、
前記半導体装置は、さらに、
前記第2ノードを有し、前記第2の半導体領域の表面において前記第1の半導体領域と間隔をあけて形成される第2導電型の第3の半導体領域と、
前記第3ノードを有し、前記第2の半導体領域の表面において前記第1の半導体領域および前記第3の半導体領域とそれぞれ間隔をあけて形成される第2導電型の第4の半導体領域と、
前記第2の半導体領域の表面上に絶縁膜を介して形成されるとともに前記第4ノードに結合される制御電極と、前記第3の半導体領域によって形成される第1導通電極と、前記第4の半導体領域によって形成される第2導通電極とを有する第3のトランジスタと、
前記第1の半導体領域および前記第2の半導体領域によって形成される制御電極と、前記第1の半導体領域によって形成される第1導通電極および第2導通電極とを有する第4のトランジスタとを備える請求項7記載の半導体装置。
【請求項10】
前記電荷キャリア移動制限部は、前記電源電位ノードと前記第2の半導体領域および前記第3の半導体領域との間に接続される抵抗を含む請求項9記載の半導体装置。
【請求項11】
前記半導体装置は、さらに、
前記電源電位ノードに結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項9記載の半導体装置。
【請求項12】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項9記載の半導体装置。
【請求項13】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記電源電位ノードに結合される第2導電型電極とを有し、順方向電圧が前記第2の半導体領域および前記第4の半導体領域間の順方向電圧より小さいダイオードを備える請求項9記載の半導体装置。
【請求項14】
前記第3のトランジスタの制御電極は、さらに、前記電源電位ノードに結合される請求項9記載の半導体装置。
【請求項15】
前記半導体装置は、さらに、
前記電源電位ノードに結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有するダイオードを備える請求項9記載の半導体装置。
【請求項16】
前記半導体装置は、さらに、
前記第2の半導体領域の表面上に絶縁膜を介して形成されるとともに前記電源電位ノードに結合される制御電極と、前記第1の半導体領域によって形成される第1導通電極と、前記第4の半導体領域によって形成される第2導通電極とを有する第5のトランジスタを備える請求項9記載の半導体装置。
【請求項17】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項16記載の半導体装置。
【請求項18】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、順方向電圧が前記第2の半導体領域および前記第4の半導体領域間の順方向電圧より小さいダイオードを備える請求項16記載の半導体装置。
【請求項19】
前記充電対象素子の第1電極は、直列接続された高圧側のパワー半導体素子および低圧側のパワー半導体素子のうちの前記高圧側のパワー半導体素子の制御電極に電圧を供給する駆動回路の電源電圧端子に接続され、
前記充電対象素子の第2電極は、前記駆動回路の基準電圧端子に接続され、
前記駆動回路の基準電圧端子は、前記高圧側のパワー半導体素子および前記低圧側のパワー半導体素子の接続点に接続される請求項1記載の半導体装置。
【請求項20】
充電対象素子に充電電流を供給する半導体装置であって、
第1端が電源電圧の供給される電源電位ノードに結合される抵抗と、
第1導通電極が前記抵抗の第2端に結合され、第2導通電極が接地電圧の供給される接地電位ノードに結合され、制御電極が前記充電対象素子の第1電極に結合される第1のトランジスタと、
第1導通電極が前記電源電位ノードに結合され、第2導通電極が前記充電対象素子の第1電極に結合され、制御電極が前記抵抗の第2端に結合される第2のトランジスタとを備える半導体装置。
【請求項21】
前記半導体装置は、さらに、
第1導通電極が前記電源電位ノードに結合され、第2導通電極が前記充電対象素子の第1電極に結合され、制御電極が前記抵抗の第2端に結合される第3のトランジスタを備える請求項20記載の半導体装置。
【請求項22】
前記半導体装置は、さらに、
第1導通電極が前記電源電位ノードに結合され、第2導通電極が前記抵抗の第2端に結合される第4のトランジスタと、
第1導通電極が前記第4のトランジスタの制御電極に結合され、第2導通電極が前記充電対象素子の第1電極に結合され、制御電極が前記抵抗の第2端に結合される第5のトランジスタとを備える請求項20記載の半導体装置。
【請求項23】
前記第4のトランジスタの制御電極は、さらに前記電源電位ノードに結合される請求項22記載の半導体装置。
【請求項24】
前記半導体装置は、さらに、
第1導通電極および制御電極が前記電源電位ノードに結合され、第2導通電極が前記充電対象素子の第1電極に結合される第6のトランジスタを備える請求項20記載の半導体装置。
【請求項25】
前記充電対象素子の第1電極は、直列接続された高圧側のパワー半導体素子および低圧側のパワー半導体素子のうちの前記高圧側のパワー半導体素子の制御電極に電圧を供給する駆動回路の電源電圧端子に接続され、
前記充電対象素子の第2電極は、前記駆動回路の基準電圧端子に接続され、
前記駆動回路の基準電圧端子は、前記高圧側のパワー半導体素子および前記低圧側のパワー半導体素子の接続点に接続される請求項20記載の半導体装置。
【請求項1】
充電対象素子に充電電流を供給する半導体装置であって、
第1導電型の半導体層と、
前記充電対象素子の第1電極に結合される第1ノードを有し、前記半導体層の主表面上に形成される第2導電型の第1の半導体領域と、
電源電圧が供給される電源電位ノードに結合される第2ノードおよび第3ノードを有し、前記第1の半導体領域の表面において前記半導体層と間隔をあけて形成される第1導電型の第2の半導体領域と、
前記第2ノードおよび前記第3ノードから前記半導体層への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える半導体装置。
【請求項2】
前記電荷キャリア移動制限部は、前記電源電位ノードと前記第2ノードとの間に接続される抵抗を含む請求項1記載の半導体装置。
【請求項3】
前記電荷キャリア移動制限部は、前記第2の半導体領域の表面において前記第1の半導体領域と間隔をあけて形成され、前記第2ノードを有するとともに前記第2の半導体領域よりも不純物濃度が高い第1導電型の半導体領域を含む請求項1記載の半導体装置。
【請求項4】
前記電荷キャリア移動制限部は、前記第2の半導体領域を含み、
前記第2の半導体領域は、前記第1の半導体領域から前記第3ノードへ電荷キャリアが移動可能な所定値以下の不純物濃度を有する請求項1記載の半導体装置。
【請求項5】
前記電荷キャリア移動制限部は、前記第2の半導体領域を含み、
前記第2の半導体領域は、前記第1の半導体領域および前記第2の半導体領域の積層方向の長さが所定値以上であるか、あるいは前記第1の半導体領域および前記第2の半導体領域の積層方向の幅が所定値以下である請求項1記載の半導体装置。
【請求項6】
前記電荷キャリア移動制限部は、前記第2の半導体領域の表面において前記第1の半導体領域と間隔をあけて形成され、前記第3ノードを有する第2導電型の第4の半導体領域を含む請求項1記載の半導体装置。
【請求項7】
前記半導体装置は、
前記半導体層によって形成される第1導通電極と、前記第1の半導体領域によって形成される制御電極と、前記第2の半導体領域によって形成される第2導通電極とを有する第1のトランジスタと、
前記第1の半導体領域によって形成される第1導通電極と、前記第2の半導体領域によって形成される制御電極および第2導通電極とを有する第2のトランジスタとを備える請求項1記載の半導体装置。
【請求項8】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記電源電位ノードに結合される第2導電型電極とを有し、順方向電圧が前記第2の半導体領域および前記第4の半導体領域間の順方向電圧より小さいダイオードを備える請求項6記載の半導体装置。
【請求項9】
前記第1の半導体領域は、さらに、第4ノードを有し、
前記半導体装置は、さらに、
前記第2ノードを有し、前記第2の半導体領域の表面において前記第1の半導体領域と間隔をあけて形成される第2導電型の第3の半導体領域と、
前記第3ノードを有し、前記第2の半導体領域の表面において前記第1の半導体領域および前記第3の半導体領域とそれぞれ間隔をあけて形成される第2導電型の第4の半導体領域と、
前記第2の半導体領域の表面上に絶縁膜を介して形成されるとともに前記第4ノードに結合される制御電極と、前記第3の半導体領域によって形成される第1導通電極と、前記第4の半導体領域によって形成される第2導通電極とを有する第3のトランジスタと、
前記第1の半導体領域および前記第2の半導体領域によって形成される制御電極と、前記第1の半導体領域によって形成される第1導通電極および第2導通電極とを有する第4のトランジスタとを備える請求項7記載の半導体装置。
【請求項10】
前記電荷キャリア移動制限部は、前記電源電位ノードと前記第2の半導体領域および前記第3の半導体領域との間に接続される抵抗を含む請求項9記載の半導体装置。
【請求項11】
前記半導体装置は、さらに、
前記電源電位ノードに結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項9記載の半導体装置。
【請求項12】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項9記載の半導体装置。
【請求項13】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記電源電位ノードに結合される第2導電型電極とを有し、順方向電圧が前記第2の半導体領域および前記第4の半導体領域間の順方向電圧より小さいダイオードを備える請求項9記載の半導体装置。
【請求項14】
前記第3のトランジスタの制御電極は、さらに、前記電源電位ノードに結合される請求項9記載の半導体装置。
【請求項15】
前記半導体装置は、さらに、
前記電源電位ノードに結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有するダイオードを備える請求項9記載の半導体装置。
【請求項16】
前記半導体装置は、さらに、
前記第2の半導体領域の表面上に絶縁膜を介して形成されるとともに前記電源電位ノードに結合される制御電極と、前記第1の半導体領域によって形成される第1導通電極と、前記第4の半導体領域によって形成される第2導通電極とを有する第5のトランジスタを備える請求項9記載の半導体装置。
【請求項17】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、印加される逆方向電圧を所定電圧値にクランプするダイオードを備える請求項16記載の半導体装置。
【請求項18】
前記半導体装置は、さらに、
前記第2の半導体領域に結合される第1導電型電極と、前記第3のトランジスタの制御電極に結合される第2導電型電極とを有し、順方向電圧が前記第2の半導体領域および前記第4の半導体領域間の順方向電圧より小さいダイオードを備える請求項16記載の半導体装置。
【請求項19】
前記充電対象素子の第1電極は、直列接続された高圧側のパワー半導体素子および低圧側のパワー半導体素子のうちの前記高圧側のパワー半導体素子の制御電極に電圧を供給する駆動回路の電源電圧端子に接続され、
前記充電対象素子の第2電極は、前記駆動回路の基準電圧端子に接続され、
前記駆動回路の基準電圧端子は、前記高圧側のパワー半導体素子および前記低圧側のパワー半導体素子の接続点に接続される請求項1記載の半導体装置。
【請求項20】
充電対象素子に充電電流を供給する半導体装置であって、
第1端が電源電圧の供給される電源電位ノードに結合される抵抗と、
第1導通電極が前記抵抗の第2端に結合され、第2導通電極が接地電圧の供給される接地電位ノードに結合され、制御電極が前記充電対象素子の第1電極に結合される第1のトランジスタと、
第1導通電極が前記電源電位ノードに結合され、第2導通電極が前記充電対象素子の第1電極に結合され、制御電極が前記抵抗の第2端に結合される第2のトランジスタとを備える半導体装置。
【請求項21】
前記半導体装置は、さらに、
第1導通電極が前記電源電位ノードに結合され、第2導通電極が前記充電対象素子の第1電極に結合され、制御電極が前記抵抗の第2端に結合される第3のトランジスタを備える請求項20記載の半導体装置。
【請求項22】
前記半導体装置は、さらに、
第1導通電極が前記電源電位ノードに結合され、第2導通電極が前記抵抗の第2端に結合される第4のトランジスタと、
第1導通電極が前記第4のトランジスタの制御電極に結合され、第2導通電極が前記充電対象素子の第1電極に結合され、制御電極が前記抵抗の第2端に結合される第5のトランジスタとを備える請求項20記載の半導体装置。
【請求項23】
前記第4のトランジスタの制御電極は、さらに前記電源電位ノードに結合される請求項22記載の半導体装置。
【請求項24】
前記半導体装置は、さらに、
第1導通電極および制御電極が前記電源電位ノードに結合され、第2導通電極が前記充電対象素子の第1電極に結合される第6のトランジスタを備える請求項20記載の半導体装置。
【請求項25】
前記充電対象素子の第1電極は、直列接続された高圧側のパワー半導体素子および低圧側のパワー半導体素子のうちの前記高圧側のパワー半導体素子の制御電極に電圧を供給する駆動回路の電源電圧端子に接続され、
前記充電対象素子の第2電極は、前記駆動回路の基準電圧端子に接続され、
前記駆動回路の基準電圧端子は、前記高圧側のパワー半導体素子および前記低圧側のパワー半導体素子の接続点に接続される請求項20記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図2】
【図3】
【図4】
【図5】
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【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【公開番号】特開2012−227535(P2012−227535A)
【公開日】平成24年11月15日(2012.11.15)
【国際特許分類】
【出願番号】特願2012−137718(P2012−137718)
【出願日】平成24年6月19日(2012.6.19)
【分割の表示】特願2007−63711(P2007−63711)の分割
【原出願日】平成19年3月13日(2007.3.13)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成24年11月15日(2012.11.15)
【国際特許分類】
【出願日】平成24年6月19日(2012.6.19)
【分割の表示】特願2007−63711(P2007−63711)の分割
【原出願日】平成19年3月13日(2007.3.13)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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