【課題】バイポーラトランジスタおよびその製造方法に関し、エミッタ・ベース接合部における正孔に対する価電子帯端のエネルギー障壁を大きくするとともに、欠陥の少ないエミッタ・ベース接合部を形成してベース電流の再結合電流成分を抑えることで、電流増幅率を大きくすることができる。
【解決手段】Ｓｉ元素からなるコレクタ層と、Ｓｉ，Ｇｅ，Ｃの元素から成るベース層と、Ｓｉ，Ｃの元素から成るＳｉＣｘ（ｘはＣの元素の組成比）を含むエミッタ層を備え、前記エミッタ層と前記ベース層との界面で、前記エミッタ層のＳｉＣｘはｘ＝０であり、前記エミッタ層と前記ベース層との界面から前記エミッタ層に向かう方向に、前記エミッタ層のＳｉＣｘのｘの値が増加することを特徴とする。 （もっと読む）

【課題】厚膜化しない場合であっても格子不整合を０．０８５％未満に緩和することが可能であり、これによりデバイス特性を向上させることの可能なメタモルフィックデバイスを提供する。
【解決手段】メタモルフィックバッファ層１２が基板１１（ＧａＡｓ基板）とトランジスタ動作部２０との間に設けられている。メタモルフィックバッファ層１２は基板１１上にＩｎＰ層（図示せず）を結晶成長させると共にそのＩｎＰ層の全体にＡｓをドープすることにより形成されたＡｓドープＩｎＰ層１２Ａである。 （もっと読む）

【課題】 ベース−コレクタ間容量をさらに減少させると同時に、カーク効果も遅延させ、かつコレクタ抵抗も低減させるＨＢＴデバイスを提供すること。
【解決手段】 バイポーラ・トランジスタ構造体は、コレクタ層の上に形成された真性ベース層と、真性ベース層の上に形成されたエミッタと、真性層の上に、エミッタに隣接して形成された外因性ベース層とを含む。リング状コレクタ注入構造体が、コレクタ層の上部分内に形成され、このリング状コレクタ注入構造体は、エミッタの周縁部分の下方に位置合わせされるように配置される。 （もっと読む）

【課題】ヘテロバリア効果による高電流動作時でのトランジスタ特性の劣化を抑制した、高性能なＳｉＧｅ−ＨＢＴを提供することにある。
【解決手段】ベース領域４は、エミッタ領域９からコレクタ領域３に向かい、Ｇｅ組成比が連続的に減少する第１の領域４ａと第２の領域４ｂを有し、第１の領域４ａにおけるＧｅ組成比の減少率が、第２の領域４ｂにおけるＧｅ組成比の減少率よりも小さくなっている。また、エミッタ領域９に接するベース領域５は、エミッタ領域９からコレクタ領域３に向かいＧｅ組成比が増加している。 （もっと読む）

【課題】本発明は、半導体装置において、装置の性能を向上できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、Ｓｉ基板１１の主表面上には、その垂直方向に対し、板状（あるいは、棒状）のＳｉポスト１１ａが形成されている。Ｓｉポスト１１ａでのキャリア移動度を向上させるために、Ｓｉポスト１１ａの各側面には、Ｓｉ基板１１の主表面と直交する垂直方向に伸び応力を与えるための、ストレス印加層２１が設置されてなる構成となっている。 （もっと読む）

【課題】金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけてシリコンゲルマニウム層５１を連続して形成する。次に、エミッタ５９領域のシリコンゲルマニウム層５１上にエミッタ５９を形成する。そして、エミッタ５９が形成された基板１上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する。その後、基板１上にＴｉを形成し熱処理を施して、チタンシリサイド膜６７を形成する。サイドウォール６１Ａを形成する工程では、ＬＯＣＯＳエッジ９０上にサイドウォール６１Ｂを付随的に形成する。 （もっと読む）

【課題】ベースコレクタ耐圧と電流増幅率を確保し、ベース抵抗を低減したヘテロ接合バイポーラトランジスタを提供する。
【解決手段】基板表面上に、エミッタコンタクト領域、第１の半導体材料からなるエミッタ領域、前記第１の半導体材料よりも禁制帯幅の小さな第２の半導体からなるベース領域、前記第１の半導体材料からなるコレクタ領域、コレクタコンタクト領域が前記基板表面に平行な方向に順次形成され、前記エミッタ領域、前記ベース領域、前記コレクタ領域と、前記基板表面との間に、前記第１の半導体材料よりも禁制幅の大きな第３の半導体材料からなるバッファ層を有するとともに、エミッタ電極、ベース電極、及びコレクタ電極がそれぞれ前記エミッタコンタクト領域、前記ベース領域、及び前記コレクタ領域に接して形成されたヘテロ接合バイポーラトランジスタである。 （もっと読む）

【課題】ベース抵抗が小さく優れた高周波特性を有する窒化物半導体バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】窒化物半導体バイポーラトランジスタにおいて、エミッタ層に接する形で形成されたコンタクト層がｎ型ＩｎＡｌＧａＮ４元混晶により形成され、前記エミッタ層と前記コンタクト層はその上に形成されたエミッタとの障壁高さが小さくＩｎＡｌＧａＮ４元混晶上ではオーミック電極コンタクト抵抗を小さくできる例えばＷＳｉエミッタ電極が庇となるように選択的に除去されており、このエミッタ電極をマスクとしてベース電極がセルフアライン工程にて形成される。このような構成にすることにより、エミッタ段差とベース電極端との間の距離を、十分に小さくし、ベース抵抗を低減できる。この結果、良好な高周波特性を有するバイポーラトランジスタを実現することが可能となる。 （もっと読む）

【課題】スイッチ用トランジスタとパワーアンプ用トランジスタとを１チップに集積し、それぞれがそれぞれに要求される特性を有する構成とすることができるようにする。
【解決手段】接合ゲート電界効果トランジスタ構成によるスイッチ用トラック２と、メタモルフィックヘテロ接合型バイポーラトランジスタ構成によるパワーアンプ用トランジスタ３とすることによってこれらトランジスタを同一基板１上に形成して低オン抵抗、高耐圧、低損失スイッチと高速動作、高電流利得を持つパワーアンプとの集積化モジュールとして実現できるようにする。 （もっと読む）

【課題】広い帯域にわたり、ジヨンソンリミットに近付かせる、バイポーラトランジスタを提供する。
【解決手段】コレクタ領域１、エミッタ領域２、ベース領域３とを有するバイポーラトランジスタであって、半導体領域４がコレクタ領域１とベース領域３との間に延在する。コレクタ領域１は、半導体領域４が完全に空乏化されると共に、半導体領域４における真性電界の大きさが、半導体領域４におけるドーピング濃度及びもたらされるドーピング形から少なくともほぼ独立するようにドーピングされる。ベース領域３とコレクタ領域１との間の比較的薄い半導体領域４により、高い遮断周波数及び改善された降伏電圧を備える著しく高速なバイポーラトランジスタが製造される。当該バイポーラトランジスタのコレクタ・エミッタ間降伏電圧と遮断周波数との積はジョンソンリミットを超えている。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴ形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板１上に低濃度のＮ型Ｓｉ層３を形成する。Ｎ型Ｓｉ層３は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層２中の不純物がＮ型Ｓｉ層３側にせり上がってくるが、埋め込み型不純物層２下部にカーボンが導入されている高速用ＨＢＴ形成領域は埋め込み不純物層２からの不純物拡散が促進され、リンのせり上がり量を大きくできる。 （もっと読む）

【課題】
従来よりも静電破壊耐圧を高くできる静電保護素子を提供する。
【解決手段】
ビルトインポテンシャルがSiGeのバンドギャップとほぼ同じになるn型Siとp型SiGeのpn接合を用いた静電保護素子を静電気が印加される端子と静電気を放電する端子間に接続することにより、n型Siとp型Siのpn接合に比べてpn接合に電流が流れはじめる電圧であるON電圧を低くでき、静電気が印加されて端子間電圧がまだ低い場合でも静電気が放電しはじめるようにして、静電破壊耐圧を上げる効果を得る。 （もっと読む）

【課題】 低電圧動作に有利であると共に、ベース層のシート抵抗を低減してfmaxの増大及びGainの増大、更には高効率動作を可能とし、また特にエミッタ層を制御性良く高品質に形成でき、エミッタ注入効率を安定して得ることのできるＨＢＴ構造を具備する（並びにこれを主要な構成要素とする）半導体装置を提供すること。
【解決手段】 第１導電型のエミッタ層と、第２導電型のベース層と、第１導電型のコレクタ層とを半導体基体上に有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）を具備する半導体装置において、前記エミッタ層及び前記コレクタ層はＧａＡｓを主成分とし、前記ベース層はＧｅを主成分とすることを特徴とする半導体装置。 （もっと読む）

【課題】庇部を有する電極の庇部下の空洞を絶縁膜で埋め込むことで、層間絶縁膜や配線の段切れ、配線の短絡等を防止することを可能とする。
【解決手段】基板１０に形成された導電層（エミッタキャップ層１５）に接続されるもので庇部２０ａ有するコンタクト電極（エミッタ電極）２０と、エミッタ電極２０の庇部２０ａ下の空洞２８部分に埋め込まれた絶縁膜３１と、エミッタ電極２０および絶縁膜３１側部を被覆する層間絶縁膜２１と、層間絶縁膜２１に形成された接続孔２４を通じてエミッタ電極２０に接続されるとともに、層間絶縁膜２１上をエミッタ電極２０上より電極周辺部に配設されている配線２７とを備えたことを特徴とする。 （もっと読む）

【課題】層厚の厚い高品質な窒化物半導体結晶層が、該結晶層内の歪を緩和させた状態で、再現性よく得られる半導体装置を提供すること。
【解決手段】基板１であるＳｉ基板上に、核形成層２であるＡｌＮ層(層厚１５０ｎｍ)、バッファ層３であるＩｎ_１−ＸＡｌ_ＸＮ組成傾斜層(層厚２１０ｎｍ、Ｉｎ組成１−Ｘは、上から下に向けて、０.１７から０.１まで変化、組成変化率 層厚３０ｍｎあたり０.０１)、窒化物半導体結晶層４である、ＧａＮ層(層厚１０００ｎｍ)およびＡｌＧａＮバリア層(層厚２５ｎｍ、Ａｌ組成０.２５)を、順次積層してなる積層構造を有する半導体装置を構成する。 （もっと読む）

【課題】 本願発明は、高コレクタ電流時、高速動作を維持できるＳｉＧｅＣヘテロ接合バイポーラトランジスタ、及びその製造方法を提供する。
【解決手段】 ＳｉＧｅＣヘテロ接合バイポーラトランジスタの代表例のコレクタは、ｎ型単結晶Ｓｉ層、及びｎ型単結晶ＳｉＧｅ層からなる。又、ベースは高濃度ｐ型単結晶ＳｉＧｅＣ層からなり、更にエミッタはｎ型単結晶Ｓｉ層からなる。ｎ型単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅＣ層のヘテロ界面において、ｐ型単結晶ＳｉＧｅＣ層のバンドギャップは、ｎ型単結晶ＳｉＧｅ層以上である。コレクタ電流の増加によって、実効的な中性ベースが拡大した場合でも、ｎ型単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅＣ層のヘテロ界面における伝導帯に、エネルギー障壁が発生しない。このため、電子の拡散が阻害されないことから、高注入状態においても、高速動作性能を維持できるヘテロ接合バイポーラトランジスタを実現でき、これを用いた回路の高性能化が可能となる。 （もっと読む）

【課題】結晶性が良く、低抵抗なｐ型窒化物半導体層を用いた半導体素子を提供する。
【解決手段】本発明の一実施例によれば、ｃ面サファイア基板１０２上に、ＥＣＲプラズマ成膜装置によりＡｌ_２Ｏ_３、ＡｌＯＮ、ＡｌＮ系の緩衝層１０４を堆積する。この緩衝層上に有機金属気相成長法により、１０００℃の水素雰囲気において、ＧａＮ層１０６を２μｍ成長する。その後、５ｎｍ厚のＭｇドープＡｌ_０．６Ｇａ_０．４Ｎ１３０と５ｎｍ厚のＧａＮ１５０とを交互に積層した超格子サブコレクタ１０８を０．５μｍ成長する。Ｍｇのドーピング濃度は、３×１０^１９ｃｍ^−３程度である。結晶成長後、Ｍｇ原子の活性化のために、窒素雰囲気において７００℃で１０分間の熱処理を行う。このようにして得られたｐ型窒化物半導体層は、正孔濃度が高く、大きな格子不整合を有するＡｌＧａＮ／ＩｎＧａＮ系においてもクラックを生じることなく、高いＡｌ組成のＡｌＧａＮを成長することができる。 （もっと読む）

【課題】真性ベース領域に内在する格子歪み量の減少を防止し、高速性に優れたヘテロ接合バイポーラトランジスタを安定して提供することにある。
【解決手段】ベース領域がＳｉＧｅ混晶からなるＳｉＧｅ−ＨＢＴであって、ベース領域は、コレクタ領域１及びエミッタ領域６と接合する真性ベース領域３と、真性ベース領域３とベース電極５とを接続する外部ベース領域４とで構成されている。真性ベース領域３及び外部ベース領域４には、一導電型の第１の不純物がドープされているとともに、外部ベース領域４には、第２の不純物がさらにドープされている。第１の不純物は、その原子半径がＳｉの原子半径よりも小さいもの（例えば、ボロン等）、第２の不純物は、その原子半径が第１の原子半径よりも大きなもの（例えば、Ｇｅ、Ｉｎ、Ｇａ等）が選ばれる。 （もっと読む）

【課題】特にＧａＡｓＳｂ系ベース層を有するＨＢＴにおいて、ＨＢＴ素子の特性を劣化させることなく、素子表面を部分的に不活性化するＨＢＴを提供する。
【解決手段】所定の材質の基板１上に形成したコレクタ層３、ベース層４、エミッタ層５を含む層構造の少なくとも側壁をＡｌ酸化膜８で覆っている構造とする。基板１としてＩｎＰを、ベース層４に、少なくとも一層はＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ（ｙ）Ｓｂ（１−ｙ）を用いる（ｘ，ｙ：組成比、０．０≦ｘ≦０．２，０．２≦ｙ≦０．８）。すなわち、基板１上に、エミッタ層５、ベース層４、コレクタ層３を含むＨＢＴの層構造を結晶成長により作製した後、エッチングによりメサ状に加工し、さらに、表面に堆積させた前記Ａｌ化合物を酸化させることによりＡｌ酸化膜８を形成し、電極形成領域に堆積させたＡｌ酸化膜８をエッチングにより除去して電極９を形成する。 （もっと読む）

【課題】ＲＦバイポーラトランジスタにおける高利得化および高効率化を実現できる技術を提供する。
【解決手段】平面でコレクタ引き出し領域７を取り囲み、分離部６、コレクタ領域４およびコレクタ埋め込み領域２を貫通して基板１に達する溝８内に絶縁膜を埋め込んで形成した分離部８Ａによってｐ^＋型の分離領域３とｎ^＋型のコレクタ埋め込み領域２との間、およびｐ^＋型の分離領域５とｎ型のコレクタ領域４（ｎ^＋型のコレクタ引き出し領域７）との間での素子分離を行う。また、絶縁膜１６、酸化シリコン膜１２、９、半導体領域７Ｐおよび分離領域５、３を貫通し基板１に達する溝１７内に導電性膜を埋め込んで形成した導電体層１８によってエミッタ配線（配線２２Ｄ）と基板１との間の電流経路を形成し、エミッタ配線と基板１との間のインピーダンスを低減する。 （もっと読む）