【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】同一基板に形成されるＨＢＴとＦＥＴとの相互影響を低減する。
【解決手段】第１半導体と、第１半導体の上方に形成された第２半導体とを備え、第２半導体は、Ｐ型の伝導型を示す不純物またはＮ型の伝導型を示す第１不純物原子と、第２半導体が第１不純物原子を有する場合のフェルミ準位を、第２半導体が第１不純物原子を有しない場合のフェルミ準位に近づける第２不純物原子とを有する半導体基板を提供する。一例として、当該第２半導体の多数キャリアは電子であり、第２不純物原子は、第１不純物原子を有する第２半導体のフェルミ準位を下降させる。第２半導体は３−５族化合物半導体であり、第２不純物原子が、ベリリウム、ボロン、炭素、マグネシウム、および亜鉛からなる群から選択された少なくとも１つであってもよい。 （もっと読む）

【課題】高電流注入における高周波特性が改善されたダブルヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】基板１上に、サブコレクタ層２、コレクタ層、ベース層４、エミッタ層５、キャップ層６が順次積層されたダブルヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層が、第１の半導体層３１と第２の半導体層３２の積層構造から形成され、第１の半導体層３１と第２の半導体層３２がＴｙｐｅ−ＩＩ型のヘテロ接合を形成し、第２の半導体層３２とベース層４がホモ接合あるいはＴｙｐｅ−Ｉ型のヘテロ接合を形成することを特徴とするダブルヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法を提供する。
【解決手段】シリコンに不純物原子が導入された不純物領域１０４を有するベース基板１０２と、不純物領域１０４に接して設けられている複数のシード体１１２と、複数のシード体１１２の各々に接して設けられ、複数のシード体１１２の各々とそれぞれ格子整合または擬格子整合する複数の化合物半導体１１４とを備える半導体基板１００。当該半導体基板１００は、ベース基板１０２上に設けられ、不純物領域１０４の少なくとも一部を露出する複数の開口が設けられた阻害体をさらに備えてもよい。 （もっと読む）

【課題】エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化することが容易で、微細化に適したヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】エミッタ層は、第１の半導体層１１と、第２の半導体層１２と、第３の半導体層１３との積層構造からなり、第３の半導体層１３は、第２の半導体層１２に対してウェット・エッチングにより選択的に除去でき、第２の半導体層１２は、第１の半導体層１１に対してウェット・エッチングにより選択的に除去でき、第１の半導体層１１と第３の半導体層１３のバンドギャップはベース層４のバンドギャップよりも大きく、第２の半導体層１２は不純物添加によって縮退しており、第３の半導体層１３は不純物添加によって中性領域を形成しているヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】コレクタ層に用いる材料のバンドギャップを大きくし、コレクタ層の膜厚・キャリア濃度を変更せずに高耐圧化を図ることができるヘテロ接合バイポーラトランジスタを提供する。
【解決手段】半絶縁性化合物半導体基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層、エミッタコンタクト層、ノンアロイ層が順次形成されてなるヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層はＩｎＧａＰからなり、前記コレクタ層はＡｌ_xＧａ_(1-x)Ａｓ（０≦ｘ≦１）からなり、さらに前記コレクタ層は、前記サブコレクタ層側から前記ベース層側へｘが大きくなるグレーデッド層と、前記グレーデッド層上に形成されるｘが一定の定混晶比層とを有するものである。 （もっと読む）

【課題】バイポーラトランジスタにおいて、耐圧改善のためにコレクタ濃度を低くした際のトランジスタとしての性能低下を抑制する。
【解決手段】バイポーラトランジスタ１００は、コレクタ層３上に、エピタキシャル成長されたヘテロ接合の真性ベース層５０を有する。真性ベース層５０は、分離層４に囲まれたコレクタ層３上に配置され、コレクタ層３の表面部に、Ｎ型不純物層３０が形成されている。Ｎ型不純物層３０の不純物濃度は、Ｎ型不純物層３０の下方におけるコレクタ層３の不純物濃度よりも高い。Ｎ型不純物層３０と真性ベース層５０との間に、Ｎ型不純物層３０及び真性ベース層５０よりも不純物濃度が低いエピタキシャル成長層が形成されている。 （もっと読む）

【課題】単一半導体基板上にＨＢＴおよびＦＥＴのような複数異なる種類のデバイスを形成するに適した半導体基板を製造する方法を提供する。
【解決手段】半導体を結晶成長させる反応容器内に第１不純物原子を構成要素として有する単体または化合物を含む第１不純物ガスを導入する段階を含む複数の段階を繰り返して、複数の半導体基板を製造する方法であって、第１不純物ガスを導入する段階の後に、製造された半導体基板を取り出す段階と、反応容器内に第１半導体を設置する段階と、反応容器内に、第１半導体内で第１不純物原子と反対の伝導型を示す第２不純物原子を構成要素として有する単体または化合物を含む第２不純物ガスを導入する段階と、第１半導体を第２不純物ガスの雰囲気中で加熱する段階と、加熱した前記第１半導体上に第２半導体を結晶成長させる段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１０１の上に順時積層されたｎ⁺型ＧａＮ層１０３及びｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７と、ＨＢＴ領域１２１のｎ⁺型ＧａＮ層１０３と電気的に接続されたコレクタ電極１１４と、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５と電気的に接続されたベース電極１１３と、ＨＢＴ領域１２１のｎ型ＡｌＧａＮ層１０７と電気的に接続されたエミッタ電極１１２と、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７と電気的に接続されたソース電極１０９及びドレイン電極１１１と、ｎ型ＡｌＧａＮ層１０７の上に形成されたゲート電極１１０とを備える。 （もっと読む）

【課題】最終的なコレクタを薄層化しつつ、広い線幅のＳｉＯ_２細線を例とする絶縁物細線の埋め込みを可能にし、低消費電力での超高速動作が可能なバイポーラトランジスタの製造方法を提供すること。
【解決手段】半絶縁性基板１上にサブコレクタ層２を形成する工程と、サブコレクタ層２上に絶縁物３の細線を形成する工程と、サブコレクタ層２および絶縁物３の細線を覆うコレクタ層４を形成する工程とを有するバイポーラトランジスタの製造方法において、前記サブコレクタ層２および絶縁物３の細線を覆うコレクタ層４を形成する工程は、コレクタ層２の表面をエッチングする工程を含むことを特徴とするバイポーラトランジスタの製造方法を構成する。 （もっと読む）

【課題】半導体装置の特性を向上できると共に、製造コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に順次積層されたコレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａと、コレクタ層２Ａの側面上に設けられ、コレクタ層に対して歪み応力を与える第１ストレスソース膜１５Ａと、ベース層３Ａの側面上に設けられ、ベース層３Ａに対して歪み応力を与える第２ストレスソース膜１７と、を具備し、第１ストレスソース膜１５Ａ上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、第２ストレスソース膜１７は、ベース層３Ａの側面と第１ストレスソース膜１５Ａの側面との間に設けられる。 （もっと読む）

【課題】 シリコン基板上にゲルマニウムを主成分とする半導体素子を形成する際に、バッファ層を薄くすることで段差を減らし、同一基板上にシリコン系半導体素子を混載することを容易にする。
【解決手段】 具体例を述べれば、バッファ層をゲルマニウム層とシリコン層の２層とし、シリコン層のみを溶融することでゲルマニウムの面内原子間隔を安定的に保持するバッファ層を形成し、その上にゲルマニウム層を形成することで転位密度等の結晶欠陥を低減する。 （もっと読む）

【課題】
ベース電極とコレクタ半導体の電荷注入障壁の制御が可能である、高性能な縦型薄膜のトランジスタ素子および製造方法を提供する。
【解決手段】
基板１０上に、第一電極２０と、コレクタ半導体層３０と、ベース電極４０と、エミッタ半導体層３１と、第二電極２１とを順次積層するトランジスタ素子において、コレクタ半導体層とエミッタ半導体層の間にベース電極が存在するようにするとともに、コレクタ半導体層が金属酸化物よりなることを特徴とする。 （もっと読む）

【課題】バイポーラトランジスタの高周波特性を向上させる。
【解決手段】ヘテロバイポーラトランジスタ７０は、ベースとエミッタ、ベースとコレクタがヘテロ接合を有し、双条ベース構造を有する。Ｎ型エピタキシャル層３上の内部ベース層（Ｐ型ＳｉＧｅ層）５と接する外部ベース層１０、及び内部ベース層（Ｐ型ＳｉＧｅ層）５上には、絶縁膜７及びＮ型多結晶シリコン膜８が積層形成される。積層形成された絶縁膜７及びＮ型多結晶シリコン膜８の中央部にはエミッタ開口部１９が設けられる。エミッタ開口部１９にはＮ型エピタキシャル層１１が設けられる。Ｎ型エピタキシャル層１１及びＮ型多結晶シリコン膜８上には、エミッタ開口部１９を覆うようにＴ型形状を有するＮ型多結晶シリコン膜１２が設けられる。左右のＮ型多結晶シリコン膜８及びエミッタ開口領域は同時に形成され、左右のＮ型多結晶シリコン膜８の幅は同一に設定される。 （もっと読む）

【課題】ＳｉＧｅ混晶層を有する半導体装置において、高い高周波特性と安定した低いベースコンタクト抵抗とを得られるようにする。
【解決手段】半導体装置は、Ｎ型のコレクタ層１ａと、コレクタ層１ａの上に形成され、Ｐ型ＳｉＧｅ層３ｂを含む真性ベース層となるＳｉＧｅエピ膜３と、ＳｉＧｅエピ膜３の周囲に形成され、Ｐ型の多結晶シリコン層及びＰ型の多結晶シリコンゲルマニウム層を含むベース引き出し電極４と、ＳｉＧｅエピ膜３の上部に形成されたＮ型のエミッタ層８とを有している。真性ベース層の上部には、Ｓｉ−Ｃａｐ層３ｃが形成されており、エミッタ層８は、Ｓｉ−Ｃａｐ層３ｃの上部に形成された上部エミッタ領域８ｂと、該上部エミッタ領域８ｂの下側に該上部エミッタ領域８ｂと接して形成された下部エミッタ領域８ａとにより構成されている。 （もっと読む）

（例えばシリコン）バイポーラデバイス（４０、１００、１００’）の高周波性能は、外部ベースコンタクト（４６）とコレクタ（４４、４４’、４４”）との間の容量結合（Ｃｂｃ）の低減により向上される。外部ベースコンタクト（４６）をコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てるように、製造中に誘電体突出部（４５３、４５３’）が作製される。誘電体突出部（４５３、４５３’）は、外部ベースコンタクト（４６）を真性ベース（４７２）に結合するトランジション領域（４６１）の下に位置する。デバイス製造中に、多層誘電体スタック（４５）が真性ベース（４７２）に隣接して形成され、真性ベース（４７２）から外部ベースコンタクト（４６）へのトランジション領域（４６１）を形成可能なアンダーカット領域（４５７、４５７’）の同時作製が可能にされる。キャビティ（４５７、４５７’）内に形成されたトランジション領域（４６１）が、それをコレクタ（４４、４４’、４４”）の外周部（４４１）から隔てる誘電体突出部（４５３、４５３’）の上に位置することで、ベース−コレクタ接合容量（Ｃｂｃ）が低減される。デバイスのｆ_ＭＡＸが有意に上昇される。
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【課題】非選択エピタキシャル法により半導体層を形成しても、エミッタとベースとを確実に接続して高い信頼性を確保することができる半導体装置及びその製造方法を提供する。
【解決手段】非選択エピタキシャル成長法により、ベース開口部８の内壁を覆うようにシリコン酸化膜７の全面にＳｉＧｅ膜９を成長させる。このときの成膜条件としては、ベース開口部８内において、底部９ａが単結晶からなり、側壁部９ｂ等のその他の部位が多結晶となると共に、側壁部９ｂの膜厚が底部９ａの膜厚の１．５倍以下になる成膜条件を選択する。このような非選択エピタキシャル成長では、原料ガスとして、モノシラン、水素、ジボラン及びゲルマンを用いる。このとき、モノシラン及び水素の各流量は、夫々２０ｓｃｃｍ、２０ｓｌｍとする。また、成長温度を６５０℃、ジボランの流量を７５ｓｃｃｍに設定し、ゲルマンの流量を３５ｓｃｃｍに設定する。 （もっと読む）

【課題】犠牲層を介してＩｎＰ系のデバイスを形成したときに、犠牲層としてＡｌＡｓ単層を用いたときのデバイス特性よりも良好なデバイス特性を得ることができ、かつ、犠牲層をエッチングする際に、デバイス層もエッチングされてしまう虞のない半導体デバイスの製造方法を提供する。
【解決手段】保護膜３５の平坦面３５Ａに支持基板１０を接合もしくは接着したのち、ＩｎＰと疑似格子整合するＩｎＡｌＡｓからなる犠牲層４２を、フッ酸を用いて選択的に除去することにより、ＩｎＰ基板４１を、ＩｎＰ系のデバイス層２１を含む支持基板１０から剥離する。 （もっと読む）

【課題】 エッチング量を工程内で測定し、フィードバックをかけることにより、エッチング量のばらつきを無くすことを実現する。
【解決手段】 半導体層が選択エッチングされることにより半導体素子が形成される半導体素子領域と、前記半導体層と同じ材質からなり、前記半導体素子が選択エッチングされた量を検査するモニタ用半導体素子が設けられたモニタ領域とを有することを特徴とする。 （もっと読む）

【課題】 偶発的に生成される層を異方性エッチングすることにより、エッチングを行う時間によるエッチングのばらつきを改善し、かつ任意の層を異方性エッチングで一定量エッチングすることにより、回り込みエッチングの制御性の向上を図ることを実現する。
【解決手段】 第１の層の表面に第２の層を積層したものに、前記第１の層を横方向にエッチングする半導体素子の製造方法において、前記第２の層側から前記第１の層側に向かって縦方向に異方性エッチングを行うステップと前記第１の層を横方向に等方性エッチングを行うステップとを有することを特徴とする。 （もっと読む）