【課題】大出力電力に対応した電力増幅用ヘテロ接合バイポーラトランジスタを小さい面積にレイアウトすることを可能とする。
【解決手段】サブコレクタ層上に、コレクタ層が互いに分離された複数のトランジスタ要素をエミッタの長辺方向に１列に配置して、ヘテロ接合バイポーラトランジスタを形成する。さらに、前記ヘテロ接合バイポーラトランジスタを単位トランジスタとして、マルチフィンガー型ヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

本発明は半導体基板（１１）上にバイポーラトランジスタを製造する方法に関するものであり、前記半導体基板上に、全てが第１の導電型であるそれぞれ第１、第２および第３の半導体材料の第１、第２および第３の層（１、２、３）を設ける。第２の層（２）の第１部分を第１の電気的絶縁材料を含む埋め込み絶縁領域（１５）に変換する。例えば、コレクタ領域を構成する第１の導電型の第１の半導体領域（６）を、埋め込み絶縁領域（１５）に隣接する第２の層（２）の第２の部分および第２の層（２）の第２の部分に隣接する第１の層（１）の一部分から形成する。次に第３の層（３）を第１の導電型とは反対の第２の導電型に変換することにより、埋め込み絶縁領域（１５）上および第１の半導体領域（６）上にベース領域（７）を形成する。その後、例えばエミッタ領域を構成する第１の導電型の第２の半導体領域（８）をベース領域（７）の一部分に形成する。この方法は、バイポーラトランジスタの形成方法を提供し、非本質的なコレクタ−ベース領域（６、７）間のキャパシタンスの値がコレクタ−ベース領域接合よりも十分に小さな誘電率を持つ埋め込み絶縁領域（１５）によって主に決定されるという事実によって、非本質的コレクタ−ベース領域（６、７）間キャパシタンスが減少する利点を有する。
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【課題】より低い電圧の印加によって溶断可能であって、しかも溶断に要する熱量を低減可能なヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法を提供する。
【解決手段】ヒューズ素子は、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とで形成する。シリコンよりも融点が低い元素はゲルマニウムとする。特に、半導体基板には、上面に金属シリサイド層を設けたシリコン−ゲルマニウム層からなるベース引き出し電極を備えたバイポーラトランジスタが形成されており、導電層はバイポーラトランジスタにおけるシリコン−ゲルマニウム層の形成にともなってヒューズ素子部分に形成されたシリコン−ゲルマニウム層で形成する。 （もっと読む）

【課題】高出力化に付随して要求される高耐破壊化を満たすヘテロ接合バイポーラトランジスタを提供する。
【解決手段】ＧａＡｓからなるｎ型のサブコレクタ層１１０と、サブコレクタ層１１０上に形成され、サブコレクタ層１１０よりアバランシェ係数の小さい半導体材料からなるｎ型の第１のコレクタ層１２１と、第１のコレクタ層１２１上に形成され、サブコレクタ層１１０より低い不純物濃度のｎ型又はｉ型のＧａＡｓからなる第２のコレクタ層２０３と、第２のコレクタ層２０３上に形成され、ＧａＡｓからなるｐ型のベース層２０４と、ベース層２０４上に形成され、ベース層２０４よりバンドギャップの大きな半導体材料からなるｎ型のエミッタ層２０５とを備えるヘテロ接合バイポーラトランジスタ。 （もっと読む）

【課題】本来InP基板に格子整合性を有するInP系半導体素子をGaAs基板に形成することができるようにする。
【解決手段】GaAs基板１上にInPメタモルフィックバッファ層２を、厚さ４μｍ以上として、その表面の欠陥密度を１０^８／ｃｍ^２以下にすることによって、GaAs基板上に、すぐれた特性と信頼性を有する、InP系半導体素子１１を構成する （もっと読む）

【課題】 ＨＢＴでは、ベース電流を増加させて電流密度の向上を図ると、二次降伏を起し、破壊に至りやすくなる。
【解決手段】 単位ＨＢＴと単位ＦＥＴを分離領域を介して隣接して配置し、単位ＨＢＴのベース電極に単位ＦＥＴのソース電極を接続した単位素子を複数接続して能動素子を構成する。これにより、単位素子に電流が集中した場合であっても二次降伏による破壊が発生しない能動素子を実現できる。また単位ＦＥＴでは耐圧を確保するため埋め込みゲート電極構造を採用するが、埋め込み部をＩｎＧａＰ層に拡散させない構造とすることによりＰｔの異常拡散を防止できる。更に、単位ＨＢＴのエミッタメサ、ベースメサ形成、レッジ形成および単位ＦＥＴのゲートリセスエッチングに選択エッチングを採用でき、再現性が良好となる。 （もっと読む）

【課題】臨界膜厚を厚くすることができるバイポーラトランジスタを提供することにある。
【解決手段】基板１上に核形成層２を形成し、核形成層２上にコレクタ電極層１１を形成し、コレクタ電極層１１上にノンドープＩｎ_０．１Ｇａ_０．９Ｎからなるコレクタ層１２を形成し、コレクタ層１２上にＭｇドープＩｎ_０．１Ｇａ_０．９Ｎからなるベース層１３を形成し、ベース層１３上にＳｉドープＩｎ_０．２６Ａｌ_０．７４Ｎからなるエミッタ層１４を形成し、エミッタ層１４上にエミッタ電極層１５を形成する。 （もっと読む）

【課題】バイポーラトランジスタの電流増幅率の更なる向上とリーク電流の更なる低減とを好適に図ることのできる半導体装置を提供する。
【解決手段】シリコン基板１１の主表面Ｓａにおけるエミッタ電極１８の外周面から低抵抗層２１のエミッタ層１７側の端部Ｓｆまでの距離ｄ１、素子分離領域１３の内周面から外周面から低抵抗層２１のエミッタ層１７側の端部Ｓｆまでの距離ｄ２、及び素子分離領域１３の底面Ｓｄから、活性領域１４の表層の領域における低抵抗層２１の深さｄ３がシリコン基板１１の主表面Ｓａから０．０４μｍ以上となるように、外部ベース層として機能する低抵抗層２１の形成位置を設定する。 （もっと読む）

【課題】水素ラジカルが発生する原料と水素ラジカルが発生しない原料とを使い分けることで、デバイス特性を低下させることなくエミッタ層の成長を行うとともにベース層の活性化を行うことを可能とする。
【解決手段】半導体基板１０１上に、インジウム・ガリウム・ヒ素を主成分とし、ドーパントとして炭素を含む第１の層（ベース層）１０５を形成する工程と、前記第１の層（ベース層）１０５の直上に水素ラジカルが発生するリン原料含む原料を流して、前記第１の層（ベース層）１０５上にインジウム・リンを主成分とする第２の層（低濃度エミッタ層）１０６を形成する工程と、前記第２の層（低濃度エミッタ層）１０６を形成する工程の後、水素ラジカルが発生しないリン原料を流して熱処理を行う工程とを備えたことを特徴とする。 （もっと読む）

【課題】エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上に、素子分離膜３に囲まれた活性領域Ａ１を形成する。素子分離膜３の上には活性領域Ａ１を含む側の所定の領域に開口部Ａ２を有するシリコン酸化膜からなる保護膜４を設ける。この活性領域Ａ１上にＳｉＧｅ合金層６ａを形成し、ＳｉＧｅ合金層６ａ上にシリコン膜７およびｎ型拡散層（エミッタ層）１３を形成する。このｎ型拡散層１３は断面凸状のシリコン膜７の一部にｎ型不純物を拡散させて形成する。またｎ型拡散層１３の上に多結晶シリコン膜８ａおよびシリサイド膜１５ａを形成する。さらにｎ型拡散層１３、多結晶シリコン膜８ａ、及びシリサイド膜１５ａは、絶縁膜からなる側壁膜１１で囲う。さらにＳｉＧｅ合金層６ａのうち内部ベース層として働く領域の外側に、外部ベース層としてｐ^＋拡散層１２ａおよびシリサイド膜１５ｂを形成する。 （もっと読む）

【課題】ベース抵抗が小さく、最大発振周波数などの高周波特性が優れ、低雑音なバイポーラトランジスタおよびその製造方法を提供する。
【解決手段】Ｓｉコレクタ層３ａ上に、ＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５が形成され、Ｓｉキャップ層５上にボロンドープのベース引き出し電極６が下全面接触で設けられ、ベース引き出し電極６に開口部６ａが設けられ、開口部６ａのベース引き出し電極６の側壁と底部Ｓｉキャップ層上に酸化膜７が設けられ、酸化膜７にエミッタ開口部７ａが設けられている。エミッタ開口部７ａを埋めるエミッタ引き出し電極９が設けられ、エミッタ引き出し電極９中のリンがＳｉキャップ層５に拡散されてエミッタ拡散層５ａが形成されている。ベース引き出し電極６とエミッタ開口部７ａは自己整合的に形成され、外部ベース層のリンク領域を削減し、ベース抵抗を低減できる。 （もっと読む）

【課題】ベース抵抗が小さく、最大発振周波数などの高周波特性が優れ、低雑音なバイポーラトランジスタおよびその製造方法を提供する。
【解決手段】Ｓｉコレクタ層３ａ上に、ＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５が形成され、Ｓｉキャップ層５上にエミッタ引き出し電極７が形成され、エミッタ引き出し電極７およびそのサイドウォール直下を除いたＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５にボロン注入でベース引き出し電極１１が形成され、リンをＳｉキャップ層５中に拡散してエミッタ拡散層５ａが形成され、ボロンをＳｉコレクタ層３ａ中に拡散して外部ベース拡散層１ｃが形成され、エミッタ拡散層５ａの直下の真性ベース領域Ｂint に対して、ベース引き出し電極１１と外部ベース拡散層１ｃで構成される外部ベース注入領域Ｂexを自己整合的に形成し、ベースリンク領域を削除し、ベース抵抗を低減できる。 （もっと読む）

【課題】バイポーラ接合トランジスタ（ＢＪＴ）を提供すること。
【解決手段】各ＢＪＴのコレクタ領域は、半導体基板表面内に配置され、第１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域に隣接している。第２のＳＴＩ領域が形成され、この第２のＳＴＩ領域は、第１のＳＴＩ領域とコレクタ領域との間に延在し、約９０°以下のアンダーカット角度で活性ベース領域の一部をアンダーカットする。例えば、第２のＳＴＩ領域は、約９０°未満のアンダーカット角度のほぼ三角形の断面を有していても、約９０°のアンダーカット角度のほぼ長方形の断面を有していてもよい。このような第２のＳＴＩ領域は、コレクタ領域の上側表面内に形成される多孔質表面部を使用して製作することができる。 （もっと読む）

【課題】エミッタからベース電極間の抵抗が低減され、高速動作が可能であり、高性能のバイポーラトランジスタを有する半導体装置を提供する。
【解決手段】半導体基体上に形成された絶縁膜の開口を含むように、シリコン層９Ａ，９Ｃ、シリコンとゲルマニウム及び／又はカーボンとを有する層９Ｂ、により成るシリコン混晶層９によって形成されたエピタキシャルベース領域を有するバイポーラトランジスタが形成されて成り、シリコン混晶層９の最上層９Ｃがシリコン層であり、シリコン混晶層９から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜１０を介してコバルトシリサイド１１が形成されて成る半導体装置を構成する。 （もっと読む）

【課題】 エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上に、素子分離領域３に囲まれたエピタキシャル層２（活性領域２ａ）を形成する。この活性領域２ａ上にＳｉＧｅ合金層４を形成し、ＳｉＧｅ合金層４上にシリコン膜５およびｎ型拡散層（エミッタ層）６を形成する。このｎ型拡散層６は断面凸状のシリコン膜５の一部にｎ型不純物を拡散させて形成する。またｎ型拡散層６の上に多結晶シリコン膜７ａおよびシリサイド膜１１ａを形成する。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリサイド膜１１ａは、絶縁膜からなる側壁膜９で囲う。さらにＳｉＧｅ合金層４のうち内部ベース層として働く領域の外側に、外部ベース層としてｐ^＋拡散層１０およびシリサイド膜１１ｂを形成する。 （もっと読む）

【課題】ベース・エミッタのへテロ接合における伝導帯下端のバンド不連続（ΔＥｃ）を無くすことが可能なヘテロ接合バイポーラトランジスタを提供する。
【解決手段】半絶縁性ＧａＡｓから構成される基板１０１と、基板１０１に格子整合するエピタキシャル層１００とからなるヘテロ接合バイポーラトランジスタであって、エピタキシャル層１００は、ｎ⁺−ＧａＡｓから構成されるサブコレクタ層１０２と、ｎ−ＧａＡｓから構成されるコレクタ層１０３と、ｐ⁺−ＧａＰＳｂから構成されるベース層１０４と、ＧａＰＳｂと電子親和力が同じで、ＧａＰＳｂよりもバンドギャップエネルギーが大きいＩｎＧａＰから構成されるエミッタ層１０５とを有する。 （もっと読む）

メタルベーストランジスタを示す。該トランジスタは、第一電極２及び第二電極６と、該第一及び第二電極間の電流流れを制御するベース電極３とを備える。第一電極２を半導体材料から作製する。ベース電極は、第一電極を形成する半導体材料の上に堆積した金属層である。本発明によれば、第二電極は、ベース電極３と電気接触した半導体ナノワイヤにより形成される。
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歪み補償原子種を置換配列することにより、例えば、ＳｉＧｅ ＮＰＮ ＨＮＴの電子装置（１００）へ、その場で添加した歪み補償の準安定化合物基部（１０７）を電子装置（１００）に擬似格子整合を増大し統一するための方法。本発明は歪みＳｉＧｅ、ＭＯＳアプリケーションのＳｉ、垂直薄膜トランジスタ（ＶＴＦＴ）、および様々なその他の電子装置型などの、その他の電子装置の歪み層にも適用する。例えば、ＧａＡｓ、ＩｎＰ、およびＡｌＧａＡｓの、ＳｉＧｅ以外の化合物半導体から形成される装置も本願に記載する有益な工程に適している。
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【課題】ベース抵抗の低減とアーリー電圧の増加を併せて実現しうる半導体装置およびその製造方法を提供する。
【解決手段】外部ベース層５１の領域にカーボンを添加し、外部ベース用ボロン注入時に発生する点欠陥生成を防止するように設定したものである。 （もっと読む）

本発明は、シリコンからなる基板および半導体本体を備え、エミッタ領域(１)、ベース領域(２)およびコレクタ領域(３)を有するバイポーラトランジスタを具え、前記エミッタ領域(１)、前記ベース領域(２)および前記コレクタ領域(３)の伝導型が、適切なドーピング原子の提供により、それぞれｎ型、ｐ型、そしてｎ型である半導体デバイス(１０)であって、前記ベース領域(２)が、シリコンおよびゲルマニウムの混晶を有し、前記ベース領域(２)は、前記エミッタ領域(１)よりも低いドーピング濃度を有し、かつ前記エミッタ領域(１)よりも小さい厚さを有する、シリコンからなる中間領域(２２)によって、前記エミッタ領域(１)から分離され、前記エミッタ領域(１)が、シリコンおよびゲルマニウムの混晶を有し、前記中間領域(２２)から離れたエミッタ領域(１)のサイドに位置決めされるサブ領域を具える半導体デバイスに関する。本発明によれば、シリコンおよびゲルマニウムの混晶を有する前記サブ領域は、実質的に、前記エミッタ領域(１)の全体を通って、前記中間領域(２２)との界面まで延在し、かつ前記エミッタ領域(１)のドーピング原子が、ヒ素原子であることを特徴とする。そのようなデバイスは、中間領域で、または、その範囲内で、非常に急勾配のｎ型ドーピングプロファイル(５０)および非常に急勾配のｐ型ドーピングプロファイル(２０)を有し、したがって、高カットオフ周波数(fr)を備える、優れた高周波挙動を有する。好ましくは、前記エミッタ領域(１)は、その上半部において、ヒ素注入(Ｉ)によってドープされ、最後のドーピングプロファイルはＲＴＡの後に形成される。本発明は、本発明に従うデバイス(１０)の製造方法もまた具える。
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