半導体装置
【課題】 立ち上がり電圧低減と高耐圧実現の両立を可能とする構造を提案する。
【解決手段】 SiC縦型ダイオードにおいて、カソード電極21と、n++カソード層10と、n++カソード層上のn−ドリフト層11と、一対のp+領域12と、n−ドリフト層11とp+領域12の間に形成され、且つ一対のp+領域12に挟まれたn+チャネル領域16と、n++アノード領域14と、n++アノード領域14とp+領域12に形成されたアノード電極22を備える。
【解決手段】 SiC縦型ダイオードにおいて、カソード電極21と、n++カソード層10と、n++カソード層上のn−ドリフト層11と、一対のp+領域12と、n−ドリフト層11とp+領域12の間に形成され、且つ一対のp+領域12に挟まれたn+チャネル領域16と、n++アノード領域14と、n++アノード領域14とp+領域12に形成されたアノード電極22を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素(SiC)を用いたダイオード、およびダイオードとトランジスタの複合素子の構造に関する。
【背景技術】
【0002】
SiCは絶縁破壊電界が高いことから、高耐圧を実現するのに要するデバイスの厚さをSiに比べて約1/10にすることが可能である。そのため、Siでは通電時の電圧降下が大きくなって実用には適さなかった耐圧300V以上のショットキーダイオードが実現されている。
【0003】
Si高耐圧ダイオードには一般にpnダイオードが用いられている。pnダイオードは、電子と正孔の両方を電気伝導のキャリアとして用いるバイポーラデバイスであり、導通状態からオフ状態である電圧ブロッキング状態に移行する時に、低不純物濃度層(一般にn層)に蓄積した過剰少数キャリア(正孔)が排出されることによるリカバリ電流が生ずる。これがダイオードのスイッチング損失となる。インバータ装置では、スイッチングデバイスとダイオードが使われており、ダイオードのリカバリ電流はスイッチングデバイスが発生する損失の原因ともなっている。これに対し、ショットキーダイオードは電子(あるいは正孔)のみをキャリアとして用いるユニポーラデバイスであるため、pnダイオードにおけるようなリカバリ電流が発生せず、ダイオードとスイッチングデバイスのスイッチング損失を大幅に低減できるという特長を有する。これが高耐圧領域までショットキーダイオードを適用する大きな目的である。
【0004】
一方、ショットキーダイオードは金属と半導体のショットキー接合により整流作用を生ずるデバイスであり、金属−半導体接合のビルトインポテンシャルの影響を受ける。例えば、Tiを電極に用いたSiCショットキーダイオードの場合、順方向に電流が流れるには0.9V以上の順方向電圧FVD(forward voltage drop。以下、FVDとする)が必要であり、1.0V以下のFVDで動作させることは事実上不可能である。これに対し、Siのpnダイオードは0.6V程度であり、電流密度は高くないが1.0V以下の動作も可能であり、導通損失で比較するとSi−pnダイオードの方が低損失である。
【0005】
このような金属−半導体接合のビルトインポテンシャルの影響を回避するための構造として、スイッチング速度の向上を目的に考案された、図6に示す特許文献1(特開昭60−74582号公報)にピンチ整流器がある。特許文献1においては、カソード電極521、n+カソード層510、n−ドリフト層511、n+コンタクト領域516、n+コンタクト領域516より深くかつn+コンタクト領域516を囲むように配置されたp+領域512、およびn+コンタクト領域516とp+領域512にオーミック接触するアノード電極522で構成される。コンタクトn+領域516とアノード電極522はオーミック接触しているので、従来のショットキーダイオードにおけるようなビルトインポテンシャルの影響を排除し、より低いFVDでの動作が可能になる。カソード電極521側がアノード電極22より高電圧となる逆バイアス状態では、電界効果によりp+領域512から拡がる空乏層でピンチオフさせ耐圧を確保するものであり、電界効果ダイオードと呼べる構造である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開昭60−74582号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
発明者の検討によると、図6において、n+コンタクト領域516に対する電極とp+領域512に対する電極を絶縁分離させて独立に形成すると、n+コンタクト領域516をソース領域、p+領域512をゲート領域、n+カソード層510をドレイン層とする接合FETと同一の構成となる。図6の構成によりダイオード特性を実現するには、電極構成のみが異なる接合FETが、ゲートとソースが短絡された状態でブロッキング状態となるノーマリオフ形を示すことと同一である。高耐圧かつノーマリオフ型の接合FETを実現するには、チャネル幅(n+コンタクト領域516より下側に存在するp+領域512の間隔)を狭くする必要がある。この場合チャネルが開きにくくなるため、トランジスタ動作の観点からは、ゲートの閾値電圧が高くなる。これはダイオード動作で考えると、電流が立ち上がるFVDである立ち上がり電圧が高くなることに等しい。すなわち高耐圧であることと立ち上がり電圧が低いことの両立が難しいことを示している。このような課題に対し、特許文献1ではスイッチング速度の向上が目的であるため、立ち上がり電圧低減と高耐圧実現の両立に対する考慮がなされていない。
【0008】
本発明の目的は、立ち上がり電圧低減と高耐圧実現の両立を可能とする電界効果ダイオードの新規な構造を提案することである。
【課題を解決するための手段】
【0009】
本発明の代表的なものを以下列記する。
【0010】
本発明は、炭化珪素を基板として用いた半導体装置において、カソード電極と、カソード電極上の基板に形成された、第一導電型の第一不純物濃度を有するカソード層と、カソード層上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型のドリフト層と、ドリフト層上方に形成された、第一導電型と逆の第二導電型の一対の第一半導体領域と、ドリフト層と第一半導体領域との間に形成され、かつ、一対の第一半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型のチャネル領域と、チャネル領域上に形成された第三不純物濃度より高い第四不純物濃度を有する第一導電型のアノ−ド領域と、第一およびアノ−ド領域上に形成されたアノード電極と、を備える半導体装置である。
【0011】
また、別の本発明は、炭化珪素を基板として用いた半導体装置において、ダイオードが形成される基板の第一領域と、接合FETが形成される基板の第二領域と、第一および第二領域に形成された第一電極と、第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、第一半導体領域上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型の第二半導体領域と、第一領域の第二半導体領域上方に形成された、第一導電型と逆の第二導電型の一対の第三半導体領域と、第二領域の第二半導体領域上方に形成された、第二導電型の一対の第四半導体領域と、第二と第三半導体領域との間および第二と第四半導体領域との間に形成され、かつ、一対の第三半導体領域および一対の第四半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、第一領域の第五半導体領域上に形成された、第三不純物濃度より高い第四不純物濃度を有する第一導電型の第六半導体領域と、第二領域の第五半導体領域上に形成された、第三不純物濃度より高い第五不純物濃度を有する第一導電型の第七半導体領域と、第三および第六半導体領域上に形成された第二電極と、第七半導体領域上に形成された第三電極と、第四半導体領域上に形成された第四電極と、を備える半導体装置である。
【0012】
さらに、別の本発明は、炭化珪素を基板として用いた半導体装置において、ダイオードが形成される基板の第一領域と、MOSFETが形成される基板の第二領域と、第一および第二領域に形成された第一電極と、第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、第一半導体領域上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型の第二半導体領域と、第一領域の第二半導体領域上方に形成された、第一導電型と逆の第二導電型の一対の第三半導体領域と、第二領域の第二半導体領域上方に形成された、第二導電型の第四半導体領域と、第二と第三の半導体領域との間および第二と第四半導体領域との間に形成され、かつ、一対の第三半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、第一領域の第五半導体領域上に形成された、第三不純物濃度より高い第四不純物濃度を有する第一導電型の第六半導体領域と、第二領域の第五半導体領域上に形成された、第三不純物濃度より高い第五不純物濃度を有する第一導電型の第七半導体領域と、第三および第六半導体領域上に形成された第二電極と、第七半導体領域上に形成された第三電極と、第四半導体領域に対し絶縁膜を介して配置されたMOSFETのゲート電極と、を備える半導体装置である。
【発明の効果】
【0013】
本発明は、電界効果ダイオードにおいて、立ち上がり電圧低減と高耐圧実現の両立を可能とするものである。
【図面の簡単な説明】
【0014】
【図1】本発明に係る第一の実施例を示すダイオードの概略断面図
【図2(a)】図1に示すダイオードの製造工程を示す説明図
【図2(b)】図1に示すダイオードの製造工程を示す説明図
【図2(c)】図1に示すダイオードの製造工程を示す説明図
【図2(d)】図1に示すダイオードの製造工程を示す説明図
【図3】本発明に係るダイオード、および従来のダイオードの電流−電圧特性を示す図
【図4(a)】ブロッキング電圧と立ち上がり電圧の関係を示す図
【図4(b)】ブロッキング電圧と立ち上がり電圧の関係を示す図
【図5】ブロッキング電圧と立ち上がり電圧の関係を示す図
【図6】従来の電界効果ダイオードの概略断面図
【図7】本発明に係る第二の実施例を示すダイオードの概略断面図
【図8(a)】図7に示すダイオードの製造工程を示す説明図
【図8(b)】図7に示すダイオードの製造工程を示す説明図
【図8(c)】図7に示すダイオードの製造工程を示す説明図
【図8(d)】図7に示すダイオードの製造工程を示す説明図
【図8(e)】図7に示すダイオードの製造工程を示す説明図
【図9】本発明に係る第三の実施例であり、本発明に係るダイオードと接合FETを組み合わせた回路図
【図10】図10に示す組み合わせを同一の半導体素子上で実現した概略断面図
【図11】本発明に係る第四の実施例であり、本発明に係るダイオードとMOSFETを組み合わせた回路図
【図12】図11に示す組み合わせを同一の半導体素子上で実現した概略断面図
【図13(a)】図12に示す半導体素子の製造工程を示す説明図
【図13(b)】図12に示す半導体素子の製造工程を示す説明図
【図13(c)】図12に示す半導体素子の製造工程を示す説明図
【図13(d)】図12に示す半導体素子の製造工程を示す説明図
【図13(e)】図12に示す半導体素子の製造工程を示す説明図
【図13(f)】図12に示す半導体素子の製造工程を示す説明図
【図13(g)】図12に示す半導体素子の製造工程を示す説明図
【図14】本発明に係る第五の実施例であり、本発明に係るダイオードとバイポーラトランジスタを組み合わせ、同一の半導体素子上で実現した概略断面図
【発明を実施するための形態】
【0015】
以下、本願発明に係る実施例により、詳細に説明する。なお、以下の実施例においては、n型基板で説明するが、p型基板を用いる場合には、導電型を逆にし読み替えればよい。
【実施例1】
【0016】
図1は本発明に係る第一の実施例を説明するためのダイオードの概略断面図である。図において、21はカソード電極、10は4H−SiC基板であるn++カソード層、11はn−ドリフト層、12はp+領域、13はn+層、14はn++アノード領域、16はn+チャネル領域、22はアノード電極である。カソード層は、カソード電極21とのコンタクトを取るため、ドリフト層11より高不純物濃度となっている。また、同様に、アノード領域14は、アノード電極22とのコンタクトを取るため、チャネル領域16より高不純物濃度となっている。また、Wchはチャネル幅を示し、チャネル長Lch全体にわたり幅が略同一である。さらに、p+領域12の下端部はn+層13に接する構造とし、n−層11とは距離dで隔てられる構造とした。
【0017】
次に、このダイオードの動作について説明する。アノード電極22に順電圧が印加されるとp+領域12からチャネル領域16に拡がっていた空乏層が後退し始め、所定の電圧で左右の空乏層の重なりがなくなり、電流経路が形成される。このときの電圧が立ち上がり電圧である。チャネル領域16の濃度が高いほどp+領域12からの空乏層の拡がりが少なくなり、立ち上がり電圧は低下する。
【0018】
一方、カソードが高電圧であるブロッキング状態においては、チャネル領域16の下端近傍で最大の電界強度となる。この電界が限界を超えるとインパクトイオン化が発生し、ブレイクダウンが生ずる。従って高耐圧を実現するには、チャネル下端付近の電界強度を低く抑えるかが重要となる。本発明ではドリフト領域11の濃度をチャネル領域16より低濃度とすることで、高電圧印加時にn−ドリフト層全体に空乏層が拡がるようになっており、チャネル下端付近の電界強度の上昇を低くし、インパクトイオン化の発生を抑制できる構造としている。
【0019】
導通状態においてもチャネル領域16内部の空乏層の拡がりがなくなるわけではなく、チャネル領域16の下端(Lchと示した矢印の下側に等しい)であり、p+領域12とn+層13で形成されるpn接合の下端に位置したチャネル近傍でのチャネル側への拡がりが最も大きい。p+領域12がより深く形成され、pn接合の下端がn−ドリフト層内部に形成された場合、チャネル16はアノード側がn+、カソード側がn−で構成されることになる。n+よりn−の方が空乏層の拡がりが大きいことから、チャネル下端近傍の空乏層の重なりがなくなるために要する電圧は、チャネル領域16全体が高濃度のn+で構成されていた場合に比べて高くなる。これに対し本願発明では、チャネル領域16の下端を、n−ドリフト層11とn+層13の界面よりアノード電極側としているため、本願発明による電界効果ダイオードは、高耐圧でかつ低い立ち上がり電圧という特性を両立できるのである。
【0020】
以下、図2(a)から図2(d)により、本ダイオード構造を製造するための概略プロセスを説明する。本実施例では600V以上の耐圧を実現するため、不純物濃度2−5×1020cm−3のn型4H−SiC基板10上に、窒素濃度を1×1016cm−3、厚さを6.0μmとしたn−層11と、窒素濃度を1.5×1017cm−3とし厚さを1.5μmとしたn+層13をエピ成長させ、これにCVD−SiO2膜411を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する(図2(a))。深さ1.2μmのトレンチ30をドライエッチングにより形成後マスクパターン411を除去し、ドーパントとしてAlを用い、濃度を2×1018cm−3としたp+層121をエピ成長させ、トレンチ溝を埋める。これによりp+領域12とn+層13の間のpn接合の下端と、n+層13とn−ドリフト層11の界面との距離dを0.3μmとした(図2(b))。図2(c)はCMP研磨によりp+層121をエッチバックし、p+領域12を形成する工程である。本実施例ではn+層13が完全に露出するまでp+層121をエッチバックせず、0.05μmを残した。これはオーバーエッチングにより、その後の工程で形成されるチャネルの長さが不足することを防ぐためであるが、次の工程でチャネル長は調節可能であるため、0.1μm程度であればn+13がオーバーエッチングされてもよい。図2(d)はn++アノードとなる領域14の形成工程である。エッチバック後、CVD−SiO2膜412を形成後、リソグラフィで形成したパターンに従いイオン注入用のマスクパターンを形成し、窒素421をイオン注入する。注入は25〜110keVの多段とし、n+13とn++アノード14の界面が表面から0.25μmとなるようにした。n++アノード14の表面濃度は2×1020cm−3である。注入後、マスクパターン412を除去し、1700℃の活性化熱処理後、図示していないが電極形成工程を経ることにより、図1に示す本願発明のダイオードが完成する。本実施例では、チャネル幅Wchは0.11μmである。カソード電極10及びアノード電極にはNiを用いた。また、p+領域12の不純物はボロン(B)でもよく、また、n++アノード14の不純物としてはリン(P)でもよい。
【0021】
図3は順方向I−V特性の図である。比較のため、Tiをショットキー電極に用いた従来のSBDの特性と特開昭60−74582号公報による従来の電界効果ダイオードの特性も示す。一般に定格を保障するには10%以上の余裕が必要であるため、600V耐圧ダイオードの比較であるため、650Vの耐圧が得られたもので比較した。点線は従来のSBD(Schottky Barrier Diode。以下、SBDとする)であり、立ち上がり電圧が0.9Vであるため、FVD≦1Vで使用するには電流密度≦20〜30A/cm2になる。一方、破線が従来の電界効果ダイオード(ドリフト層不純物濃度、チャネル領域不純物濃度=2×1016cm−3)の場合である。立ち上がり電圧が1.45Vと、従来のSBDより高い結果である。これはチャネル下端近傍でのイオン化インパクトを抑制するためチャネル幅を狭くした結果、チャネル内部での空乏層の重なりを解消させるための電圧が高くなったためである。立ち上がり電圧を低減させるという電界効果ダイオードの目的が達成されていないように見えるが、SiCでpnダイオードを作製すると立ち上がり電圧は2.5V程度となるため、それと比較すると十分立ち上がり電圧低減の効果は有する。
【0022】
これに対し、実線で示す本願発明の電界効果ダイオードは立ち上がり電圧0.4Vという結果を得ることができ、さらにFVD≦1Vの条件で250A/cm2の電流密度が得られた。この結果はSiのpnダイオードより通電損失が少なく、本願発明の適用により、リカバリ損失だけでなく通電損失も低減したダイオードを提供できる。これは、チャネル領域をドリフト領域より高い不純物濃度とし、p+領域12とn+層13の間に形成されるpn接合の下端を、n+層13とn−ドリフト層11の界面との距離dを0.3μmとした結果である。距離dに関しては、0.5μmを超えると、n+チャネル16下端付近のn+層13における電界強度が高くなり、インパクトイオン化を生じやすくなる。そのため、距離dは0.2μm以上0.5μm以下であることが望ましい。
【0023】
次に、n+層13とn−ドリフト層11の不純物濃度に関して図4(a)により説明する。図4(a)は立ち上がり電圧とブロッキング電圧の関係をシミュレーションにより検討した結果である。図において点線(1)は従来の電界効果ダイオードであり、ドリフト濃度、チャネル濃度ともに2×1016cm−3であり、チャネル幅Wchをパラメータとしている。Wchを大きくすると点線上をブロッキング電圧が低いほうに動いていく。例として、図中の1a(ブロッキング電圧600V、立ち上がり電圧1.46V)を基準に説明する。1bは1aと比較し、ブロッキング電圧、立ち上がり電圧とも低くなっているが、これはWchを大きくしたことによる。すなわち、Wchを大きくしたことによりブロッキング能力が低下するためブロッキング電圧が低下するが、チャネル内部のポテンシャルも低下するため、立ち上がり電圧も低くなる。このような理由により、Wchを大きくすると、同一点線上をブロッキング電圧が低いほうに移動するのである。ブロッキング電圧が低い場合(例えば200V)であっても立ち上がり電圧は1Vより高い。(2)から(7)は、ドリフト濃度を1×1016cm−3としたときの、チャネル濃度を本願発明に従い高めていった結果である。チャネル濃度は以下の通りである。(2):3×1016cm−3、(3):4×1016cm−3、(4):5×1016cm−3、(5):6×1016cm−3、(6):8×1016cm−3、(7):1×1017cm−3。この結果から、チャネル濃度を高くすることによる、立ち上がり電圧の低減効果が得られることがわかる。耐圧650Vでみると(5):6×1016cm−3の場合の0.65Vが最小である。図4(a)において「+」で示したSi−pnダイオードと同程度の特性(ブロッキング電圧650V/立ち上がり電圧0.6V)の実現も困難である。なお、同一のブロッキング電圧であっても、チャネル濃度が異なる場合は、Wchも異なる。例えば、2aは1aと同様、ブロッキング電圧は600Vであるが、2aのチャネル濃度は1aの2倍であるため、Wchは1aより小さな値である。
【0024】
一方、ドリフト濃度を1/2にした1×1016cm−3の場合、高いブロッキング電圧と低い立ち上がり電圧を両立できることがわかる。図において(a)から(d)がチャネル濃度を高めていった結果である。チャネル濃度は、(a):1×1017cm−3、(b):1.2×1017cm−3、(c):1.5×1017cm−3、(d):1.8×1017cm−3である。条件(c)の場合、ブロッキング電圧650V、立ち上がり電圧0.4Vであり、ブロッキング電圧を確保しつつ、Si−pnダイオードより低い立ち上がり電圧を実現できている。以上の結果から、ドリフト層の濃度としては、定格600Vダイオードの場合、耐圧を実現できる濃度である2×1016cm−3より低濃度である方が望ましい。ドリフト濃度低減の効果を明らかにするため、図4(b)にドリフト濃度をパラメータとした場合のブロッキング電圧と立ち上がり電圧の関係を示す。それぞれの曲線は、各ドリフト濃度における立ち上がり電圧が最小となるようなWchとチャネル濃度の組み合わせであり、限界を示すものである。例えばドリフト濃度nDが2×1016cm−3の場合、図4(a)に示した(1)から(7)の点線、および破線の最小値を結んだ場合の包絡線に対応する。図4(b)から、ブロッキング電圧650Vを実現し、かつ立ち上がり電圧をSi−pnダイオードと0.6Vとするには、ドリフト濃度を1.8×1016cm−3以下とする必要がある。
【0025】
本願発明の目的は立ち上がり電圧を可能な限り低減できる構造の提案であり、望ましくはSi−pnダイオードより低減させることである。この点から考えると、ドリフト濃度を1.5×1016cm−3以下とすることにより、立ち上がり電圧0.4V以下が実現でき、本願発明の目的に適している。ただし、ドリフト濃度を低減させるとドリフト層の抵抗が大きくなることに注意が必要である。図3において電流−電圧特性を比較した場合、従来のSBDに対し本発明のダイオードの方が緩い勾配となっている。従ってドリフト濃度の低減には下限が存在する。図3の本発明の場合、ドリフト濃度は1×1016cm−3であるが、従来SBDと電流−電圧特性の交差する電流密度は700A/cm2であり、SiCを用いた600V耐圧ダイオードの定格電流密度である400−500A/cm2より高い。すなわち通常使用される電流密度の領域全体にわたり、本願発明のダイオードの方が低損失である。ドリフト濃度を低減させると抵抗が増大するため、電流−電圧特性が従来SBDと交差する電流密度が低下する。定格電流密度で交差する条件は、勾配が本発明の80%の場合であり、ドリフト濃度としては8×1015cm−3が相当する。さらには、動作条件により異なるが、一般的に通電損失の目安となる電流値は定格の1/2−1/3であることから、交差する電流密度が250A/cm2より高ければ、本願発明による損失低減効果が生じていることになる。これは図3の本発明の電流−電圧特性と比較し、勾配が半減してもよいことに相当する。すなわちドリフト濃度は図3における本発明の1/2である5×1015cm−3で低減可能である。以上のことから本願発明の目的を達成するにはドリフト層の不純物濃度範囲は、5×1015cm−3以上1.8×1016cm−3以下が適しており、より好ましくは8×1015cm−3以上1.5×1016cm−3以下である。
【0026】
さらにチャネル濃度としては、図4(a)から条件(c):1.5×1017cm−3が本願発明の目的に最も適している。立ち上がり電圧のみに着目すると、条件(6):8×1016cm−3より低濃度では0.6Vより低減できていないことから、これが最小のチャネル濃度である。一方、条件(d):1.8×1017cm−3の場合、条件(c)と比べて立ち上がり電圧低減効果は殆ど変わらない。550V以上のブロッキング電圧が得られていないことに関しては、ドリフト濃度を1×1016cm−3より低濃度化させることで解決されるが、ドリフト層抵抗の増大が伴うため好ましくない。従って、ドリフト層抵抗を考慮すると、1.8×1017cm−3が最大のチャネル濃度である。よって、チャネル領域の不純物濃度範囲は、8×1016cm−3以上1.8×1017cm−3以下である。
【0027】
図5はチャネル長Lchに関して検討した結果である。本実施例では、Lch=1.0μmとしたが、より短い場合でもSi−pnダイオードの立ち上がり電圧(0.6V)より低減させることは可能であるが、定格600Vダイオードの場合、0.6μmではSi−pnダイオードより高くなる。これは、Lchが短くなると、ブロッキング状態において空乏層で形成されたポテンシャル障壁が乗り越えやすくなり、チャネルリークが増大する現象を抑制するため、Wchを小さくする必要があり、立ち上がり電圧が増大することによる。従って、Lchとしては、0.7μm以上とすることが望ましい。
【実施例2】
【0028】
上記実施例1ではエピ成長によりp+領域を形成した場合を説明したが、より容易な手法として、イオン注入でp+領域を形成する方法がある。図7は本発明にかかる第二の実施例を説明するためのダイオードの概略断面図である。本図における符号は図1と同一であり、21はカソード電極、10は4H−SiC基板であるn++カソード層、11はn−ドリフト層、12はp+領域、13はn+層、14はn++アノード層、16はn+チャネル領域、22はアノード電極である。Wchがチャネル幅を示し、チャネル長Lch全体にわたり幅が略同一である。さらに、p+領域12の下端部はn+層13に接する構造とし、n−層11とは距離dで隔てられる構造とした。
【0029】
以下、図8(a)から図8(e)により、本ダイオード構造を製造するための概略プロセスを説明する。本実施例も実施例1と同様、600V以上の耐圧を実現するため、高濃度n型4H−SiC基板10上に、窒素濃度を1×1016cm−3、厚さを6.2μmとしたn−層11と、窒素濃度を1.5×1017cm−3とし厚さを1.8μmとしたn+層13をエピ成長させた。これに窒素422をイオン注入し、n++アノード領域14を形成する。イオン注入条件は実施例1と同一とし、n+13との界面が表面から0.25μmとなるようにした。なお、本実施例ではイオン注入によりn++アノード領域14を形成したが、エピ成長でもよい(図8(a))。これにCVD−SiO2膜413を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する。(図8(b))。深さ1.25μmのトレンチ30をドライエッチングにより形成後マスクパターン412を除去し、ドーパントとしてAl423を用い、イオン注入によりトレンチ底部にp+領域を形成する。注入エネルギーは20〜60keVの多段とし、トレンチ底部p+の深さが0.25μmになるようにした。これによりトレンチ底部p+領域12の下端と、n+層13とn−ドリフト層11の界面との距離dを0.3μmとした(図8(c))。引き続きAl424の斜めイオン注入により、トレンチ側壁両側にp+領域を形成した(図8(d)、図8(e))。注入後、マスクパターン413を除去し、1700℃の活性化熱処理後、図示していないが電極形成工程を経ることにより、図7に示す本実施例のダイオードが完成する。なお、カソード電極10及びアノード電極にはNiを用いた。本実施例においても、図3の実線で示すI−V特性を得ることができ、立ち上がり電圧0.4V、FVD≦1Vの条件で250A/cm2の電流密度となった。
【実施例3】
【0030】
次に、本願発明による電界効果ダイオードをスイッチング素子と組み合わせた構造に関し説明する。図9は本発明に関する第3の実施例を説明するための回路図である。DC−AC変換に用いられるインバータやDC−DCコンバータにおいては、電流制御用のスイッチング素子に加えて、スイッチング動作時の電流還流用のダイオードが一組として用いられる。本実施例では、スイッチング素子としてSiC接合FET51を用い、本願発明による電界効果ダイオード50と組み合わせた場合のデバイス構造に関し説明する。
【0031】
図10は接合FET51と電界効果ダイオード50を同一基板上に作製した素子の概略面構造である。210はダイオード50のカソード電極兼接合FET51のドレイン電極、100はn++カソード層兼n++ドレイン層、101は共通のn−ドリフト層、103は共通のn+層である。12はダイオードのp+領域、121は接合FETのp+ゲート領域、14はn++アノード領域、141はn++ソース領域、16はダイオードのn+チャネル領域、161は接合FETのn+チャネル領域、230はゲート電極、220はアノード電極兼接合FETのソース電極である。19は接合FETのゲート電極230とソース電極220を電気的に絶縁するための絶縁膜である。17はダイオードと接合FETを分離するためのn++領域であり、n++ソース141およびn++アノード領域14と全く同一のものであり、同時に形成される。n++領域17の下にも導通には直接寄与しないがn+チャネル162が存在する。その幅Wは接合FETのp+ゲート121の電位、あるいはダイオードのp+領域12の電位変化により、p+ゲート121とp+領域12(若しくは122)の間に電流が流れるのを防ぐため、Wch(T)より幅を広くしている。
【0032】
また、図10のダイオード領域において、基板表面にn++層の代わりにp+層を設け、アノード電極220と接触している箇所がある。これは、図10の構造で基板表面にn++アノード領域をすべて設けてしまうと、アノード電極220と接触しないp+領域が形成されてしまい、このp+領域が浮遊電極となり、動作が不安定になるのを防ぐためである。
【0033】
製造方法関しては実施例2と殆ど同じである。イオン注入後の活性化熱処理終了後、ゲート電極230を選択的に形成し、絶縁膜19を形成する。n++ソースとのコンタクト窓を形成する工程で、ダイオード部分のみトレンチ部分まで含めて絶縁膜を除去し、アノード電極兼ソース電極である220と下側のカソード電極兼ドレイン電極210を形成することにより、図10に示す構造が完成する。このようにして、立ち上がり電圧の低いダイオードを、接合FETと同一のプロセスで同一基板上に作製できる。これまでもショットキーダイオードを接合FETと同一基板上に形成する構造はあるが、その場合、これまで述べてきたように、低い立ち上がり電圧が実現できないことに加え、ショットキー電極形成のためのプロセスが追加になる。これに対し本実施例では、追加プロセスを必要とすることなく、接合FETと立ち上がり電圧の低いダイオードを同一基板上に形成できるため、低コストで高性能の素子を実現できるという効果を生ずる。
【0034】
さらにこの構造の優れている点は、ダイオードと接合FETのチャネルが共通していることであり、両者の違いはチャネル幅である。ダイオードと異なりゲート電圧を制御できること、接合FET51をノーマリオフとする場合は閾値電圧の高い方が望ましいことから、Wch(T)をダイオードのチャネル幅Wch(D)より狭くする必要がある。
【実施例4】
【0035】
図11は第四の実施例を説明する回路図であり、SiC−MOSFET52を電流制御用のスイッチング素子に用い、本願発明による電界効果ダイオード50を還流用ダイオードとして組み合わせた例である。図12は、図11の二つの素子を同一基板上に作製した素子の概略断面構造である。210はダイオード50のカソード電極兼MOSFET52のドレイン電極、100はn++カソード層兼n++ドレイン層、101は共通のn−ドリフト層、103は共通のn+層である。122はダイオードのp+領域兼MOSFETのp+ボディ領域、14はn++アノード領域、141はn++ソース領域、16はダイオードのn+チャネル領域、191はMOSFETのゲート絶縁膜、230はゲート電極、220はアノード電極兼MOSFETのソース電極である。
【0036】
以下、図13(a)から図13(g)により、図12の構造を製造するための概略プロセスを説明する。600V以上の耐圧を実現するため、n++カソード層兼n++ドレイン層である高濃度n型4H−SiC基板100上に、窒素濃度1×1016cm−3、厚さを6.0μmとしたn−層101と、窒素濃度1.5×1017cm−3とし厚さを1.5μmとしたn+層103をエピ成長させ、これにCVD−SiO2膜414を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する。(図13(a))。深さ1.2μmのトレンチ300をドライエッチングにより形成後マスクパターン411を除去し、ドーパントとしてAlを用いたエピ成長により、濃度2×1018cm−3のp+層122を形成し、トレンチ溝を埋める(図13(b))。その後p+層122の表面をエッチバックする(破線箇所までp+層122をエッチバックした。)。本実施例でも、実施例1と同様に、n+層103が完全に露出するまでp+層122をエッチバックせず、0.05μmを残した。これはオーバーエッチングにより、その後の工程で形成されるチャネルの長さが不足することを防ぐためであるが、次の工程でチャネル長は調節可能であるため、0.1μm程度であればn+103がオーバーエッチングされてもよい。図13(c)はn++アノード領域14及び++ソース領域141を作製する工程である。エッチバック後、CVD−SiO2膜414を形成後、リソグラフィで形成したパターンに従いイオン注入用のマスクパターンを形成し、窒素イオン426を注入する。注入は25〜110keVの多段とし、n+103とn++アノード14の界面が表面から0.25μmとなるようにした。注入後、マスクパターン414を除去し、1700℃の活性化熱処理を施す。続いてCVD−SiO2膜415を形成し、リソグラフィにより既に形成されているn++ソース領域141を分断するように、トレンチ301用のパターンを形成する(図13(d))。トレンチ301をドライエッチングにより形成後、熱酸化等の手法によりゲート絶縁膜191を形成し、その上に多結晶シリコン230をCVDにより堆積しゲート電極とする(図13(e))。不要なゲート配線を除去するため、多結晶シリコン230をエッチバックし、トレンチ内部にのみ残す。多結晶シリコンゲート電極230と、後の工程で形成するソース電極兼アノード電極との絶縁を確保するため、酸化あるいはCVDによりSiO2膜を上部に形成する(図13(f))。その後、ソースコンタクト兼アノードコンタクト形成用のマスクパターン416を形成し、ソース/アノードおよびドレイン/カソード上の不要な絶縁膜を除去する(図13(g))。
【0037】
この後、図示していないが電極形成工程を経ることにより、図12に示すSiC−MOSFET52を電流制御用のスイッチング素子に用い、本願発明による電界効果ダイオード50を還流用ダイオードとして同一基板上に作製した素子が完成する。なお、カソード電極10及びアノード電極にはNiを用いた。
【0038】
実施例3と同様、ショットキーダイオードをMOSFETと同一基板上に形成する構造はあるが、その場合これまで述べてきたように、低い立ち上がり電圧が実現できない。さらにSiC−MOSFETでは、界面準位の低減、移動度の向上を目的として、ゲート絶縁膜形成時に、通常の熱酸化に加え、窒化処理などのプロセスが採用される。ショットキーダイオードを形成するのはこの窒化プロセスを経た後であるが、酸・窒化処理後の絶縁膜−SiC界面状態は通常の酸化処理後の状態とは異なっていることがある。その結果、エッチングによりショットキー電極形成用のコンタクト窓開口後のSiC表面状態も、通常の酸化処理後に開口されたSiC表面状態と異なったものとなり、ショットキー電極の電位障壁φBも変化することになる。φBが高くなるとダイオードの立ち上がり電圧は一層高くなり、逆にφBが低下すると立ち上がり電圧は低下するが、同時にブロッキング時のリーク電流が増大するという問題が生じる。これに対し本願発明ではショットキー界面が存在しないため、上記のような問題が生じることがなく、優れたMOSFETの特性とダイオードの低い立ち上がり電圧を両立できるという効果を生ずる。
【実施例5】
【0039】
実施例3および実施例4では、本願発明による電界効果ダイオードを電界効果スイッチング素子である、接合FETおよびMOSFETとの組み合わせで説明したが、スイッチング素子としてはバイポーラトランジスタ(BJT)との組み合わせもある。図14はこの組み合わせを同一基板上で実現させた一例を示す概略断面構造図である。BJTの場合、ベースの注入効率や注入された少数キャリアの輸送効率がデバイス特性に大きな影響を与える。これにはベース/エミッタ界面およびその近傍における表面再結合を抑制する必要がある。表面再結合を抑制するには、高濃度のpn接合を表面に露出させないデバイス構造とすることの他、表面を保護するための酸化膜の界面電荷、界面準位を低減させる必要がある。実施例4におけるMOSFETと同様の課題であるが、これに関してもMOSFETの場合と酸化膜の品質改善のための熱処理プロセスに対し、制限が加わることがなく、優れたBJT特性とダイオードの低い立ち上がり電圧を両立できるという効果を生ずる。
【符号の説明】
【0040】
10 n++カソード層
11 n−ドリフト層
12 p+領域
13 n+層
14 n++アノード領域
16 n+チャネル領域
21 カソード電極
22 アノード電極
【技術分野】
【0001】
本発明は、炭化珪素(SiC)を用いたダイオード、およびダイオードとトランジスタの複合素子の構造に関する。
【背景技術】
【0002】
SiCは絶縁破壊電界が高いことから、高耐圧を実現するのに要するデバイスの厚さをSiに比べて約1/10にすることが可能である。そのため、Siでは通電時の電圧降下が大きくなって実用には適さなかった耐圧300V以上のショットキーダイオードが実現されている。
【0003】
Si高耐圧ダイオードには一般にpnダイオードが用いられている。pnダイオードは、電子と正孔の両方を電気伝導のキャリアとして用いるバイポーラデバイスであり、導通状態からオフ状態である電圧ブロッキング状態に移行する時に、低不純物濃度層(一般にn層)に蓄積した過剰少数キャリア(正孔)が排出されることによるリカバリ電流が生ずる。これがダイオードのスイッチング損失となる。インバータ装置では、スイッチングデバイスとダイオードが使われており、ダイオードのリカバリ電流はスイッチングデバイスが発生する損失の原因ともなっている。これに対し、ショットキーダイオードは電子(あるいは正孔)のみをキャリアとして用いるユニポーラデバイスであるため、pnダイオードにおけるようなリカバリ電流が発生せず、ダイオードとスイッチングデバイスのスイッチング損失を大幅に低減できるという特長を有する。これが高耐圧領域までショットキーダイオードを適用する大きな目的である。
【0004】
一方、ショットキーダイオードは金属と半導体のショットキー接合により整流作用を生ずるデバイスであり、金属−半導体接合のビルトインポテンシャルの影響を受ける。例えば、Tiを電極に用いたSiCショットキーダイオードの場合、順方向に電流が流れるには0.9V以上の順方向電圧FVD(forward voltage drop。以下、FVDとする)が必要であり、1.0V以下のFVDで動作させることは事実上不可能である。これに対し、Siのpnダイオードは0.6V程度であり、電流密度は高くないが1.0V以下の動作も可能であり、導通損失で比較するとSi−pnダイオードの方が低損失である。
【0005】
このような金属−半導体接合のビルトインポテンシャルの影響を回避するための構造として、スイッチング速度の向上を目的に考案された、図6に示す特許文献1(特開昭60−74582号公報)にピンチ整流器がある。特許文献1においては、カソード電極521、n+カソード層510、n−ドリフト層511、n+コンタクト領域516、n+コンタクト領域516より深くかつn+コンタクト領域516を囲むように配置されたp+領域512、およびn+コンタクト領域516とp+領域512にオーミック接触するアノード電極522で構成される。コンタクトn+領域516とアノード電極522はオーミック接触しているので、従来のショットキーダイオードにおけるようなビルトインポテンシャルの影響を排除し、より低いFVDでの動作が可能になる。カソード電極521側がアノード電極22より高電圧となる逆バイアス状態では、電界効果によりp+領域512から拡がる空乏層でピンチオフさせ耐圧を確保するものであり、電界効果ダイオードと呼べる構造である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開昭60−74582号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
発明者の検討によると、図6において、n+コンタクト領域516に対する電極とp+領域512に対する電極を絶縁分離させて独立に形成すると、n+コンタクト領域516をソース領域、p+領域512をゲート領域、n+カソード層510をドレイン層とする接合FETと同一の構成となる。図6の構成によりダイオード特性を実現するには、電極構成のみが異なる接合FETが、ゲートとソースが短絡された状態でブロッキング状態となるノーマリオフ形を示すことと同一である。高耐圧かつノーマリオフ型の接合FETを実現するには、チャネル幅(n+コンタクト領域516より下側に存在するp+領域512の間隔)を狭くする必要がある。この場合チャネルが開きにくくなるため、トランジスタ動作の観点からは、ゲートの閾値電圧が高くなる。これはダイオード動作で考えると、電流が立ち上がるFVDである立ち上がり電圧が高くなることに等しい。すなわち高耐圧であることと立ち上がり電圧が低いことの両立が難しいことを示している。このような課題に対し、特許文献1ではスイッチング速度の向上が目的であるため、立ち上がり電圧低減と高耐圧実現の両立に対する考慮がなされていない。
【0008】
本発明の目的は、立ち上がり電圧低減と高耐圧実現の両立を可能とする電界効果ダイオードの新規な構造を提案することである。
【課題を解決するための手段】
【0009】
本発明の代表的なものを以下列記する。
【0010】
本発明は、炭化珪素を基板として用いた半導体装置において、カソード電極と、カソード電極上の基板に形成された、第一導電型の第一不純物濃度を有するカソード層と、カソード層上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型のドリフト層と、ドリフト層上方に形成された、第一導電型と逆の第二導電型の一対の第一半導体領域と、ドリフト層と第一半導体領域との間に形成され、かつ、一対の第一半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型のチャネル領域と、チャネル領域上に形成された第三不純物濃度より高い第四不純物濃度を有する第一導電型のアノ−ド領域と、第一およびアノ−ド領域上に形成されたアノード電極と、を備える半導体装置である。
【0011】
また、別の本発明は、炭化珪素を基板として用いた半導体装置において、ダイオードが形成される基板の第一領域と、接合FETが形成される基板の第二領域と、第一および第二領域に形成された第一電極と、第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、第一半導体領域上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型の第二半導体領域と、第一領域の第二半導体領域上方に形成された、第一導電型と逆の第二導電型の一対の第三半導体領域と、第二領域の第二半導体領域上方に形成された、第二導電型の一対の第四半導体領域と、第二と第三半導体領域との間および第二と第四半導体領域との間に形成され、かつ、一対の第三半導体領域および一対の第四半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、第一領域の第五半導体領域上に形成された、第三不純物濃度より高い第四不純物濃度を有する第一導電型の第六半導体領域と、第二領域の第五半導体領域上に形成された、第三不純物濃度より高い第五不純物濃度を有する第一導電型の第七半導体領域と、第三および第六半導体領域上に形成された第二電極と、第七半導体領域上に形成された第三電極と、第四半導体領域上に形成された第四電極と、を備える半導体装置である。
【0012】
さらに、別の本発明は、炭化珪素を基板として用いた半導体装置において、ダイオードが形成される基板の第一領域と、MOSFETが形成される基板の第二領域と、第一および第二領域に形成された第一電極と、第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、第一半導体領域上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型の第二半導体領域と、第一領域の第二半導体領域上方に形成された、第一導電型と逆の第二導電型の一対の第三半導体領域と、第二領域の第二半導体領域上方に形成された、第二導電型の第四半導体領域と、第二と第三の半導体領域との間および第二と第四半導体領域との間に形成され、かつ、一対の第三半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、第一領域の第五半導体領域上に形成された、第三不純物濃度より高い第四不純物濃度を有する第一導電型の第六半導体領域と、第二領域の第五半導体領域上に形成された、第三不純物濃度より高い第五不純物濃度を有する第一導電型の第七半導体領域と、第三および第六半導体領域上に形成された第二電極と、第七半導体領域上に形成された第三電極と、第四半導体領域に対し絶縁膜を介して配置されたMOSFETのゲート電極と、を備える半導体装置である。
【発明の効果】
【0013】
本発明は、電界効果ダイオードにおいて、立ち上がり電圧低減と高耐圧実現の両立を可能とするものである。
【図面の簡単な説明】
【0014】
【図1】本発明に係る第一の実施例を示すダイオードの概略断面図
【図2(a)】図1に示すダイオードの製造工程を示す説明図
【図2(b)】図1に示すダイオードの製造工程を示す説明図
【図2(c)】図1に示すダイオードの製造工程を示す説明図
【図2(d)】図1に示すダイオードの製造工程を示す説明図
【図3】本発明に係るダイオード、および従来のダイオードの電流−電圧特性を示す図
【図4(a)】ブロッキング電圧と立ち上がり電圧の関係を示す図
【図4(b)】ブロッキング電圧と立ち上がり電圧の関係を示す図
【図5】ブロッキング電圧と立ち上がり電圧の関係を示す図
【図6】従来の電界効果ダイオードの概略断面図
【図7】本発明に係る第二の実施例を示すダイオードの概略断面図
【図8(a)】図7に示すダイオードの製造工程を示す説明図
【図8(b)】図7に示すダイオードの製造工程を示す説明図
【図8(c)】図7に示すダイオードの製造工程を示す説明図
【図8(d)】図7に示すダイオードの製造工程を示す説明図
【図8(e)】図7に示すダイオードの製造工程を示す説明図
【図9】本発明に係る第三の実施例であり、本発明に係るダイオードと接合FETを組み合わせた回路図
【図10】図10に示す組み合わせを同一の半導体素子上で実現した概略断面図
【図11】本発明に係る第四の実施例であり、本発明に係るダイオードとMOSFETを組み合わせた回路図
【図12】図11に示す組み合わせを同一の半導体素子上で実現した概略断面図
【図13(a)】図12に示す半導体素子の製造工程を示す説明図
【図13(b)】図12に示す半導体素子の製造工程を示す説明図
【図13(c)】図12に示す半導体素子の製造工程を示す説明図
【図13(d)】図12に示す半導体素子の製造工程を示す説明図
【図13(e)】図12に示す半導体素子の製造工程を示す説明図
【図13(f)】図12に示す半導体素子の製造工程を示す説明図
【図13(g)】図12に示す半導体素子の製造工程を示す説明図
【図14】本発明に係る第五の実施例であり、本発明に係るダイオードとバイポーラトランジスタを組み合わせ、同一の半導体素子上で実現した概略断面図
【発明を実施するための形態】
【0015】
以下、本願発明に係る実施例により、詳細に説明する。なお、以下の実施例においては、n型基板で説明するが、p型基板を用いる場合には、導電型を逆にし読み替えればよい。
【実施例1】
【0016】
図1は本発明に係る第一の実施例を説明するためのダイオードの概略断面図である。図において、21はカソード電極、10は4H−SiC基板であるn++カソード層、11はn−ドリフト層、12はp+領域、13はn+層、14はn++アノード領域、16はn+チャネル領域、22はアノード電極である。カソード層は、カソード電極21とのコンタクトを取るため、ドリフト層11より高不純物濃度となっている。また、同様に、アノード領域14は、アノード電極22とのコンタクトを取るため、チャネル領域16より高不純物濃度となっている。また、Wchはチャネル幅を示し、チャネル長Lch全体にわたり幅が略同一である。さらに、p+領域12の下端部はn+層13に接する構造とし、n−層11とは距離dで隔てられる構造とした。
【0017】
次に、このダイオードの動作について説明する。アノード電極22に順電圧が印加されるとp+領域12からチャネル領域16に拡がっていた空乏層が後退し始め、所定の電圧で左右の空乏層の重なりがなくなり、電流経路が形成される。このときの電圧が立ち上がり電圧である。チャネル領域16の濃度が高いほどp+領域12からの空乏層の拡がりが少なくなり、立ち上がり電圧は低下する。
【0018】
一方、カソードが高電圧であるブロッキング状態においては、チャネル領域16の下端近傍で最大の電界強度となる。この電界が限界を超えるとインパクトイオン化が発生し、ブレイクダウンが生ずる。従って高耐圧を実現するには、チャネル下端付近の電界強度を低く抑えるかが重要となる。本発明ではドリフト領域11の濃度をチャネル領域16より低濃度とすることで、高電圧印加時にn−ドリフト層全体に空乏層が拡がるようになっており、チャネル下端付近の電界強度の上昇を低くし、インパクトイオン化の発生を抑制できる構造としている。
【0019】
導通状態においてもチャネル領域16内部の空乏層の拡がりがなくなるわけではなく、チャネル領域16の下端(Lchと示した矢印の下側に等しい)であり、p+領域12とn+層13で形成されるpn接合の下端に位置したチャネル近傍でのチャネル側への拡がりが最も大きい。p+領域12がより深く形成され、pn接合の下端がn−ドリフト層内部に形成された場合、チャネル16はアノード側がn+、カソード側がn−で構成されることになる。n+よりn−の方が空乏層の拡がりが大きいことから、チャネル下端近傍の空乏層の重なりがなくなるために要する電圧は、チャネル領域16全体が高濃度のn+で構成されていた場合に比べて高くなる。これに対し本願発明では、チャネル領域16の下端を、n−ドリフト層11とn+層13の界面よりアノード電極側としているため、本願発明による電界効果ダイオードは、高耐圧でかつ低い立ち上がり電圧という特性を両立できるのである。
【0020】
以下、図2(a)から図2(d)により、本ダイオード構造を製造するための概略プロセスを説明する。本実施例では600V以上の耐圧を実現するため、不純物濃度2−5×1020cm−3のn型4H−SiC基板10上に、窒素濃度を1×1016cm−3、厚さを6.0μmとしたn−層11と、窒素濃度を1.5×1017cm−3とし厚さを1.5μmとしたn+層13をエピ成長させ、これにCVD−SiO2膜411を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する(図2(a))。深さ1.2μmのトレンチ30をドライエッチングにより形成後マスクパターン411を除去し、ドーパントとしてAlを用い、濃度を2×1018cm−3としたp+層121をエピ成長させ、トレンチ溝を埋める。これによりp+領域12とn+層13の間のpn接合の下端と、n+層13とn−ドリフト層11の界面との距離dを0.3μmとした(図2(b))。図2(c)はCMP研磨によりp+層121をエッチバックし、p+領域12を形成する工程である。本実施例ではn+層13が完全に露出するまでp+層121をエッチバックせず、0.05μmを残した。これはオーバーエッチングにより、その後の工程で形成されるチャネルの長さが不足することを防ぐためであるが、次の工程でチャネル長は調節可能であるため、0.1μm程度であればn+13がオーバーエッチングされてもよい。図2(d)はn++アノードとなる領域14の形成工程である。エッチバック後、CVD−SiO2膜412を形成後、リソグラフィで形成したパターンに従いイオン注入用のマスクパターンを形成し、窒素421をイオン注入する。注入は25〜110keVの多段とし、n+13とn++アノード14の界面が表面から0.25μmとなるようにした。n++アノード14の表面濃度は2×1020cm−3である。注入後、マスクパターン412を除去し、1700℃の活性化熱処理後、図示していないが電極形成工程を経ることにより、図1に示す本願発明のダイオードが完成する。本実施例では、チャネル幅Wchは0.11μmである。カソード電極10及びアノード電極にはNiを用いた。また、p+領域12の不純物はボロン(B)でもよく、また、n++アノード14の不純物としてはリン(P)でもよい。
【0021】
図3は順方向I−V特性の図である。比較のため、Tiをショットキー電極に用いた従来のSBDの特性と特開昭60−74582号公報による従来の電界効果ダイオードの特性も示す。一般に定格を保障するには10%以上の余裕が必要であるため、600V耐圧ダイオードの比較であるため、650Vの耐圧が得られたもので比較した。点線は従来のSBD(Schottky Barrier Diode。以下、SBDとする)であり、立ち上がり電圧が0.9Vであるため、FVD≦1Vで使用するには電流密度≦20〜30A/cm2になる。一方、破線が従来の電界効果ダイオード(ドリフト層不純物濃度、チャネル領域不純物濃度=2×1016cm−3)の場合である。立ち上がり電圧が1.45Vと、従来のSBDより高い結果である。これはチャネル下端近傍でのイオン化インパクトを抑制するためチャネル幅を狭くした結果、チャネル内部での空乏層の重なりを解消させるための電圧が高くなったためである。立ち上がり電圧を低減させるという電界効果ダイオードの目的が達成されていないように見えるが、SiCでpnダイオードを作製すると立ち上がり電圧は2.5V程度となるため、それと比較すると十分立ち上がり電圧低減の効果は有する。
【0022】
これに対し、実線で示す本願発明の電界効果ダイオードは立ち上がり電圧0.4Vという結果を得ることができ、さらにFVD≦1Vの条件で250A/cm2の電流密度が得られた。この結果はSiのpnダイオードより通電損失が少なく、本願発明の適用により、リカバリ損失だけでなく通電損失も低減したダイオードを提供できる。これは、チャネル領域をドリフト領域より高い不純物濃度とし、p+領域12とn+層13の間に形成されるpn接合の下端を、n+層13とn−ドリフト層11の界面との距離dを0.3μmとした結果である。距離dに関しては、0.5μmを超えると、n+チャネル16下端付近のn+層13における電界強度が高くなり、インパクトイオン化を生じやすくなる。そのため、距離dは0.2μm以上0.5μm以下であることが望ましい。
【0023】
次に、n+層13とn−ドリフト層11の不純物濃度に関して図4(a)により説明する。図4(a)は立ち上がり電圧とブロッキング電圧の関係をシミュレーションにより検討した結果である。図において点線(1)は従来の電界効果ダイオードであり、ドリフト濃度、チャネル濃度ともに2×1016cm−3であり、チャネル幅Wchをパラメータとしている。Wchを大きくすると点線上をブロッキング電圧が低いほうに動いていく。例として、図中の1a(ブロッキング電圧600V、立ち上がり電圧1.46V)を基準に説明する。1bは1aと比較し、ブロッキング電圧、立ち上がり電圧とも低くなっているが、これはWchを大きくしたことによる。すなわち、Wchを大きくしたことによりブロッキング能力が低下するためブロッキング電圧が低下するが、チャネル内部のポテンシャルも低下するため、立ち上がり電圧も低くなる。このような理由により、Wchを大きくすると、同一点線上をブロッキング電圧が低いほうに移動するのである。ブロッキング電圧が低い場合(例えば200V)であっても立ち上がり電圧は1Vより高い。(2)から(7)は、ドリフト濃度を1×1016cm−3としたときの、チャネル濃度を本願発明に従い高めていった結果である。チャネル濃度は以下の通りである。(2):3×1016cm−3、(3):4×1016cm−3、(4):5×1016cm−3、(5):6×1016cm−3、(6):8×1016cm−3、(7):1×1017cm−3。この結果から、チャネル濃度を高くすることによる、立ち上がり電圧の低減効果が得られることがわかる。耐圧650Vでみると(5):6×1016cm−3の場合の0.65Vが最小である。図4(a)において「+」で示したSi−pnダイオードと同程度の特性(ブロッキング電圧650V/立ち上がり電圧0.6V)の実現も困難である。なお、同一のブロッキング電圧であっても、チャネル濃度が異なる場合は、Wchも異なる。例えば、2aは1aと同様、ブロッキング電圧は600Vであるが、2aのチャネル濃度は1aの2倍であるため、Wchは1aより小さな値である。
【0024】
一方、ドリフト濃度を1/2にした1×1016cm−3の場合、高いブロッキング電圧と低い立ち上がり電圧を両立できることがわかる。図において(a)から(d)がチャネル濃度を高めていった結果である。チャネル濃度は、(a):1×1017cm−3、(b):1.2×1017cm−3、(c):1.5×1017cm−3、(d):1.8×1017cm−3である。条件(c)の場合、ブロッキング電圧650V、立ち上がり電圧0.4Vであり、ブロッキング電圧を確保しつつ、Si−pnダイオードより低い立ち上がり電圧を実現できている。以上の結果から、ドリフト層の濃度としては、定格600Vダイオードの場合、耐圧を実現できる濃度である2×1016cm−3より低濃度である方が望ましい。ドリフト濃度低減の効果を明らかにするため、図4(b)にドリフト濃度をパラメータとした場合のブロッキング電圧と立ち上がり電圧の関係を示す。それぞれの曲線は、各ドリフト濃度における立ち上がり電圧が最小となるようなWchとチャネル濃度の組み合わせであり、限界を示すものである。例えばドリフト濃度nDが2×1016cm−3の場合、図4(a)に示した(1)から(7)の点線、および破線の最小値を結んだ場合の包絡線に対応する。図4(b)から、ブロッキング電圧650Vを実現し、かつ立ち上がり電圧をSi−pnダイオードと0.6Vとするには、ドリフト濃度を1.8×1016cm−3以下とする必要がある。
【0025】
本願発明の目的は立ち上がり電圧を可能な限り低減できる構造の提案であり、望ましくはSi−pnダイオードより低減させることである。この点から考えると、ドリフト濃度を1.5×1016cm−3以下とすることにより、立ち上がり電圧0.4V以下が実現でき、本願発明の目的に適している。ただし、ドリフト濃度を低減させるとドリフト層の抵抗が大きくなることに注意が必要である。図3において電流−電圧特性を比較した場合、従来のSBDに対し本発明のダイオードの方が緩い勾配となっている。従ってドリフト濃度の低減には下限が存在する。図3の本発明の場合、ドリフト濃度は1×1016cm−3であるが、従来SBDと電流−電圧特性の交差する電流密度は700A/cm2であり、SiCを用いた600V耐圧ダイオードの定格電流密度である400−500A/cm2より高い。すなわち通常使用される電流密度の領域全体にわたり、本願発明のダイオードの方が低損失である。ドリフト濃度を低減させると抵抗が増大するため、電流−電圧特性が従来SBDと交差する電流密度が低下する。定格電流密度で交差する条件は、勾配が本発明の80%の場合であり、ドリフト濃度としては8×1015cm−3が相当する。さらには、動作条件により異なるが、一般的に通電損失の目安となる電流値は定格の1/2−1/3であることから、交差する電流密度が250A/cm2より高ければ、本願発明による損失低減効果が生じていることになる。これは図3の本発明の電流−電圧特性と比較し、勾配が半減してもよいことに相当する。すなわちドリフト濃度は図3における本発明の1/2である5×1015cm−3で低減可能である。以上のことから本願発明の目的を達成するにはドリフト層の不純物濃度範囲は、5×1015cm−3以上1.8×1016cm−3以下が適しており、より好ましくは8×1015cm−3以上1.5×1016cm−3以下である。
【0026】
さらにチャネル濃度としては、図4(a)から条件(c):1.5×1017cm−3が本願発明の目的に最も適している。立ち上がり電圧のみに着目すると、条件(6):8×1016cm−3より低濃度では0.6Vより低減できていないことから、これが最小のチャネル濃度である。一方、条件(d):1.8×1017cm−3の場合、条件(c)と比べて立ち上がり電圧低減効果は殆ど変わらない。550V以上のブロッキング電圧が得られていないことに関しては、ドリフト濃度を1×1016cm−3より低濃度化させることで解決されるが、ドリフト層抵抗の増大が伴うため好ましくない。従って、ドリフト層抵抗を考慮すると、1.8×1017cm−3が最大のチャネル濃度である。よって、チャネル領域の不純物濃度範囲は、8×1016cm−3以上1.8×1017cm−3以下である。
【0027】
図5はチャネル長Lchに関して検討した結果である。本実施例では、Lch=1.0μmとしたが、より短い場合でもSi−pnダイオードの立ち上がり電圧(0.6V)より低減させることは可能であるが、定格600Vダイオードの場合、0.6μmではSi−pnダイオードより高くなる。これは、Lchが短くなると、ブロッキング状態において空乏層で形成されたポテンシャル障壁が乗り越えやすくなり、チャネルリークが増大する現象を抑制するため、Wchを小さくする必要があり、立ち上がり電圧が増大することによる。従って、Lchとしては、0.7μm以上とすることが望ましい。
【実施例2】
【0028】
上記実施例1ではエピ成長によりp+領域を形成した場合を説明したが、より容易な手法として、イオン注入でp+領域を形成する方法がある。図7は本発明にかかる第二の実施例を説明するためのダイオードの概略断面図である。本図における符号は図1と同一であり、21はカソード電極、10は4H−SiC基板であるn++カソード層、11はn−ドリフト層、12はp+領域、13はn+層、14はn++アノード層、16はn+チャネル領域、22はアノード電極である。Wchがチャネル幅を示し、チャネル長Lch全体にわたり幅が略同一である。さらに、p+領域12の下端部はn+層13に接する構造とし、n−層11とは距離dで隔てられる構造とした。
【0029】
以下、図8(a)から図8(e)により、本ダイオード構造を製造するための概略プロセスを説明する。本実施例も実施例1と同様、600V以上の耐圧を実現するため、高濃度n型4H−SiC基板10上に、窒素濃度を1×1016cm−3、厚さを6.2μmとしたn−層11と、窒素濃度を1.5×1017cm−3とし厚さを1.8μmとしたn+層13をエピ成長させた。これに窒素422をイオン注入し、n++アノード領域14を形成する。イオン注入条件は実施例1と同一とし、n+13との界面が表面から0.25μmとなるようにした。なお、本実施例ではイオン注入によりn++アノード領域14を形成したが、エピ成長でもよい(図8(a))。これにCVD−SiO2膜413を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する。(図8(b))。深さ1.25μmのトレンチ30をドライエッチングにより形成後マスクパターン412を除去し、ドーパントとしてAl423を用い、イオン注入によりトレンチ底部にp+領域を形成する。注入エネルギーは20〜60keVの多段とし、トレンチ底部p+の深さが0.25μmになるようにした。これによりトレンチ底部p+領域12の下端と、n+層13とn−ドリフト層11の界面との距離dを0.3μmとした(図8(c))。引き続きAl424の斜めイオン注入により、トレンチ側壁両側にp+領域を形成した(図8(d)、図8(e))。注入後、マスクパターン413を除去し、1700℃の活性化熱処理後、図示していないが電極形成工程を経ることにより、図7に示す本実施例のダイオードが完成する。なお、カソード電極10及びアノード電極にはNiを用いた。本実施例においても、図3の実線で示すI−V特性を得ることができ、立ち上がり電圧0.4V、FVD≦1Vの条件で250A/cm2の電流密度となった。
【実施例3】
【0030】
次に、本願発明による電界効果ダイオードをスイッチング素子と組み合わせた構造に関し説明する。図9は本発明に関する第3の実施例を説明するための回路図である。DC−AC変換に用いられるインバータやDC−DCコンバータにおいては、電流制御用のスイッチング素子に加えて、スイッチング動作時の電流還流用のダイオードが一組として用いられる。本実施例では、スイッチング素子としてSiC接合FET51を用い、本願発明による電界効果ダイオード50と組み合わせた場合のデバイス構造に関し説明する。
【0031】
図10は接合FET51と電界効果ダイオード50を同一基板上に作製した素子の概略面構造である。210はダイオード50のカソード電極兼接合FET51のドレイン電極、100はn++カソード層兼n++ドレイン層、101は共通のn−ドリフト層、103は共通のn+層である。12はダイオードのp+領域、121は接合FETのp+ゲート領域、14はn++アノード領域、141はn++ソース領域、16はダイオードのn+チャネル領域、161は接合FETのn+チャネル領域、230はゲート電極、220はアノード電極兼接合FETのソース電極である。19は接合FETのゲート電極230とソース電極220を電気的に絶縁するための絶縁膜である。17はダイオードと接合FETを分離するためのn++領域であり、n++ソース141およびn++アノード領域14と全く同一のものであり、同時に形成される。n++領域17の下にも導通には直接寄与しないがn+チャネル162が存在する。その幅Wは接合FETのp+ゲート121の電位、あるいはダイオードのp+領域12の電位変化により、p+ゲート121とp+領域12(若しくは122)の間に電流が流れるのを防ぐため、Wch(T)より幅を広くしている。
【0032】
また、図10のダイオード領域において、基板表面にn++層の代わりにp+層を設け、アノード電極220と接触している箇所がある。これは、図10の構造で基板表面にn++アノード領域をすべて設けてしまうと、アノード電極220と接触しないp+領域が形成されてしまい、このp+領域が浮遊電極となり、動作が不安定になるのを防ぐためである。
【0033】
製造方法関しては実施例2と殆ど同じである。イオン注入後の活性化熱処理終了後、ゲート電極230を選択的に形成し、絶縁膜19を形成する。n++ソースとのコンタクト窓を形成する工程で、ダイオード部分のみトレンチ部分まで含めて絶縁膜を除去し、アノード電極兼ソース電極である220と下側のカソード電極兼ドレイン電極210を形成することにより、図10に示す構造が完成する。このようにして、立ち上がり電圧の低いダイオードを、接合FETと同一のプロセスで同一基板上に作製できる。これまでもショットキーダイオードを接合FETと同一基板上に形成する構造はあるが、その場合、これまで述べてきたように、低い立ち上がり電圧が実現できないことに加え、ショットキー電極形成のためのプロセスが追加になる。これに対し本実施例では、追加プロセスを必要とすることなく、接合FETと立ち上がり電圧の低いダイオードを同一基板上に形成できるため、低コストで高性能の素子を実現できるという効果を生ずる。
【0034】
さらにこの構造の優れている点は、ダイオードと接合FETのチャネルが共通していることであり、両者の違いはチャネル幅である。ダイオードと異なりゲート電圧を制御できること、接合FET51をノーマリオフとする場合は閾値電圧の高い方が望ましいことから、Wch(T)をダイオードのチャネル幅Wch(D)より狭くする必要がある。
【実施例4】
【0035】
図11は第四の実施例を説明する回路図であり、SiC−MOSFET52を電流制御用のスイッチング素子に用い、本願発明による電界効果ダイオード50を還流用ダイオードとして組み合わせた例である。図12は、図11の二つの素子を同一基板上に作製した素子の概略断面構造である。210はダイオード50のカソード電極兼MOSFET52のドレイン電極、100はn++カソード層兼n++ドレイン層、101は共通のn−ドリフト層、103は共通のn+層である。122はダイオードのp+領域兼MOSFETのp+ボディ領域、14はn++アノード領域、141はn++ソース領域、16はダイオードのn+チャネル領域、191はMOSFETのゲート絶縁膜、230はゲート電極、220はアノード電極兼MOSFETのソース電極である。
【0036】
以下、図13(a)から図13(g)により、図12の構造を製造するための概略プロセスを説明する。600V以上の耐圧を実現するため、n++カソード層兼n++ドレイン層である高濃度n型4H−SiC基板100上に、窒素濃度1×1016cm−3、厚さを6.0μmとしたn−層101と、窒素濃度1.5×1017cm−3とし厚さを1.5μmとしたn+層103をエピ成長させ、これにCVD−SiO2膜414を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する。(図13(a))。深さ1.2μmのトレンチ300をドライエッチングにより形成後マスクパターン411を除去し、ドーパントとしてAlを用いたエピ成長により、濃度2×1018cm−3のp+層122を形成し、トレンチ溝を埋める(図13(b))。その後p+層122の表面をエッチバックする(破線箇所までp+層122をエッチバックした。)。本実施例でも、実施例1と同様に、n+層103が完全に露出するまでp+層122をエッチバックせず、0.05μmを残した。これはオーバーエッチングにより、その後の工程で形成されるチャネルの長さが不足することを防ぐためであるが、次の工程でチャネル長は調節可能であるため、0.1μm程度であればn+103がオーバーエッチングされてもよい。図13(c)はn++アノード領域14及び++ソース領域141を作製する工程である。エッチバック後、CVD−SiO2膜414を形成後、リソグラフィで形成したパターンに従いイオン注入用のマスクパターンを形成し、窒素イオン426を注入する。注入は25〜110keVの多段とし、n+103とn++アノード14の界面が表面から0.25μmとなるようにした。注入後、マスクパターン414を除去し、1700℃の活性化熱処理を施す。続いてCVD−SiO2膜415を形成し、リソグラフィにより既に形成されているn++ソース領域141を分断するように、トレンチ301用のパターンを形成する(図13(d))。トレンチ301をドライエッチングにより形成後、熱酸化等の手法によりゲート絶縁膜191を形成し、その上に多結晶シリコン230をCVDにより堆積しゲート電極とする(図13(e))。不要なゲート配線を除去するため、多結晶シリコン230をエッチバックし、トレンチ内部にのみ残す。多結晶シリコンゲート電極230と、後の工程で形成するソース電極兼アノード電極との絶縁を確保するため、酸化あるいはCVDによりSiO2膜を上部に形成する(図13(f))。その後、ソースコンタクト兼アノードコンタクト形成用のマスクパターン416を形成し、ソース/アノードおよびドレイン/カソード上の不要な絶縁膜を除去する(図13(g))。
【0037】
この後、図示していないが電極形成工程を経ることにより、図12に示すSiC−MOSFET52を電流制御用のスイッチング素子に用い、本願発明による電界効果ダイオード50を還流用ダイオードとして同一基板上に作製した素子が完成する。なお、カソード電極10及びアノード電極にはNiを用いた。
【0038】
実施例3と同様、ショットキーダイオードをMOSFETと同一基板上に形成する構造はあるが、その場合これまで述べてきたように、低い立ち上がり電圧が実現できない。さらにSiC−MOSFETでは、界面準位の低減、移動度の向上を目的として、ゲート絶縁膜形成時に、通常の熱酸化に加え、窒化処理などのプロセスが採用される。ショットキーダイオードを形成するのはこの窒化プロセスを経た後であるが、酸・窒化処理後の絶縁膜−SiC界面状態は通常の酸化処理後の状態とは異なっていることがある。その結果、エッチングによりショットキー電極形成用のコンタクト窓開口後のSiC表面状態も、通常の酸化処理後に開口されたSiC表面状態と異なったものとなり、ショットキー電極の電位障壁φBも変化することになる。φBが高くなるとダイオードの立ち上がり電圧は一層高くなり、逆にφBが低下すると立ち上がり電圧は低下するが、同時にブロッキング時のリーク電流が増大するという問題が生じる。これに対し本願発明ではショットキー界面が存在しないため、上記のような問題が生じることがなく、優れたMOSFETの特性とダイオードの低い立ち上がり電圧を両立できるという効果を生ずる。
【実施例5】
【0039】
実施例3および実施例4では、本願発明による電界効果ダイオードを電界効果スイッチング素子である、接合FETおよびMOSFETとの組み合わせで説明したが、スイッチング素子としてはバイポーラトランジスタ(BJT)との組み合わせもある。図14はこの組み合わせを同一基板上で実現させた一例を示す概略断面構造図である。BJTの場合、ベースの注入効率や注入された少数キャリアの輸送効率がデバイス特性に大きな影響を与える。これにはベース/エミッタ界面およびその近傍における表面再結合を抑制する必要がある。表面再結合を抑制するには、高濃度のpn接合を表面に露出させないデバイス構造とすることの他、表面を保護するための酸化膜の界面電荷、界面準位を低減させる必要がある。実施例4におけるMOSFETと同様の課題であるが、これに関してもMOSFETの場合と酸化膜の品質改善のための熱処理プロセスに対し、制限が加わることがなく、優れたBJT特性とダイオードの低い立ち上がり電圧を両立できるという効果を生ずる。
【符号の説明】
【0040】
10 n++カソード層
11 n−ドリフト層
12 p+領域
13 n+層
14 n++アノード領域
16 n+チャネル領域
21 カソード電極
22 アノード電極
【特許請求の範囲】
【請求項1】
炭化珪素を基板として用いた半導体装置において、
カソード電極と、
前記カソード電極上の前記基板に形成された、第一導電型の第一不純物濃度を有するカソード層と、
前記カソード層上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型のドリフト層と、
前記ドリフト層上方に形成された、前記第一導電型と逆の第二導電型の一対の第一半導体領域と、
前記ドリフト層と前記第一半導体領域との間に形成され、かつ、一対の前記第一半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する前記第一導電型のチャネル領域と、
前記チャネル領域上に形成された前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型のアノ−ド領域と、
前記第一および前記アノ−ド領域上に形成されたアノード電極と、を備えることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第一導電型はn型で、前記第二導電型はp型であることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第二不純物濃度は、5×1015cm−3以上1.8×1016cm−3以下であることを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第二不純物濃度は、8×1015cm−3以上1.5×1016cm−3以下であることを特徴とする半導体装置。
【請求項5】
請求項1記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項6】
請求項3記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項7】
炭化珪素を基板として用いた半導体装置において、
ダイオードが形成される前記基板の第一領域と、
接合FETが形成される前記基板の第二領域と、
前記第一および前記第二領域に形成された第一電極と、
前記第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、
前記第一半導体領域上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型の第二半導体領域と、
前記第一領域の前記第二半導体領域上方に形成された、前記第一導電型と逆の第二導電型の一対の第三半導体領域と、
前記第二領域の前記第二半導体領域上方に形成された、前記第二導電型の一対の第四半導体領域と、
前記第二と前記第三半導体領域との間および前記第二と前記第四半導体領域との間に形成され、かつ、一対の前記第三半導体領域および一対の前記第四半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する前記第一導電型の第五半導体領域と、
前記第一領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型の第六半導体領域と、
前記第二領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第五不純物濃度を有する前記第一導電型の第七半導体領域と、
前記第三および前記第六半導体領域上に形成された第二電極と、
前記第七半導体領域上に形成された第三電極と、
前記第四半導体領域上に形成された第四電極と、を備えることを特徴とする半導体装置。
【請求項8】
請求項7記載の半導体装置において、
前記第一導電型はn型で、前記第二導電型はp型であることを特徴とする半導体装置。
【請求項9】
請求項7記載の半導体装置において、
前記第一電極は、前記ダイオードのカソード電極と前記接合FETのドレイン電極を兼ね、
前記第二電極は、前記ダイオードのアノード電極であり、
前記第三電極は、前記接合FETのソース電極であり、
前記第四電極は、前記接合FETのゲート電極であることを特徴とする半導体装置。
【請求項10】
請求項7記載の半導体装置において、
一対の前記第四半導体領域の幅は、一対の前記第三半導体領域の幅よりも狭いことを特徴とする半導体装置。
【請求項11】
請求項7記載の半導体装置において、
前記第二不純物濃度は、5×1015cm−3以上1.8×1016cm−3以下であることを特徴とする半導体装置。
【請求項12】
請求項7記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項13】
請求項11記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項14】
炭化珪素を基板として用いた半導体装置において、
ダイオードが形成される前記基板の第一領域と、
MOSFETが形成される前記基板の第二領域と、
前記第一および前記第二領域に形成された第一電極と、
前記第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、
前記第一半導体領域上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型の第二半導体領域と、
前記第一領域の前記第二半導体領域上方に形成された、前記第一導電型と逆の第二導電型の一対の第三半導体領域と、
前記第二領域の前記第二半導体領域上方に形成された、前記第二導電型の第四半導体領域と、
前記第二と前記第三の半導体領域との間および前記第二と前記第四半導体領域との間に形成され、かつ、一対の前記第三半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、
前記第一領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型の第六半導体領域と、
前記第二領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第五不純物濃度を有する前記第一導電型の第七半導体領域と、
前記第三および前記第六半導体領域上に形成された第二電極と、
前記第七半導体領域上に形成された第三電極と、
前記第四半導体領域に対し絶縁膜を介して配置された前記MOSFETのゲート電極と、を備えることを特徴とする半導体装置。
【請求項15】
請求項14記載の半導体装置において、
前記第一導電型はn型で、前記第二導電型はp型であることを特徴とする半導体装置。
【請求項16】
請求項14記載の半導体装置において、
前記第一電極は、前記ダイオードのカソード電極と前記MOSFETのドレイン電極を兼ね、
前記第二電極は、前記ダイオードのアノード電極であり、
前記第三電極は、前記MOSFETのソース電極であることを特徴とする半導体装置。
【請求項17】
請求項14記載の半導体装置において、
前記第二不純物濃度は、5×1015cm−3以上1.8×1016cm−3以下であることを特徴とする半導体装置。
【請求項18】
請求項14記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項19】
請求項17記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項1】
炭化珪素を基板として用いた半導体装置において、
カソード電極と、
前記カソード電極上の前記基板に形成された、第一導電型の第一不純物濃度を有するカソード層と、
前記カソード層上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型のドリフト層と、
前記ドリフト層上方に形成された、前記第一導電型と逆の第二導電型の一対の第一半導体領域と、
前記ドリフト層と前記第一半導体領域との間に形成され、かつ、一対の前記第一半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する前記第一導電型のチャネル領域と、
前記チャネル領域上に形成された前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型のアノ−ド領域と、
前記第一および前記アノ−ド領域上に形成されたアノード電極と、を備えることを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第一導電型はn型で、前記第二導電型はp型であることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第二不純物濃度は、5×1015cm−3以上1.8×1016cm−3以下であることを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第二不純物濃度は、8×1015cm−3以上1.5×1016cm−3以下であることを特徴とする半導体装置。
【請求項5】
請求項1記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項6】
請求項3記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項7】
炭化珪素を基板として用いた半導体装置において、
ダイオードが形成される前記基板の第一領域と、
接合FETが形成される前記基板の第二領域と、
前記第一および前記第二領域に形成された第一電極と、
前記第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、
前記第一半導体領域上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型の第二半導体領域と、
前記第一領域の前記第二半導体領域上方に形成された、前記第一導電型と逆の第二導電型の一対の第三半導体領域と、
前記第二領域の前記第二半導体領域上方に形成された、前記第二導電型の一対の第四半導体領域と、
前記第二と前記第三半導体領域との間および前記第二と前記第四半導体領域との間に形成され、かつ、一対の前記第三半導体領域および一対の前記第四半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する前記第一導電型の第五半導体領域と、
前記第一領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型の第六半導体領域と、
前記第二領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第五不純物濃度を有する前記第一導電型の第七半導体領域と、
前記第三および前記第六半導体領域上に形成された第二電極と、
前記第七半導体領域上に形成された第三電極と、
前記第四半導体領域上に形成された第四電極と、を備えることを特徴とする半導体装置。
【請求項8】
請求項7記載の半導体装置において、
前記第一導電型はn型で、前記第二導電型はp型であることを特徴とする半導体装置。
【請求項9】
請求項7記載の半導体装置において、
前記第一電極は、前記ダイオードのカソード電極と前記接合FETのドレイン電極を兼ね、
前記第二電極は、前記ダイオードのアノード電極であり、
前記第三電極は、前記接合FETのソース電極であり、
前記第四電極は、前記接合FETのゲート電極であることを特徴とする半導体装置。
【請求項10】
請求項7記載の半導体装置において、
一対の前記第四半導体領域の幅は、一対の前記第三半導体領域の幅よりも狭いことを特徴とする半導体装置。
【請求項11】
請求項7記載の半導体装置において、
前記第二不純物濃度は、5×1015cm−3以上1.8×1016cm−3以下であることを特徴とする半導体装置。
【請求項12】
請求項7記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項13】
請求項11記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項14】
炭化珪素を基板として用いた半導体装置において、
ダイオードが形成される前記基板の第一領域と、
MOSFETが形成される前記基板の第二領域と、
前記第一および前記第二領域に形成された第一電極と、
前記第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、
前記第一半導体領域上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型の第二半導体領域と、
前記第一領域の前記第二半導体領域上方に形成された、前記第一導電型と逆の第二導電型の一対の第三半導体領域と、
前記第二領域の前記第二半導体領域上方に形成された、前記第二導電型の第四半導体領域と、
前記第二と前記第三の半導体領域との間および前記第二と前記第四半導体領域との間に形成され、かつ、一対の前記第三半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、
前記第一領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型の第六半導体領域と、
前記第二領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第五不純物濃度を有する前記第一導電型の第七半導体領域と、
前記第三および前記第六半導体領域上に形成された第二電極と、
前記第七半導体領域上に形成された第三電極と、
前記第四半導体領域に対し絶縁膜を介して配置された前記MOSFETのゲート電極と、を備えることを特徴とする半導体装置。
【請求項15】
請求項14記載の半導体装置において、
前記第一導電型はn型で、前記第二導電型はp型であることを特徴とする半導体装置。
【請求項16】
請求項14記載の半導体装置において、
前記第一電極は、前記ダイオードのカソード電極と前記MOSFETのドレイン電極を兼ね、
前記第二電極は、前記ダイオードのアノード電極であり、
前記第三電極は、前記MOSFETのソース電極であることを特徴とする半導体装置。
【請求項17】
請求項14記載の半導体装置において、
前記第二不純物濃度は、5×1015cm−3以上1.8×1016cm−3以下であることを特徴とする半導体装置。
【請求項18】
請求項14記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【請求項19】
請求項17記載の半導体装置において、
前記第三不純物濃度は、8×1016cm−3以上1.8×1017cm−3以下であることを特徴とする半導体装置。
【図1】
【図2(a)】
【図2(b)】
【図2(c)】
【図2(d)】
【図3】
【図4(a)】
【図4(b)】
【図5】
【図6】
【図7】
【図8(a)】
【図8(b)】
【図8(c)】
【図8(d)】
【図8(e)】
【図9】
【図10】
【図11】
【図12】
【図13(a)】
【図13(b)】
【図13(c)】
【図13(d)】
【図13(e)】
【図13(f)】
【図13(g)】
【図14】
【図2(a)】
【図2(b)】
【図2(c)】
【図2(d)】
【図3】
【図4(a)】
【図4(b)】
【図5】
【図6】
【図7】
【図8(a)】
【図8(b)】
【図8(c)】
【図8(d)】
【図8(e)】
【図9】
【図10】
【図11】
【図12】
【図13(a)】
【図13(b)】
【図13(c)】
【図13(d)】
【図13(e)】
【図13(f)】
【図13(g)】
【図14】
【公開番号】特開2011−222681(P2011−222681A)
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願番号】特願2010−89132(P2010−89132)
【出願日】平成22年4月8日(2010.4.8)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成23年11月4日(2011.11.4)
【国際特許分類】
【出願日】平成22年4月8日(2010.4.8)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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