半導体装置
【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの放熱性の改善に係り、特に、絶縁素子分離型のバイポーラトランジスタに適用して有効な効果となる半導体装置の放熱性の改善に関する。
【背景技術】
【０００２】
特許文献１は、ＳＯＩ（Silicon On Insulator）基板上の絶縁素子分離型のバイポーラトランジスタ技術について記載された文献である。特に図２には単位バイポーラトランジスタの平面及び断面構造の例が示されている。また、図４には単位バイポーラトランジスタを複数並列接続した場合の配置配線例が示されている。さらに、図２１にはマルチエミッタタイプの単位バイポーラトランジスタの断面構造例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、以下の課題があることを本願発明者等は見いだした。
【０００５】
従来技術における単位バイポーラトランジスタの構造は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または前記最小レイアウト寸法に近い寸法で設計されており、前記単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、自己発熱効果の影響で特性劣化することがあることを見出した。
【０００６】
また、単位バイポーラトランジスタを複数並列接続して用いた場合、周辺部に配置された単位バイポーラトランジスタよりも、中央部に配置された単位バイポーラトランジスタの方が発熱量が高くなり、各単位バイポーラトランジスタの接合部の温度バラツキがトランジスタの特性バラツキに影響を与えることを見出した。
【０００７】
さらに、単位バイポーラトランジスタを複数並列接続して用いた場合において、各行方向にエミッタ配線を延在する場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタと、エミッタ配線抵抗の大きい個所に配置された単位バイポーラトランジスタとでエミッタ配線抵抗の違いにより、単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタが自己発熱効果の影響で熱暴走し破壊に至る場合があることを見出した。
【０００８】
本発明の目的は、絶縁素子分離型のバイポーラトランジスタの放熱性を改善することのできる技術を提供するものである。
【０００９】
また、本発明の他の目的は、単位バイポーラトランジスタを複数並列接続して用いた場合に、対基板容量を低減できる技術を提供するものである。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【００１１】
すなわち、本発明は、絶縁層及び該絶縁層に達するように形成され絶縁膜が埋め込まれた分離溝によって取り囲まれて支持基板上に形成された半導体層内に多数の単位バイポーラトランジスタ素子領域を行方向及び列方向に配列し、多層の配線層でコレクタ、ベース、エミッタのそれぞれを共通に接続することによってバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する高集積化半導体装置において、前記エミッタを共通接続する配線層は、前記配列の外縁に沿って配置された幅広部と前記幅広部から前記配列上に延在する複数の細長部を含み、前記複数のバイポーラトランジスタ素子は、前記複数の細長部に沿って配置され、前記エミッタのそれぞれは対応する前記細長部に接続されてなり、前記細長部のそれぞれにおける前記バイポーラトランジスタ素子数が前記幅広部が配置された前記配列の外縁に沿う方向に配列された前記バイポーラトランジスタ素子数よりも少なくなるように配置したことを特徴とする高集積化半導体装置。
【発明の効果】
【００１２】
上記手段による本発明の代表的な効果は、素子分離溝によって互いに分離された素子形成領域に形成されたバイポーラトランジスタの放熱性の改善ができるということである。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は本発明の一実施例の形態である半導体装置を構成するトランジスタのシンボル図、（ｂ）は（ａ）のトランジスタを並列接続した場合の回路図である。
【図２】（ａ）は図1の従来構造の単位トランジスタの平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図３】（ａ）は図1の従来構造のマルチエミッタタイプの単位トランジスタの平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である
【図４】（ａ）は本発明の一実施例の形態である単位トランジスタの平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図５】図４に示す一実施例の効果を電気的特性にて確認した結果である。（ａ）は、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積依存性を示す。（ｂ）は、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。（ｃ）は、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。（ｄ）は、最大電流利得遮断周波数ｆＴ（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。
【図６】図４（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図７】図４（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図８】（ａ）は図1の従来構造の単位トランジスタを複数並列接続した場合の平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図９】単位トランジスタを複数並列接続した場合の本発明の一実施の形態である。（ａ）は図1の従来構造の複数並列接続された単位トランジスタの個々の素子分離溝を取り去り、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図１０】図９（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図１１】図９（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図１２】図１０に示す一実施例の効果を電気的特性にて確認した結果である。（ａ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性である。（ｂ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する構造で、各単位トランジスタのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性である。（ｃ）は、各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入し、さらに、図１０に示す実施例を適用した場合のＩＣ−ＶＣＢ特性である。
【図１３】（ａ）は図1の単位トランジスタの平面図、（ｂ）、（ｃ）、（ｄ）は本発明の一実施の形態である単位トランジスタの平面図である。
【図１４】（ａ）は図1の単位トランジスタを複数並列接続した場合の平面図、（ｂ）、（ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１５】（ａ）は図1の単位トランジスタを複数並列接続した場合の平面図、（ｂ）、（ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１６】（ａ）、（ｂ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、周辺部を密に中央部を疎になるように単位トランジスタを配置した平面図である。
【図１７】（ａ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、各列方向にエミッタ配線を延在する場合で、各列方向の単位トランジスタ数を各行方向の単位バイポーラトランジスタ数よりも多く配置した平面図、（ｂ）は各列方向にエミッタ配線を延在する場合で、各列方向の単位バイポーラトランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した平面図である。
【図１８】（ａ）はエミッタ・ベースを配線で接続した図１（ａ）の単位トランジスタを複数並列接続した場合の回路図、（ｂ）は（ａ）の回路図の単位トランジスタの個々の素子分離溝を取り去り、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例を図面を用いて詳細に説明する。また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。
【実施例１】
【００１５】
図１（ａ）は、本発明を適用した半導体装置を構成する単位トランジスタＱｕを示している。
【００１６】
図１（ｂ）は、図１（ａ）の単位トランジスタを複数並列接続することでトランジスタＱを形成している。
【００１７】
図２は、図１に示す従来技術における単位トランジスタＱｕのデバイス構造の一例を示している。図２（ａ）は単位トランジスタＱｕの平面図、（ｂ）は単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１断面図を示す。デバイス構造の例は、ＳＯＩ基板を用いた絶縁素子分離型トランジスタであるが、本発明の適用範囲としては、ＢＵＬＫ基板を用いた絶縁素子分離型トランジスタでもよい。また、トランジスタの導電形式はｎｐｎ型またはｐｎｐ型どちらでも良い。さらに、トランジスタの構造は、横型、縦型、ヘテロ構造等特に問わない。
【００１８】
図３は、図１に示す従来技術における単位トランジスタＱｕがマルチエミッタタイプのデバイス構造の一例を示している。図３（ａ）は単位トランジスタＱｕの平面図、（ｂ）は単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１断面図を示す。２つのエミッタＥＣ１−ＥＣ２間、及びエミッタ−素子分離溝２ｂ間の寸法は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。
【００１９】
単位トランジスタＱｕは、隣接する素子と電気的に分離するために、熱抵抗の高い素子分離溝２ｂに囲まれている為、放熱性が悪く熱抵抗の高い構造となっている。
【００２０】
図４は、単位トランジスタにおける実施例を示す。単位トランジスタは、図３に示すようなマルチエミッタ構造でもよい。図４（ａ）及び（ｂ）は、図２に示す単位トランジスタＱｕの素子分離溝２ｂ及び埋め込みコレクタ領域３ａの端をエミッタＥＣから遠ざけ拡大して配置した場合の実施例である。単位トランジスタＱｕにおける発熱は、熱抵抗の高い素子分離溝２ｂにより遮断されているので、単位トランジスタＱｕの熱抵抗Ｒｔｈは素子分離溝２ｂの内側の面積に依存する。従って、素子分離溝２ｂを拡大することにより単位トランジスタＱｕの熱抵抗を低減可能な構造とすることが可能である。
【００２１】
図５は、図４の実施例を適用した場合の単位トランジスタの一測定結果である。グラフ中の「素子分離溝標準」で示したものが図２の従来構造のトランジスタ特性であり、その他のデータが図４の実施例を適用した場合の単位トランジスタのデータである。
【００２２】
図５（ａ）は、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積（素子分離溝２ｂの内側の面積）依存性を示す。素子分離溝２ｂの拡大と共にＲｔｈは低下し、放熱性が改善されている。
【００２３】
図５（ｂ）は、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。素子分離溝２ｂの拡大により単位トランジスタの熱抵抗が低下したことで素子が破壊にいたるパワーを増大することが可能である。実施例では、図２に示す従来構造の単位トランジスタの素子分離溝２ｂに対して行方向及び列方向にそれぞれ８ｕｍ拡大すると素子破壊は見られなかった。
【００２４】
図５（ｃ）は、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。素子分離溝２ｂの拡大と共に高ＶＣＥでの電流利得遮断周波数ｆＴも改善している。
【００２５】
図５（ｄ）は、最大電流利得遮断周波数（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。素子分離溝２ｂの拡大と共にＩＣ＠ｆＴｐｅａｋも改善されていることを確認した。
【００２６】
図６は、図４に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域３ａを素子分離溝２ｂ拡大前と同じ領域のみに形成した構造である。図４（ｂ）に比べ埋め込みコレクタ領域３ａの面積が小さいので対基板容量の底面成分を小さくできる。
【００２７】
図７は、図６に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。図４（ｂ）の構造では、対基板容量の周辺成分が素子分離溝２ｂの容量のみで決定されるのに対して、図７の構造では、素子分離溝２ｂの容量と低濃度層１０による空乏化領域の容量との直列容量で決定される。また、対基板容量の底面成分についても、埋め込みコレクタ領域３ａの端では、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定される。従って、図６の構造よりもさらなる対基板容量の低減が可能な構造である。
【実施例２】
【００２８】
図８は、従来技術における単位トランジスタＱｕを複数並列接続した場合のデバイス構造の一例を示す。図８（ａ）は単位トランジスタＱｕを複数並列接続した場合の平面図、図８（ｂ）は、単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１断面図を示す。
【００２９】
図９は、単位トランジスタＱｕを複数並列接続した場合の実施例を示す。単位トランジスタは、図３に示すようなマルチエミッタ構造でもよい。図９（ａ）及び（ｂ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
図３に示したマルチエミッタタイプの単位トランジスタＱｕと断面構造が酷似しているが、図３の単位トランジスタＱｕは、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。これに対し、図９の実施例では、放熱性改善の為に、各単位トランジスタＱｕのエミッタ（ＥＣ１，ＥＣ２，ＥＣ３）間、及び最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝２ｂ間の寸法は遥かに広い構造としている。
【００３０】
本実施例は、図８に示す従来構造に比べ、隣接する単位トランジスタＱｕのエミッタ距離が離れていることと、最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝との距離が広がっていることにより、単位トランジスタＱｕの熱抵抗Ｒｔｈを低減可能な構造である。また、複数の単位トランジスタＱｕが１つの素子分離溝２ｂで囲まれている為、各単位トランジスタＱｕ間の熱抵抗Ｒｔｈバラツキを低減可能な構造である。さらに、各単位トランジスタＱｕが個別に有する素子分離溝２ｂを取り去ったことにより、隣接する単位トランジスタＱｕ間の素子分離溝２ｂで決定されていた対基板容量の周辺成分が無くなる為、図８に比べ対基板容量を低減できる。
【００３１】
図１０は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。埋め込みコレクタ領域３ａが素子分離溝２ｂ内側全体に埋め込まれた構造である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａが接していることで各単位トランジスタＱｕの熱抵抗Ｒｔｈバラツキを低減可能な構造である。図９に示す構造と同様に対基板容量の周辺成分が低減可能であり、本実施例では、複数並列接続したトランジスタ全体の対基板容量は、図８の従来構造に比べ、およそ２５％低減した。
【００３２】
図１１は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａ間及び最外周に配置された単位トランジスタＱｕの埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。
【００３３】
各単位トランジスタＱｕの対基板容量の周辺成分は、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定されるため、図９、図１０に比べ更に対基板容量を低減可能な構造である。
【００３４】
図１２は、２ｍＡ／エミッタで使用する単位トランジスタＱｕを複数並列接続した場合のベース接地でのＩＣ−ＶＣＢ特性の一測定結果である。トランジスタは、列方向に５ヶ、行方向に８ヶ配置し、計４０ヶの単位トランジスタＱｕを並列接続している。（ａ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性を示す。各単位トランジスタＱｕのエミッタ配線の寄生抵抗バラツキにより、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕにおいて、自己発熱効果の影響による熱暴走が原因で、目標仕様ＩＣ＝４０ｍＡ（＠ＶＣＢ＝１４Ｖ）を大幅に未達の特性となっている。（ｂ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する構造であって、各単位トランジスタＱｕのベース−エミッタ間電圧ＶＢＥバラツキ低減の為に、一般的に用いられる各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性を示す。（ａ）の特性に比べ大幅に熱暴走による素子破壊耐圧は改善されているが、各単位トランジスタＱｕの熱抵抗Ｒｔｈバラツキによるある特定単位トランジスタＱｕの自己発熱効果の影響による熱暴走が原因で目標は未達である。（ｃ）は、各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入し、さらに、図９に示す実施例を適用した場合のＩＣ−ＶＣＢ特性を示す。並列接続された各単位トランジスタ全体を１つの素子分離溝２ｂで囲った構造により、各単位トランジスタ間の熱抵抗Ｒｔｈのバラツキを低減させたことにより、目標仕様を達成した一例である。
【実施例３】
【００３５】
図１３は、単位トランジスタＱｕにおける素子分離溝２ｂの拡大方法に関する別の実施例を示した平面図である。
【００３６】
図１３（ａ）は、従来構造の平面図である。
【００３７】
図１３（ｂ）、（ｃ）、（ｄ）は、素子分離溝２ｂの拡大の実施例を示す。素子分離溝２ｂの拡大方法は、行方向のみでも、列方向のみでも、さらにその組み合わせでもよい。また、その大きさは、図５を参考にすれば、必要最小限に設計可能である。
【実施例４】
【００３８】
図１４は、単位トランジスタＱｕを一方向にのみ複数並列接続した場合の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。
【００３９】
図１４（ａ）は、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。
【００４０】
図１４（ｂ）、（ｃ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例５】
【００４１】
図１５は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。
【００４２】
図１５（ａ）は、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。
【００４３】
図１５（ｂ）、（ｃ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例６】
【００４４】
図１６は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。
【００４５】
熱解析の結果、周辺部に比べ中央部に位置する単位トランジスタＱｕの発熱量が高いことが明らかとなっている。
【００４６】
図１６（ａ）、（ｂ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲い、さらに、周辺部を密に中心部を疎になるように各単位トランジスタＱｕを配置した実施例である。上記配置により、各単位トランジスタＱｕの熱抵抗のバラツキを低減可能である。
【実施例７】
【００４７】
図１７は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。本実施例では、各列方向にエミッタ配線Ｌ３を延在する。各列方向にエミッタ配線Ｌ３を延在する場合は、図１７（ｂ）に示すように、各列方向の単位トランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した構造が好適である。また、エミッタ電圧供給部からの各単位トランジスタのエミッタ電極までの配線長は等長配線となっている。
【００４８】
図１７（ｂ）に示す単位トランジスタＱｕの配置・配線構造により、図１７（ａ）に比べ、エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧VBEバラツキを低減可能となり、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕの自己発熱効果の影響による熱暴走起因の素子破壊を防止可能な構造である。
【実施例８】
【００４９】
図１８は、図９に示す単位トランジスタＱｕを複数並列接続した場合の別の実施例である。図９に示す単位トランジスタのエミッタとベースを配線Ｌ３で接続し、ダイオードとして使用した例である。図１８（ａ）はエミッタとベースを配線で接続した単位トランジスタＱｕを複数並列接続した回路図、（ｂ）は平面図である。図９の実施例と同様に、並列接続した単位トランジスタ間の熱抵抗バラツキが低減可能であり、対基板容量も小さくできる。
【符号の説明】
【００５０】
１…ＳＯＩ基板、 １ａ…支持基板、 １ｂ…絶縁層、 １ｃ…半導体層、 ２ａ…浅い分離部、 ２ｂ…深い溝型の分離部（素子分離用溝）、 ３ａ…埋め込みコレクタ領域、 ３ｂ…コレクタ引出領域、 ３ｃ…コレクタ領域、 ４…ベース領域、 ５ａ…ベース引出電極、 ６…エミッタ領域、 ７…エミッタ電極、 ８…絶縁膜、 ９Ｂ，９Ｂ１，９Ｂ２，９Ｂ３…ベース電極、 ９Ｅ，９Ｅ１，９Ｅ２，９Ｅ３…エミッタ電極、 １０…低濃度層、 ９Ｃ，９Ｃ１，９Ｃ２，９Ｃ３…コレクタ電極、 Ｑ，Ｑｕ…バイポーラトランジスタ、 ＢＣ，ＢＣ１，ＢＣ２，ＢＣ３，ＥＣ，ＥＣ１，ＥＣ２，ＥＣ３，ＣＣ，ＣＣ１，ＣＣ２，ＣＣ３…コンタクトホール、 Ｌ１…第一層配線、 Ｌ２…第２層配線、 Ｌ３…第一層配線、 ＴＨ１…スルーホール。
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの放熱性の改善に係り、特に、絶縁素子分離型のバイポーラトランジスタに適用して有効な効果となる半導体装置の放熱性の改善に関する。
【背景技術】
【０００２】
特許文献１は、ＳＯＩ（Silicon On Insulator）基板上の絶縁素子分離型のバイポーラトランジスタ技術について記載された文献である。特に図２には単位バイポーラトランジスタの平面及び断面構造の例が示されている。また、図４には単位バイポーラトランジスタを複数並列接続した場合の配置配線例が示されている。さらに、図２１にはマルチエミッタタイプの単位バイポーラトランジスタの断面構造例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、以下の課題があることを本願発明者等は見いだした。
【０００５】
従来技術における単位バイポーラトランジスタの構造は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または前記最小レイアウト寸法に近い寸法で設計されており、前記単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、自己発熱効果の影響で特性劣化することがあることを見出した。
【０００６】
また、単位バイポーラトランジスタを複数並列接続して用いた場合、周辺部に配置された単位バイポーラトランジスタよりも、中央部に配置された単位バイポーラトランジスタの方が発熱量が高くなり、各単位バイポーラトランジスタの接合部の温度バラツキがトランジスタの特性バラツキに影響を与えることを見出した。
【０００７】
さらに、単位バイポーラトランジスタを複数並列接続して用いた場合において、各行方向にエミッタ配線を延在する場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタと、エミッタ配線抵抗の大きい個所に配置された単位バイポーラトランジスタとでエミッタ配線抵抗の違いにより、単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタが自己発熱効果の影響で熱暴走し破壊に至る場合があることを見出した。
【０００８】
本発明の目的は、絶縁素子分離型のバイポーラトランジスタの放熱性を改善することのできる技術を提供するものである。
【０００９】
また、本発明の他の目的は、単位バイポーラトランジスタを複数並列接続して用いた場合に、対基板容量を低減できる技術を提供するものである。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【００１１】
すなわち、本発明は、絶縁層及び該絶縁層に達するように形成され絶縁膜が埋め込まれた分離溝によって取り囲まれて支持基板上に形成された半導体層内に多数の単位バイポーラトランジスタ素子領域を行方向及び列方向に配列し、多層の配線層でコレクタ、ベース、エミッタのそれぞれを共通に接続することによってバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する高集積化半導体装置において、前記エミッタを共通接続する配線層は、前記配列の外縁に沿って配置された幅広部と前記幅広部から前記配列上に延在する複数の細長部を含み、前記複数のバイポーラトランジスタ素子は、前記複数の細長部に沿って配置され、前記エミッタのそれぞれは対応する前記細長部に接続されてなり、前記細長部のそれぞれにおける前記バイポーラトランジスタ素子数が前記幅広部が配置された前記配列の外縁に沿う方向に配列された前記バイポーラトランジスタ素子数よりも少なくなるように配置したことを特徴とする高集積化半導体装置。
【発明の効果】
【００１２】
上記手段による本発明の代表的な効果は、素子分離溝によって互いに分離された素子形成領域に形成されたバイポーラトランジスタの放熱性の改善ができるということである。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は本発明の一実施例の形態である半導体装置を構成するトランジスタのシンボル図、（ｂ）は（ａ）のトランジスタを並列接続した場合の回路図である。
【図２】（ａ）は図1の従来構造の単位トランジスタの平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図３】（ａ）は図1の従来構造のマルチエミッタタイプの単位トランジスタの平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である
【図４】（ａ）は本発明の一実施例の形態である単位トランジスタの平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図５】図４に示す一実施例の効果を電気的特性にて確認した結果である。（ａ）は、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積依存性を示す。（ｂ）は、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。（ｃ）は、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。（ｄ）は、最大電流利得遮断周波数ｆＴ（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。
【図６】図４（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図７】図４（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図８】（ａ）は図1の従来構造の単位トランジスタを複数並列接続した場合の平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図９】単位トランジスタを複数並列接続した場合の本発明の一実施の形態である。（ａ）は図1の従来構造の複数並列接続された単位トランジスタの個々の素子分離溝を取り去り、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図、（ｂ）は単位トランジスタをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１線の断面図である。
【図１０】図９（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図１１】図９（ａ）の他の実施例のＸ１−Ｘ１線の断面図である。
【図１２】図１０に示す一実施例の効果を電気的特性にて確認した結果である。（ａ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性である。（ｂ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する構造で、各単位トランジスタのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性である。（ｃ）は、各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入し、さらに、図１０に示す実施例を適用した場合のＩＣ−ＶＣＢ特性である。
【図１３】（ａ）は図1の単位トランジスタの平面図、（ｂ）、（ｃ）、（ｄ）は本発明の一実施の形態である単位トランジスタの平面図である。
【図１４】（ａ）は図1の単位トランジスタを複数並列接続した場合の平面図、（ｂ）、（ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１５】（ａ）は図1の単位トランジスタを複数並列接続した場合の平面図、（ｂ）、（ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１６】（ａ）、（ｂ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、周辺部を密に中央部を疎になるように単位トランジスタを配置した平面図である。
【図１７】（ａ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、各列方向にエミッタ配線を延在する場合で、各列方向の単位トランジスタ数を各行方向の単位バイポーラトランジスタ数よりも多く配置した平面図、（ｂ）は各列方向にエミッタ配線を延在する場合で、各列方向の単位バイポーラトランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した平面図である。
【図１８】（ａ）はエミッタ・ベースを配線で接続した図１（ａ）の単位トランジスタを複数並列接続した場合の回路図、（ｂ）は（ａ）の回路図の単位トランジスタの個々の素子分離溝を取り去り、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例を図面を用いて詳細に説明する。また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。
【実施例１】
【００１５】
図１（ａ）は、本発明を適用した半導体装置を構成する単位トランジスタＱｕを示している。
【００１６】
図１（ｂ）は、図１（ａ）の単位トランジスタを複数並列接続することでトランジスタＱを形成している。
【００１７】
図２は、図１に示す従来技術における単位トランジスタＱｕのデバイス構造の一例を示している。図２（ａ）は単位トランジスタＱｕの平面図、（ｂ）は単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１断面図を示す。デバイス構造の例は、ＳＯＩ基板を用いた絶縁素子分離型トランジスタであるが、本発明の適用範囲としては、ＢＵＬＫ基板を用いた絶縁素子分離型トランジスタでもよい。また、トランジスタの導電形式はｎｐｎ型またはｐｎｐ型どちらでも良い。さらに、トランジスタの構造は、横型、縦型、ヘテロ構造等特に問わない。
【００１８】
図３は、図１に示す従来技術における単位トランジスタＱｕがマルチエミッタタイプのデバイス構造の一例を示している。図３（ａ）は単位トランジスタＱｕの平面図、（ｂ）は単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１断面図を示す。２つのエミッタＥＣ１−ＥＣ２間、及びエミッタ−素子分離溝２ｂ間の寸法は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。
【００１９】
単位トランジスタＱｕは、隣接する素子と電気的に分離するために、熱抵抗の高い素子分離溝２ｂに囲まれている為、放熱性が悪く熱抵抗の高い構造となっている。
【００２０】
図４は、単位トランジスタにおける実施例を示す。単位トランジスタは、図３に示すようなマルチエミッタ構造でもよい。図４（ａ）及び（ｂ）は、図２に示す単位トランジスタＱｕの素子分離溝２ｂ及び埋め込みコレクタ領域３ａの端をエミッタＥＣから遠ざけ拡大して配置した場合の実施例である。単位トランジスタＱｕにおける発熱は、熱抵抗の高い素子分離溝２ｂにより遮断されているので、単位トランジスタＱｕの熱抵抗Ｒｔｈは素子分離溝２ｂの内側の面積に依存する。従って、素子分離溝２ｂを拡大することにより単位トランジスタＱｕの熱抵抗を低減可能な構造とすることが可能である。
【００２１】
図５は、図４の実施例を適用した場合の単位トランジスタの一測定結果である。グラフ中の「素子分離溝標準」で示したものが図２の従来構造のトランジスタ特性であり、その他のデータが図４の実施例を適用した場合の単位トランジスタのデータである。
【００２２】
図５（ａ）は、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積（素子分離溝２ｂの内側の面積）依存性を示す。素子分離溝２ｂの拡大と共にＲｔｈは低下し、放熱性が改善されている。
【００２３】
図５（ｂ）は、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。素子分離溝２ｂの拡大により単位トランジスタの熱抵抗が低下したことで素子が破壊にいたるパワーを増大することが可能である。実施例では、図２に示す従来構造の単位トランジスタの素子分離溝２ｂに対して行方向及び列方向にそれぞれ８ｕｍ拡大すると素子破壊は見られなかった。
【００２４】
図５（ｃ）は、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。素子分離溝２ｂの拡大と共に高ＶＣＥでの電流利得遮断周波数ｆＴも改善している。
【００２５】
図５（ｄ）は、最大電流利得遮断周波数（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。素子分離溝２ｂの拡大と共にＩＣ＠ｆＴｐｅａｋも改善されていることを確認した。
【００２６】
図６は、図４に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域３ａを素子分離溝２ｂ拡大前と同じ領域のみに形成した構造である。図４（ｂ）に比べ埋め込みコレクタ領域３ａの面積が小さいので対基板容量の底面成分を小さくできる。
【００２７】
図７は、図６に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。図４（ｂ）の構造では、対基板容量の周辺成分が素子分離溝２ｂの容量のみで決定されるのに対して、図７の構造では、素子分離溝２ｂの容量と低濃度層１０による空乏化領域の容量との直列容量で決定される。また、対基板容量の底面成分についても、埋め込みコレクタ領域３ａの端では、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定される。従って、図６の構造よりもさらなる対基板容量の低減が可能な構造である。
【実施例２】
【００２８】
図８は、従来技術における単位トランジスタＱｕを複数並列接続した場合のデバイス構造の一例を示す。図８（ａ）は単位トランジスタＱｕを複数並列接続した場合の平面図、図８（ｂ）は、単位トランジスタＱｕをｎｐｎ型とした場合の（ａ）のＸ１−Ｘ１断面図を示す。
【００２９】
図９は、単位トランジスタＱｕを複数並列接続した場合の実施例を示す。単位トランジスタは、図３に示すようなマルチエミッタ構造でもよい。図９（ａ）及び（ｂ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
図３に示したマルチエミッタタイプの単位トランジスタＱｕと断面構造が酷似しているが、図３の単位トランジスタＱｕは、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。これに対し、図９の実施例では、放熱性改善の為に、各単位トランジスタＱｕのエミッタ（ＥＣ１，ＥＣ２，ＥＣ３）間、及び最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝２ｂ間の寸法は遥かに広い構造としている。
【００３０】
本実施例は、図８に示す従来構造に比べ、隣接する単位トランジスタＱｕのエミッタ距離が離れていることと、最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝との距離が広がっていることにより、単位トランジスタＱｕの熱抵抗Ｒｔｈを低減可能な構造である。また、複数の単位トランジスタＱｕが１つの素子分離溝２ｂで囲まれている為、各単位トランジスタＱｕ間の熱抵抗Ｒｔｈバラツキを低減可能な構造である。さらに、各単位トランジスタＱｕが個別に有する素子分離溝２ｂを取り去ったことにより、隣接する単位トランジスタＱｕ間の素子分離溝２ｂで決定されていた対基板容量の周辺成分が無くなる為、図８に比べ対基板容量を低減できる。
【００３１】
図１０は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。埋め込みコレクタ領域３ａが素子分離溝２ｂ内側全体に埋め込まれた構造である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａが接していることで各単位トランジスタＱｕの熱抵抗Ｒｔｈバラツキを低減可能な構造である。図９に示す構造と同様に対基板容量の周辺成分が低減可能であり、本実施例では、複数並列接続したトランジスタ全体の対基板容量は、図８の従来構造に比べ、およそ２５％低減した。
【００３２】
図１１は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａ間及び最外周に配置された単位トランジスタＱｕの埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。
【００３３】
各単位トランジスタＱｕの対基板容量の周辺成分は、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定されるため、図９、図１０に比べ更に対基板容量を低減可能な構造である。
【００３４】
図１２は、２ｍＡ／エミッタで使用する単位トランジスタＱｕを複数並列接続した場合のベース接地でのＩＣ−ＶＣＢ特性の一測定結果である。トランジスタは、列方向に５ヶ、行方向に８ヶ配置し、計４０ヶの単位トランジスタＱｕを並列接続している。（ａ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性を示す。各単位トランジスタＱｕのエミッタ配線の寄生抵抗バラツキにより、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕにおいて、自己発熱効果の影響による熱暴走が原因で、目標仕様ＩＣ＝４０ｍＡ（＠ＶＣＢ＝１４Ｖ）を大幅に未達の特性となっている。（ｂ）は、図８（ａ）に示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する構造であって、各単位トランジスタＱｕのベース−エミッタ間電圧ＶＢＥバラツキ低減の為に、一般的に用いられる各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性を示す。（ａ）の特性に比べ大幅に熱暴走による素子破壊耐圧は改善されているが、各単位トランジスタＱｕの熱抵抗Ｒｔｈバラツキによるある特定単位トランジスタＱｕの自己発熱効果の影響による熱暴走が原因で目標は未達である。（ｃ）は、各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入し、さらに、図９に示す実施例を適用した場合のＩＣ−ＶＣＢ特性を示す。並列接続された各単位トランジスタ全体を１つの素子分離溝２ｂで囲った構造により、各単位トランジスタ間の熱抵抗Ｒｔｈのバラツキを低減させたことにより、目標仕様を達成した一例である。
【実施例３】
【００３５】
図１３は、単位トランジスタＱｕにおける素子分離溝２ｂの拡大方法に関する別の実施例を示した平面図である。
【００３６】
図１３（ａ）は、従来構造の平面図である。
【００３７】
図１３（ｂ）、（ｃ）、（ｄ）は、素子分離溝２ｂの拡大の実施例を示す。素子分離溝２ｂの拡大方法は、行方向のみでも、列方向のみでも、さらにその組み合わせでもよい。また、その大きさは、図５を参考にすれば、必要最小限に設計可能である。
【実施例４】
【００３８】
図１４は、単位トランジスタＱｕを一方向にのみ複数並列接続した場合の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。
【００３９】
図１４（ａ）は、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。
【００４０】
図１４（ｂ）、（ｃ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例５】
【００４１】
図１５は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。
【００４２】
図１５（ａ）は、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。
【００４３】
図１５（ｂ）、（ｃ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例６】
【００４４】
図１６は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。
【００４５】
熱解析の結果、周辺部に比べ中央部に位置する単位トランジスタＱｕの発熱量が高いことが明らかとなっている。
【００４６】
図１６（ａ）、（ｂ）は、各単位トランジスタＱｕの素子分離溝２ｂを取り去り、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲い、さらに、周辺部を密に中心部を疎になるように各単位トランジスタＱｕを配置した実施例である。上記配置により、各単位トランジスタＱｕの熱抵抗のバラツキを低減可能である。
【実施例７】
【００４７】
図１７は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。本実施例では、各列方向にエミッタ配線Ｌ３を延在する。各列方向にエミッタ配線Ｌ３を延在する場合は、図１７（ｂ）に示すように、各列方向の単位トランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した構造が好適である。また、エミッタ電圧供給部からの各単位トランジスタのエミッタ電極までの配線長は等長配線となっている。
【００４８】
図１７（ｂ）に示す単位トランジスタＱｕの配置・配線構造により、図１７（ａ）に比べ、エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧VBEバラツキを低減可能となり、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕの自己発熱効果の影響による熱暴走起因の素子破壊を防止可能な構造である。
【実施例８】
【００４９】
図１８は、図９に示す単位トランジスタＱｕを複数並列接続した場合の別の実施例である。図９に示す単位トランジスタのエミッタとベースを配線Ｌ３で接続し、ダイオードとして使用した例である。図１８（ａ）はエミッタとベースを配線で接続した単位トランジスタＱｕを複数並列接続した回路図、（ｂ）は平面図である。図９の実施例と同様に、並列接続した単位トランジスタ間の熱抵抗バラツキが低減可能であり、対基板容量も小さくできる。
【符号の説明】
【００５０】
１…ＳＯＩ基板、 １ａ…支持基板、 １ｂ…絶縁層、 １ｃ…半導体層、 ２ａ…浅い分離部、 ２ｂ…深い溝型の分離部（素子分離用溝）、 ３ａ…埋め込みコレクタ領域、 ３ｂ…コレクタ引出領域、 ３ｃ…コレクタ領域、 ４…ベース領域、 ５ａ…ベース引出電極、 ６…エミッタ領域、 ７…エミッタ電極、 ８…絶縁膜、 ９Ｂ，９Ｂ１，９Ｂ２，９Ｂ３…ベース電極、 ９Ｅ，９Ｅ１，９Ｅ２，９Ｅ３…エミッタ電極、 １０…低濃度層、 ９Ｃ，９Ｃ１，９Ｃ２，９Ｃ３…コレクタ電極、 Ｑ，Ｑｕ…バイポーラトランジスタ、 ＢＣ，ＢＣ１，ＢＣ２，ＢＣ３，ＥＣ，ＥＣ１，ＥＣ２，ＥＣ３，ＣＣ，ＣＣ１，ＣＣ２，ＣＣ３…コンタクトホール、 Ｌ１…第一層配線、 Ｌ２…第２層配線、 Ｌ３…第一層配線、 ＴＨ１…スルーホール。
【特許請求の範囲】
【請求項１】
絶縁層及び該絶縁層に達するように形成され絶縁膜が埋め込まれた分離溝によって取り囲まれて支持基板上に形成された半導体層内に多数の単位バイポーラトランジスタ素子領域を行方向及び列方向に配列し、多層の配線層でコレクタ、ベース、エミッタのそれぞれを共通に接続することによってバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する高集積化半導体装置において、
前記エミッタを共通接続する配線層は、前記配列の外縁に沿って配置された幅広部と前記幅広部から前記配列上に延在する複数の細長部を含み、
前記複数のバイポーラトランジスタ素子は、前記複数の細長部に沿って配置され、前記エミッタのそれぞれは対応する前記細長部に接続されてなり、
前記細長部のそれぞれにおける前記バイポーラトランジスタ素子数が前記幅広部が配置された前記配列の外縁に沿う方向に配列された前記バイポーラトランジスタ素子数よりも少なくなるように配置したことを特徴とする高集積化半導体装置。
【請求項１】
絶縁層及び該絶縁層に達するように形成され絶縁膜が埋め込まれた分離溝によって取り囲まれて支持基板上に形成された半導体層内に多数の単位バイポーラトランジスタ素子領域を行方向及び列方向に配列し、多層の配線層でコレクタ、ベース、エミッタのそれぞれを共通に接続することによってバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する高集積化半導体装置において、
前記エミッタを共通接続する配線層は、前記配列の外縁に沿って配置された幅広部と前記幅広部から前記配列上に延在する複数の細長部を含み、
前記複数のバイポーラトランジスタ素子は、前記複数の細長部に沿って配置され、前記エミッタのそれぞれは対応する前記細長部に接続されてなり、
前記細長部のそれぞれにおける前記バイポーラトランジスタ素子数が前記幅広部が配置された前記配列の外縁に沿う方向に配列された前記バイポーラトランジスタ素子数よりも少なくなるように配置したことを特徴とする高集積化半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１１９７１０（Ｐ２０１２−１１９７１０Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１２−１４７１９（Ｐ２０１２−１４７１９）
【出願日】平成２４年１月２７日（２０１２．１．２７）
【分割の表示】特願２００５−２８３７４（Ｐ２００５−２８３７４）の分割
【原出願日】平成１７年２月４日（２００５．２．４）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２４年１月２７日（２０１２．１．２７）
【分割の表示】特願２００５−２８３７４（Ｐ２００５−２８３７４）の分割
【原出願日】平成１７年２月４日（２００５．２．４）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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