説明

半導体装置

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタク
ト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及
びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層
を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。
また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出
するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクト
ホールを埋めるように形成されている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気的に書き込み、読み出し及び消去が可能な不揮発性半導体記憶装置並びに
その作製方法に関する。
【背景技術】
【0002】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのでき
る不揮発性メモリの市場が拡大している。不揮発性メモリは、MOSFET(Metal
Oxide Semiconductor Field effect transi
stor)と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成
領域上に設けられているところに特徴がある。また、不揮発性メモリの電荷蓄積領域は絶
縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮
遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている(例えば、特許文献1、
特許文献2)。
【0003】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電
圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊
ゲートに保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体
的に、浮遊ゲートへの電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層
と、制御ゲートの間に高電圧を印加して行われている。このような不揮発性メモリは、シ
リコンウエハーに半導体記憶装置を作り込むだけでなく、ガラス基板、プラスチック基板
、絶縁層を含むシリコンウエハー上に半導体記憶装置を形成する技術についても開発が行
われている。
【0004】
特許文献2には図29に示す不揮発性半導体記憶装置が開示されている。図29の不揮発
性半導体記憶装置は、絶縁体1上に、半導体層からなるチャネル領域2、ソース領域7、
ドレイン領域8、第1の絶縁膜3、フローティングゲート4、第2の絶縁膜5、コントロ
ールゲート6、ソース電極15、ドレイン電極11、ゲート電極9を有している。そして
、ソース領域7、ドレイン領域8とソース電極15、ドレイン電極11はそれぞれ層間膜
13に形成されたコンタクトホールを介して接するように形成されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平5−189984号公報
【特許文献2】特開平6−61501号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
従来、図29に示したような不揮発性半導体装置では、半導体層の膜厚が薄く、層間膜1
3と半導体層との選択比が十分でない場合には、ドライエッチングによるコンタクトホー
ル開口時に、層間膜13だけでなく半導体層までエッチングされてしまい、コンタクト抵
抗値の増大を招くという問題がある。大判のガラス基板を用いて不揮発性半導体装置を作
製する場合には、さらにコンタクト抵抗値が増大してしまう。しかしながら、半導体層の
膜厚を厚くすると、レーザー結晶化(LC)する際にマージンが狭くなってしまう。また
、SOI基板を用いる場合に半導体層の膜厚を厚くすると、ソース領域とドレイン領域の
間の寄生トランジスタを抑制することができず完全空乏層型のTFTを形成できなくなる
という問題がある。
【0007】
また、ウェットエッチングによりコンタクトホールを開口する場合は、層間膜と半導体層
との選択比を限りなく高くとることができる。しかしながら、ウェットエッチングの場合
、アスペクト比の高いコンタクトホールを形成することができないため高集積化が困難で
ある。
【0008】
また、層間膜を薄くしてドライエッチング開口におけるエッチングの時間を減らして半導
体層のエッチングを抑える方法もあるが、層間膜を薄くした場合は、上層の配線とゲート
電極の寄生容量が増えることになるため回路としての駆動能力低下に影響を与える恐れが
ある。
【0009】
上記課題を鑑み、本発明は書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装
置及びその作製方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の不揮発性半導体記憶装置は、ソース領域又はドレイン領域とソース配線又はドレ
イン配線との間に導電層を設けることを特徴とする。また、該導電層は、制御ゲート電極
を形成する導電層と同じ導電層からなる。また、該導電層を覆うように絶縁膜が設けられ
ており、該絶縁膜は該導電層表面の一部が露出するコンタクトホールを有することを特徴
とする。また、該ソース配線又はドレイン配線は、該コンタクトホールを埋めるように形
成されている。
【0011】
本発明の不揮発性半導体記憶装置は、チャネル形成領域、ソース領域及びドレイン領域を
有する半導体層と、前記ソース領域及び前記ドレイン領域の一部と前記チャネル形成領域
とを覆う第1の絶縁膜と、前記第1の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊
ゲート電極を覆う第2の絶縁膜と、前記第2の絶縁膜上に形成された制御ゲート電極と、
前記ソース領域及び前記ドレイン領域上に形成された導電層と、前記第2の絶縁膜、前記
制御ゲート電極及び前記導電層上に形成された第3の絶縁膜と、前記第3の絶縁膜に形成
されたコンタクトホールを介して前記導電層と接するソース電極又はドレイン電極と、を
有し、前記ソース領域又は前記ドレイン領域と前記ソース電極又は前記ドレイン電極とは
、前記導電層を介して電気的に接続することを特徴とする。
【0012】
本発明の不揮発性半導体記憶装置は、チャネル形成領域、ソース領域及びドレイン領域を
有する半導体層と、ソース領域及びドレイン領域の一部と前記チャネル領域とを覆う第1
の絶縁膜と、前記第1の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極を
覆う第2の絶縁膜と、前記第2の絶縁膜上に形成された制御ゲート電極と、前記ソース領
域及び前記ドレイン領域上に形成された導電層と、前記第2の絶縁膜、前記制御ゲート電
極及び前記導電層上に形成された第3の絶縁膜と、前記第3の絶縁膜に形成されたコンタ
クトホールを介して前記導電層と接するソース電極又はドレイン電極と、を有し、前記ソ
ース領域又は前記ドレイン領域と前記ソース電極又は前記ドレイン電極とは、前記導電層
を介して電気的に接続し、前記制御ゲート電極は、前記第2の絶縁膜を介して前記浮遊ゲ
ート電極を覆うように形成され、前記制御ゲート電極にはサイドウォールが形成され、前
記サイドウォールは前記浮遊ゲート電極によって生じた前記制御ゲート電極の段差部分に
形成されていることを特徴とする。
【0013】
本発明の不揮発性半導体記憶装置の作製方法は、半導体層に、チャネル形成領域、ソース
領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と前記チャネル形
成領域とを覆って第1の絶縁膜を形成し、前記第1の絶縁膜上に浮遊ゲート電極を形成し
、前記浮遊ゲート電極を覆って第2の絶縁膜を形成し、前記第1の絶縁膜と前記第2の絶
縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、
前記第2の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第1の導電層
を形成し、前記第1の導電層をエッチングして、前記第2の絶縁膜上に制御ゲート電極と
前記露出した前記ソース領域及び前記ドレイン領域上に第2の導電層を形成し、前記第2
の絶縁膜、前記制御ゲート電極及び前記第2の導電層上に第3の絶縁膜を形成し、前記第
3の絶縁膜に、前記第2の導電層の一部が露出するコンタクトホールを開口し、前記露出
した第2の導電層上に、ソース電極又はドレイン電極を形成することを特徴とする。
【0014】
本発明の不揮発性半導体記憶装置の作製方法は、半導体層に、チャネル形成領域、ソース
領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と前記チャネル形
成領域とを覆って第1の絶縁膜を形成し、前記第1の絶縁膜上に浮遊ゲート電極を形成し
、前記浮遊ゲート電極を覆って第2の絶縁膜を形成し、前記第1の絶縁膜と前記第2の絶
縁膜の一部をエッチングして、前記ソース領域及び前記ドレイン領域の一部を露出させ、
前記第2の絶縁膜、前記露出した前記ソース領域及び前記ドレイン領域上に第1の導電層
を形成し、前記第1の導電層上に第3の絶縁膜を形成し、前記第3の絶縁膜をエッチング
して前記浮遊ゲート電極によって生じた段差部分にサイドウォールを形成し、前記第1の
導電層をエッチングして、前記第2の絶縁膜上に制御ゲート電極と前記露出した前記ソー
ス領域及び前記ドレイン領域上に第2の導電層を形成し、前記第2の絶縁膜、前記制御ゲ
ート電極及び前記第2の導電層上に第4の絶縁膜を形成し、前記第4の絶縁膜に、前記第
2の導電層の一部が露出するコンタクトホールを開口し、前記露出した第2の導電層上に
、ソース電極又はドレイン電極を形成することを特徴とする。
【0015】
なお、前記浮遊ゲート電極の材料として、ゲルマニウム若しくはゲルマニウム化合物、ゲ
ルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又はゲルマニウム若し
くはゲルマニウム化合物を含む酸化物若しくは窒化物を用いることを特徴とする。
【0016】
また、前記浮遊ゲート電極は、第1の浮遊ゲート電極及び第2の浮遊ゲート電極との積層
構造を有することを特徴とする。
【0017】
なお、前記第1の浮遊ゲート電極は前記第1の絶縁膜側に設けられ、前記第1の浮遊ゲー
ト電極上に第1の浮遊ゲート電極よりも幅が短い第2の浮遊ゲート電極が設けられること
を特徴とする。
【0018】
なお、前記第1の浮遊ゲート電極の材料として、ゲルマニウム若しくはゲルマニウム化合
物、ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又はゲルマニウ
ム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物を用い、前記第2の浮遊ゲー
ト電極の材料として、シリコン若しくはシリコン化合物を用いることを特徴とする。
【発明の効果】
【0019】
ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設けること
により、絶縁層をエッチングしてコンタクトホールを形成する際に、半導体層までエッチ
ングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電
圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよい不揮発性半導体記憶装
置を作製することが可能となる。
【0020】
また、ソース領域又はドレイン領域とソース配線又はドレイン配線との間に設けられた導
電層は、制御ゲート電極材料を用いて形成されるため、生産性を損なうことなく特性の優
れた不揮発性半導体記憶装置を製造することができる。当該導電層は、制御ゲート電極と
同じ工程で作製することができるため、製造設備に負担を強いることなく、低電圧で高効
率な書き込みをすることが出来、且つ電荷保持特性のよい不揮発性半導体記憶装置を作製
することが可能となる。
【図面の簡単な説明】
【0021】
【図1】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図2】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図3】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図4】プラズマ処理装置の構成を説明する図。
【図5】不揮発性メモリセルアレイの等価回路の一例を示す図。
【図6】NOR型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図7】NAND型不揮発性メモリセルアレイの等価回路の一例を示す図。
【図8】NAND型不揮発性メモリの書き込み動作を説明する図。
【図9】NAND型不揮発性メモリの消去及び読み出し動作を説明する図。
【図10】不揮発性半導体記憶装置の回路ブロック図の一例を示す図。
【図11】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図12】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図13】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図14】本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図。
【図15】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図16】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図17】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図18】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図19】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図20】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図21】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図22】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図23】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図24】本発明の不揮発性半導体記憶装置の作製方法の一例を示す図。
【図25】本発明の不揮発性半導体記憶装置の上面の一例を示す図。
【図26】本発明の不揮発性半導体記憶装置の一例を示す図。
【図27】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図28】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図29】従来の不揮発性半導体記憶装置の構成を説明するための図。
【発明を実施するための形態】
【0022】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、以
下に示す実施の形態1〜3、実施例1〜3は自由に組み合わせて用いることができる。
【0023】
(実施の形態1)
図1は本発明に係る不揮発性半導体記憶装置の主要な構成を説明するための断面図である
。図1は、特に不揮発性メモリ素子の要部を示している。
【0024】
図1において、10は基板、12は下地絶縁膜、14は半導体層、29はチャネル形成領
域、18a、18bはソース領域又はドレイン領域、16は第1の絶縁膜(トンネル絶縁
膜ともいう)、20は浮遊ゲート電極、22は第2の絶縁膜(コントロール絶縁膜ともい
う)、24は制御ゲート電極、26a、26bは導電層、28a、28bは導電層26a
、26bを介してソース領域又はドレイン領域18a、18bと電気的に接続するソース
電極又はドレイン電極、28cは制御ゲート電極と電気的接続をするゲート配線、27は
パッシベーション用の絶縁膜を示している。
【0025】
図1に示す構成では、基板10上に下地絶縁膜12が形成され、下地絶縁膜12上にはソ
ース領域又はドレイン領域18a、18b、チャネル形成領域29を有する半導体層14
が形成され、半導体層14上に第1の絶縁膜16、導電層26a、26bが形成され、第
1の絶縁膜16上に浮遊ゲート電極20が形成され、浮遊ゲート電極20及び第1の絶縁
膜16上に第2の絶縁膜22が形成され、第2の絶縁膜22上には制御ゲート電極24が
形成されている。ソース電極又はドレイン電極28a、28bは絶縁膜27に形成された
コンタクトホールを介してソース領域又はドレイン領域18a、18bに電気的に接続さ
れ、ゲート配線28cは絶縁膜27に形成されたコンタクトホールを介して制御ゲート電
極24に電気的に接続されている。なお、ソース電極又はドレイン電極28a、28bと
ソース領域又はドレイン領域18a、18bとは、導電層26a、26bを介して電気的
に接続されている。なお、絶縁膜27上に平坦化用の絶縁膜を形成してもよい。
【0026】
次に、図1に示す不揮発性メモリ素子の作製方法について説明する。
【0027】
まず、絶縁表面を有する基板10上に、半導体層14を形成する(図2(A))。基板1
0と半導体層14の間には、下地絶縁膜12を設けてもよい(図2(A))。この下地絶
縁膜12は、基板10から半導体層14へアルカリ金属などの不純物が拡散して汚染する
ことを防ぐものであり、ブロッキング層として適宜設ければよい。
【0028】
絶縁表面を有する基板10としては、ガラス基板、石英基板、サファイア基板、セラミッ
ク基板、表面に絶縁膜が形成された金属基板などを用いることができる。
【0029】
下地絶縁膜12としては、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化
シリコン、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNx
Oy)(x>y)等の絶縁材料を用いて形成する。例えば、下地絶縁膜12を2層構造と
する場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜とし
て酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜
を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。
【0030】
半導体層14は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好まし
い。例えば、基板10上にスパッタリング法、プラズマCVD法若しくは減圧CVD法に
よって基板10の全面に形成された半導体層を結晶化させた後、選択的にエッチングして
半導体層14を形成する。すなわち、素子分離の目的から、絶縁表面に島状の半導体層を
形成し、該半導体層に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導
体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いるこ
ともできる。半導体層の結晶化法としては、レーザー結晶化法、瞬間熱アニール(RTA
)又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素
を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また
、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を形成した所謂SOI(
Silicon on Insulator)基板を用いても良い。
【0031】
このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に
メモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。
すなわち、10V以上20V以下の電圧で書き込みや消去を行う必要のあるメモリ素子ア
レイと、3V以上7V以下の電圧で動作してデータの入出力や命令の制御を主として行う
周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干
渉を防ぐことができる。
【0032】
次に、半導体層14表面に第1の絶縁膜16を形成する(図2(B))。第1の絶縁膜1
6は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第1の絶
縁膜16は、プラズマCVD法や減圧CVD法により絶縁膜を堆積することで形成しても
良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半
導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形
成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第1の絶縁膜1
6は、浮遊ゲート電極20に電荷を注入するためのトンネル絶縁膜として用いるので、こ
のように丈夫であるものでが好ましい。この第1の絶縁膜16は8nm以上20nm以下
、好ましくは8nm以上10nm以下の厚さに形成することが好ましい。例えば、ゲート
長を600nmとする場合、第1の絶縁膜16は8nm以上10nm以下の厚さに形成す
ることができる。
【0033】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波(代表的には
2.45GHz)で励起され、電子密度が1×1011cm−3以上1×1013cm
以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ま
しい。固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密
な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【0034】
このプラズマ処理により半導体層14の表面を酸化する場合には、酸素雰囲気下(例えば
、酸素(O)又は一酸化二窒素(NO)と希ガス(He、Ne、Ar、Kr、Xeの
少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H)と希ガ
ス雰囲気下)で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例
えば、窒素(N)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)
雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNHと希ガス雰囲気下)でプラズマ
処理を行う。本実施の形態では、希ガスとして例えばArを用いることができる。また、
ArとKrを混合したガスを用いてもよい。
【0035】
図4にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板1
0を配置するための支持台88と、ガスを導入するためのガス供給部84、ガスを排気す
るために真空ポンプに接続する排気口86、アンテナ80、誘電体板82、プラズマ発生
用のマイクロ波を供給するマイクロ波供給部92を有している。また、支持台88に温度
制御部90を設けることによって、基板10の温度を制御することも可能である。
【0036】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体層、絶縁膜、
導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでい
る。これらの処理は、その目的に応じて、ガス供給部84から供給するガスを選択すれば
よい。
【0037】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空に
し、ガス供給部84から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板10は
室温若しくは温度制御部90により100℃以上550℃以下に加熱する。なお、基板1
0と誘電体板82との間隔は、20nm以上80mm以下(好ましくは20nm以上60
mm以下)程度である。次に、マイクロ波供給部92からアンテナ80にマイクロ波を供
給する。そしてマイクロ波をアンテナ80から誘電体板82を通して処理室内に導入する
ことによって、プラズマ94を生成する。マイクロ波の導入によりプラズマの励起を行う
と、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011
cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸
素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを
含む場合もある)によって、半導体層の表面を酸化又は窒化することができる。プラズマ
処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカル
や窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性
なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化若
しくは酸化窒化を行うことができる。
【0038】
図2(B)において、プラズマ処理により形成される好適な第1の絶縁膜16の一例は、
酸化雰囲気下のプラズマ処理により半導体層14表面に8nm以上10nm以下の厚さで
酸化シリコン層を形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズ
マで処理した窒素プラズマ処理層を形成した積層構造とする。具体的には、まず、酸素雰
囲気下でのプラズマ処理により半導体層14上に8nm以上10nm以下の厚さで酸化シ
リコン層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化
シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表
面近傍とは、酸化シリコン層の表面から概略0.5nm〜1.5nmの深さをいう。例え
ば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略1
nmの深さに窒素を20〜50原子%の割合で含有させた構造とする。
【0039】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を
用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃以上1050
℃以下程度の加熱で形成される熱酸化膜と同等な絶縁膜を得ることができる。すなわち、
不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成すること
ができる。
【0040】
続いて、第1の絶縁膜16上に導電層25を形成する(図2(C))。そして、導電層2
5を選択的にエッチングすることにより、第1の絶縁膜16上に浮遊ゲート電極20を形
成する(図2(D))。浮遊ゲート電極20は、タンタル(Ta)、チタン(Ti)、モ
リブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)、ゲルマニ
ウム(Ge)から選ばれた元素でなる膜、または前記元素の窒化物でなる膜(代表的には
窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた
合金膜(代表的にはMo−W合金、Mo−Ta合金)、または前記元素のシリサイド膜(
代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜)を
用いることができる。前記シリコン膜に対しては、リンやボロンなどの不純物を添加して
もよい。単層の導電層で形成しても良いが、二層、三層といった積層膜としてもよい。ス
パッタ法又はCVD法により形成する。
【0041】
なお、好ましくは、浮遊ゲート電極20を形成する半導体材料のバンドギャップが、半導
体層14のバンドギャップより小さいことが好ましい。半導体層14の伝導帯の底のエネ
ルギーレベルより、浮遊ゲート電極20の伝導帯の底のエネルギーレベルを低くすること
により、キャリア(電子)の注入性を向上させ、電荷保持特性を向上させるためである。
【0042】
また、浮遊ゲート電極20を形成する半導体材料は、半導体層14を形成する材料よりも
抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート電極20を抵抗率の小
さい半導体材料で形成することにより、制御ゲート電極と半導体層の間に電圧を印加した
とき、電界が浮遊ゲート電極で印加電圧が分圧されずにすみ、電界を半導体層に有効に作
用させることができる。例えば、ゲルマニウムは40〜70Ω・cmの固有抵抗を有する
ので好ましい。また、抵抗率を下げる目的で浮遊ゲート電極20にn型不純物を添加して
も良い。このように、半導体層14と比較して、浮遊ゲート電極20をバンドギャップが
小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。
【0043】
また、浮遊ゲート電極20を形成する半導体材料は、第1の絶縁層16により形成される
半導体層14の電子に対する障壁エネルギーに対し、第1の絶縁層16により形成される
浮遊ゲート電極20の電子に対する障壁エネルギーが高くなるものであることが好ましい
。半導体層14から浮遊ゲート電極20へのキャリア(電子)を注入しやすくし、浮遊ゲ
ート電極20から電荷が消失することを防ぐためである。
【0044】
このような条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合
物で浮遊ゲート電極20を形成することができる。ゲルマニウム化合物の代表例としては
、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが10原子%以
上含まれていることが好ましい。ゲルマニウムの濃度が10原子%以下であると、構成元
素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【0045】
浮遊ゲートは電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用される
が、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、
ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化され
ていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、
当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物、又は当該ゲルマ
ニウム若しくはゲルマニウム化合物を含む酸化物若しくは窒化物の層で置き換えることも
できる。
【0046】
また、浮遊ゲート電極20を、第1の浮遊ゲート電極と第2の浮遊ゲート電極の積層構造
で設けてもよい。なお、その場合、好ましくは、第1の絶縁層16側に設けられる第1の
浮遊ゲート電極は、ゲルマニウム若しくはゲルマニウム化合物等で形成し、第2の絶縁層
22側に設ける第2の浮遊ゲート電極層は、シリコン若しくはシリコン化合物で形成する
とよい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲ
ルマニウムを10原子%未満の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化
物などを適用することができる。シリコン若しくはシリコン化合物は、ゲルマニウム若し
くはゲルマニウム化合物よりもエネルギーギャップが大きい。このように、第2の浮遊ゲ
ート電極層を、第1の浮遊ゲート電極層よりもバンドギャップの大きな材料で形成するこ
とにより、浮遊ゲートに蓄積する電荷が第2の絶縁層22側にリークするのを防ぐことが
できる。また、第2の浮遊ゲート電極層を形成するものとして、金属窒化物又は金属酸化
物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化
モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル
、酸化チタン、酸化スズなどを用いることができる。
【0047】
いずれにしても、上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物
の第2の浮遊ゲート電極は、ゲルマニウム若しくはゲルマニウム化合物で形成される第1
の浮遊ゲート電極の上層側に設けることにより、製造工程においては、耐水性や耐薬品性
を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチ
ング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる
。すなわち、浮遊ゲートの加工を容易なものとすることができる。ただし、第1の浮遊ゲ
ート電極、第2の浮遊ゲート電極材料はこれらに限られるものではない。また、浮遊ゲー
ト電極は2層以上の積層構造としてもよい。
【0048】
次に、浮遊ゲート電極20をマスクとして、半導体層14に不純物元素を導入することに
よって、ソース領域又はドレイン領域18a、18bを形成する(図2(D)参照)。不
純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。
n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p
型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)
等を用いることができる。p型不純物として、例えばホウ素を用いた場合、5×1015
atoms/cm以上1×1016atoms/cm以下の濃度で添加する。これは
、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域29に添
加されることで有効に作用する。チャネル形成領域29は、後述する浮遊ゲート電極20
の下方に形成されるものであり、半導体層14の一対のソース領域又はドレイン領域18
a、18bの間に位置するものである。
【0049】
次に、浮遊ゲート電極20上に、第2の絶縁膜22を形成する(図3(A))。第2の絶
縁膜22は、酸化シリコン、酸化窒化シリコン(SiOxNy)(x>y)、窒化シリコ
ン(SiNx)、窒化酸化シリコン(SiNxOy)(x>y)、酸化アルミニウム(A
lxOy)、HfOx、又はTaOxなどの一層若しくは複数層を、減圧CVD法やプラ
ズマCVD法などで形成する。第2の絶縁膜22は20nm以上60nm以下、好ましく
は30nm以上40nm以下の膜厚で形成する。例えば、酸化シリコン層を8nmの膜厚
で形成し、その上に窒化シリコン層を2nmの膜厚で形成し、その上に酸化窒化シリコン
膜を30nmの膜厚で形成した積層膜を用いることができる。また、浮遊ゲート電極20
にプラズマ処理を行い、その表面を窒化処理した窒化膜を形成してもよい。いずれにして
も、第1の絶縁膜16と第2の絶縁膜22が、浮遊ゲート電極20と接する側の一方又は
双方を窒化膜若しくは窒化処理された層とすることで、浮遊ゲート電極20の酸化を防ぐ
ことができる。
【0050】
次に、第1の絶縁膜16及び第2の絶縁膜22を選択的にエッチングして、ソース領域又
はドレイン領域18a、18bの表面の一部が露出するように、第1の絶縁膜16及び第
2の絶縁膜22を除去する(図3(B))。半導体層14上に、浮遊ゲート電極20の上
方を覆い、ソース領域又はドレイン領域18a、18bの一部を覆うようにレジスト31
6を形成する。そして、エッチングによりソース領域又はドレイン領域18a、18bの
一部が露出するように第1の絶縁膜16及び第2の絶縁膜22を除去する。
【0051】
次に、第2の絶縁膜22、ソース領域又はドレイン領域18a、18b上に、導電層19
を形成する(図3(C))。そして、導電層19を選択的にエッチングして除去すること
によって、半導体層14の上方の一部に導電層19を残存させ、チャネル形成領域29上
に制御ゲート電極24を、ソース領域又はドレイン領域18a、18b上に第1の導電層
26a、26bを形成する(図3(D))。制御ゲート電極24及び第1の導電層26a
、26bは、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(M
o)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成
分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物
元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化
物層24aと上記の金属層24bの積層構造で制御ゲート電極24を形成しても良い。金
属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができ
る。金属窒化物層24aを設けることにより、金属層24bの密着性を向上させることが
でき、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が
高いので、第2の絶縁膜22との相乗効果により、第1の絶縁膜16の厚さを厚くするこ
とができる。なお、導電層26a、26bは、第1の絶縁膜16又は第2の絶縁膜22の
一部を覆うように形成されていてもよい。
【0052】
次に、制御ゲート電極24及び第1の導電層26a、26b上に、コンタクトホール31
5を有する第3の絶縁膜27を形成する(図3(E))。第3の絶縁膜27は、CVD法
やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(
SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸素または窒
素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ
、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の
有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設ける
ことができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。
シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基
として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられ
る。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも
水素を含む有機基と、フルオロ基とを用いてもよい。
【0053】
なお、コンタクトホール315は、第3の絶縁膜27上にレジストマスクを形成し、ドラ
イエッチングすることにより導電層26a、26bの一部が露出するように形成する。本
実施の形態では、ソース領域又はドレイン領域18a、18b上に導電層26a、26b
を設けるため、コンタクトホール315を形成するエッチングの際に、ソース領域又はド
レイン領域として機能する半導体層までエッチングされることがない。
【0054】
次に、第3の絶縁膜27に形成されたコンタクトホールを介して、第1の導電層26a、
26bと接するようにソース電極又はドレイン電極(第2の導電層)28a、28bを形
成する。(図3(E))。また、制御ゲート電極24と接するようにゲート配線28cを
形成する。なお、ソース領域又はドレイン領域18a、18bとソース電極又はドレイン
電極28a、28bとは、第1の導電層26a、26bを介して電気的に接続している。
ソース電極又はドレイン電極28a、28b、ゲート配線28cは、CVD法やスパッタ
リング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タン
タル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金
(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン
(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物
材料で、単層又は積層の膜を形成した後、エッチングすることにより形成する。アルミニ
ウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材
料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む
合金材料に相当する。
【0055】
ソース電極又はドレイン電極28a、28bは、例えば、バリア膜とアルミニウムシリコ
ン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−S
i)膜と窒化チタン(TiN)膜とバリア膜の積層構造を採用するとよい。なお、バリア
膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に
相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、ソー
ス電極又はドレイン電極28a、28bを形成する材料として最適である。また、上層と
下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防
止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成する
と、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し
、結晶質半導体層と良好なコンタクトをとることができる。
【0056】
図1に示すような構造を有する不揮発性メモリ素子は、ソース領域又はドレイン領域18
a、18bとソース電極又はドレイン電極28a、28bとの間に導電層26a、26b
が設けられている。よって、第3の絶縁膜27をエッチングする際に、半導体層までエッ
チングされることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低
電圧で高効率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製するこ
とが可能となる。
【0057】
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得るこ
とができる。図5に不揮発性メモリセルアレイの等価回路の一例を示す。1ビットの情報
を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性メモリ素子M01
で構成されている。不揮発性メモリ素子M01は、図1に示す構造を有するメモリ素子で
ある。なお、図5において、不揮発性メモリ素子M01〜M03、M11〜M13はそれ
ぞれ図1に示す構造を有する不揮発性メモリ素子である。不揮発性メモリ素子M01〜M
03、M11〜M13はそれぞれ選択トランジスタS01〜S03、S11〜S13によ
って制御される。なお、不揮発性メモリ素子又は選択トランジスタの個数は図5に示すも
のに限られない。
【0058】
選択トランジスタS01は、ビット線BL0と不揮発性メモリ素子M01の間に直列に挿
入され、ゲートがワード線WL1に接続されている。不揮発性メモリ素子M01のゲート
はワード線WL11に接続されている。不揮発性メモリ素子M01にデータを書き込むと
きは、ワード線WL1とビット線BL0をHレベル、BL1をLレベルとして、ワード線
WL11に高電圧を印加する。それにより、浮遊ゲートに電荷が蓄積されて、不揮発性メ
モリ素子にデータを書き込むことができる。データを消去する場合には、ワード線WL1
とビット線BL0をHレベルとし、ワード線WL11に負の高電圧を印加すればよい。
【0059】
このメモリセルMS01において、選択トランジスタS01と不揮発性メモリ素子M01
をそれぞれ、絶縁表面に島状に分離して形成された半導体層30、32で形成することに
より、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ
素子との干渉を防ぐことができる。また、メモリセルMS01内の選択トランジスタS0
1と不揮発性メモリ素子M01は共にnチャネル型なので、この両者を一つの島状に分離
した半導体層で形成することにより、この二つの素子を接続する配線を省略することがで
きる。
【0060】
図6は、ビット線に不揮発性メモリ素子を直接接続したNOR型の等価回路を示している
。このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交
差部に不揮発性メモリ素子を配置している。NOR型は、個々の不揮発性メモリ素子のド
レインをビット線BLに接続する。ソース線SLには不揮発性メモリ素子のソースが共通
接続される。
【0061】
この場合もこのメモリセルMS01において、不揮発性メモリ素子M01を絶縁表面に島
状に分離して形成された半導体層32で形成することにより、素子分離領域を特段設けな
くても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メ
モリ素子(例えば、図6に示すM01〜M23)を一つのブロックとして扱い、これらの
不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単
位で消去動作を行うことができる。
【0062】
NOR型の動作は、例えば、次の通りである。データ書き込みは、ソース線SLを0Vと
し、データを書込むために選択されたワード線WLに高電圧を与え、ビット線BLにはデ
ータ”0”と”1”に応じた電位を与える。例えば、”0”と”1”に対してそれぞれH
レベル、Lレベルの電位をビット線BLに付与する。”0”データを書き込むべく、Hレ
ベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、
これが浮遊ゲートに注入される。”1”データの場合この様な電子注入は生じない。
【0063】
“0”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界に
より、ドレインの近傍でホットエレクトロンが生成され、これが浮遊ゲートに注入される
。これにより、浮遊ゲートに電子が注入されてしきい値電圧が高くなった状態が”0”で
ある。”1”データの場合はホットエレクトロンが生成されず、浮遊ゲートに電子が注入
されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【0064】
データを消去するときは、ソース線SLに10V程度の正の電圧を印加し、ビット線BL
は浮遊状態としておく。そしてワード線に負の高電圧を印加して(制御ゲートに負の高電
圧を印加して)、浮遊ゲートから電子を引き抜く。これにより、データ”1”の消去状態
になる。
【0065】
データ読み出しは、ソース線SLを0Vにすると共にビット線BLを0.8V程度とし、
選択されたワード線WLに、データ”0”と”1”のしきい値の中間値に設定された読み
出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線BLに接続され
るセンスアンプで判定することにより行う。
【0066】
図7は、NAND型メモリセルアレイの等価回路を示す。ビット線BLには、複数の不揮
発性メモリ素子を直列に接続したNANDセルNS1が接続されている。複数のNAND
セルが集まってブロックBLKを構成している。図7で示すブロックBLK1のワード線
は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置する不
揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【0067】
この場合、選択トランジスタS1、S2と不揮発性メモリ素子M0〜M31が直列に接続
されているので、これらを一つのまとまりとして一つの半導体層34で形成しても良い。
それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図るこ
とができる。また、隣接するNANDセルとの分離を容易に行うことができる。また、選
択トランジスタS1、S2の半導体層36とNANDセルの半導体層38を分離して形成
しても良い。不揮発性メモリ素子M0〜M31の浮遊ゲートから電荷を引き抜く消去動作
を行うときに、そのNANDセルの単位で消去動作を行うことができる。また、一つのワ
ード線に共通接続する不揮発性メモリ素子(例えばM30の行)を一つの半導体層40で
形成しても良い。
【0068】
書込み動作では、NANDセルNS1が消去状態、つまりNANDセルNS1の各不揮発
性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線SL
側のメモリ素子M0から順に行う。メモリ素子M0への書込みを例として説明すると概略
以下のようになる。
【0069】
図8(A)は、”0”書込みをする場合、選択ゲート線SG2に例えばVcc(電源電圧
)を印加して選択トランジスタS2をオンにすると共にビット線BL0を0V(接地電圧
)にする。選択ゲート線SG1は0Vとして、選択トランジスタS1はオフとする。次に
、メモリセルMS0のワード線WL0を高電圧Vpgm(20V程度)とし、これ以外の
ワード線を中間電圧Vpass(10V程度)にする。ビット線BLの電圧は0Vなので
、選択されたメモリセルMS0のチャネル形成領域の電位は0Vとなる。ワード線WL0
とチャネル形成領域との間の電位差が大きいため、メモリセルMS0の浮遊ゲートには前
述のようにF−Nトンネル電流により電子が注入される。これにより、メモリセルMS0
のしきい値電圧が正の状態(”0”が書込まれた状態)となる。
【0070】
一方”1”書込みをする場合は、図8(B)に示すように、ビット線BLを例えばVcc
(電源電圧)にする。選択ゲート線SG2の電圧がVccであるため、選択トランジスタ
S2のしきい値電圧Vthに対して、VccマイナスVth(Vcc−Vth)になると
、選択トランジスタS2がカットオフする。従って、メモリセルMS0のチャネル形成領
域はフローティング状態となる。次に、ワード線WL0に高電圧Vpgm(20V)、そ
れ以外のワード線に中間電圧Vpass(10V)の電圧を印加すると、各ワード線とチ
ャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がVcc−Vth
から上昇し例えば8V程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、
”0”の書込みの場合と異なり、ワード線WL0とチャネル形成領域の間の電位差が小さ
い。したがって、メモリセルMS0の浮遊ゲートには、F−Nトンネル電流による電子注
入が起こらない。よって、メモリセルMS1のしきい値は、負の状態(”1”が書込まれ
た状態)に保たれる。
【0071】
消去動作をする場合は、図9(A)に示すように、選択されたブロック内の全てのワード
線に負の高電圧(Vers)を印加する。ビット線BL、ソース線SLをフローティング
状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がト
ンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧
が負方向にシフトする。
【0072】
図9(B)に示す読み出し動作では、読出しの選択がされたメモリセルMS0のワード線
WL0の電圧Vr(例えば0V)とし、非選択のメモリセルのワード線WL1〜WL31
及び選択ゲート線SG1、SG2を電源電圧より少し高い読出し用中間電圧Vreadと
する。すなわち、図9に示すように、選択メモリ素子以外のメモリ素子はトランスファー
トランジスタとして働く。これにより、読出しの選択がされたメモリセルMS0に電流が
流れるか否かを検出する。つまり、メモリセルMS0に記憶されたデータが”0”の場合
、メモリセルMS0はオフなので、ビット線BLは放電しない。一方、”1”の場合、メ
モリセルMS0はオンするので、ビット線BLが放電する。
【0073】
図10は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導
体記憶装置は、メモリセルアレイ52と周辺回路54が同一の基板上に形成されている。
メモリセルアレイ52は、図5、図6、図7で示すような構成を有している。周辺回路5
4の構成は以下の通りである。
【0074】
ワード線選択のためにロウデコーダ62と、ビット線選択のためにカラムデコーダ64が
、メモリセルアレイ52の周囲に設けられている。アドレスは、アドレスバッファ56を
介してコントロール回路58に送られ、内部ロウアドレス信号及び内部カラムアドレス信
号がそれぞれロウデコーダ62及びカラムデコーダ64に転送される。
【0075】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コント
ロール回路58により動作モードに応じて制御される昇圧回路60が設けられている。昇
圧回路60の出力はロウデコーダ62やカラムデコーダ64を介して、ワード線WLやビ
ット線BLに供給される。センスアンプ66はカラムデコーダ64から出力されたデータ
が入力される。センスアンプ66により読み出されたデータは、データバッファ68に保
持され、コントロール回路58からの制御により、データがランダムアクセスされ、デー
タ入出力バッファ70を介して出力されるようになっている。書き込みデータは、データ
入出力バッファ70を介してデータバッファ68に一旦保持され、コントロール回路58
の制御によりカラムデコーダ64に転送される。
【0076】
このように、不揮発性半導体記憶装置では、メモリセルアレイ52において、電源電位と
は異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ52と周辺回
路54の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明す
る実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成し
た半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤
動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
【0077】
(実施の形態2)
本実施の形態では、図1に示した不揮発性メモリ素子とは異なる構造の不揮発性メモリ素
子の作製方法について説明する。本実施の形態では、図11に示す不揮発性メモリ素子に
ついて説明する。図11に示す不揮発性メモリ素子は、制御ゲート電極24にサイドウォ
ール300が設けられている。
【0078】
図11において、10は基板、12は下地絶縁膜、14は半導体層、29はチャネル形成
領域、18a、18bはソース領域又はドレイン領域、16は第1の絶縁膜(トンネル絶
縁膜ともいう)、20は浮遊ゲート電極、22は第2の絶縁膜(コントロール絶縁膜とも
いう)、24は制御ゲート電極、300はサイドウォール、26a、26bは導電層、2
8a、28bは導電層26a、26bを介してソース領域又はドレイン領域18a、18
bと電気的に接続するソース電極又はドレイン電極、28cは制御ゲート電極と電気的接
続をするゲート配線、27はパッシベーション用の絶縁膜を示している。
【0079】
図11に示す構成では、基板10上に下地絶縁膜12が形成され、下地絶縁膜12上には
ソース領域又はドレイン領域18a、18b、チャネル形成領域29を有する半導体層1
4が形成され、半導体層14上に第1の絶縁膜16、導電層26a、26bが形成され、
第1の絶縁膜16上に浮遊ゲート電極20が形成され、浮遊ゲート電極20及び第1の絶
縁膜16上に第2の絶縁膜22が形成され、第2の絶縁膜22上には制御ゲート電極24
が形成され、制御ゲート電極24にはサイドウォール300が形成されている。また第2
の絶縁膜22、制御ゲート電極24及びサイドウォール300上に絶縁膜27が形成され
ている。ソース電極又はドレイン電極28a、28bは絶縁膜27、導電層26a、26
bを介してソース領域又はドレイン領域18a、18bに電気的に接続され、ゲート配線
28cは絶縁膜27に形成されたコンタクトホールを介して制御ゲート電極24に電気的
に接続されている。なお、ソース電極又はドレイン電極28a、28bとソース領域又は
ドレイン領域18a、18bとは、導電層26a、26bを介して電気的に接続されてい
る。なお、絶縁膜27上に平坦化用の絶縁膜を形成してもよい。
【0080】
次に、図11に示す不揮発性メモリ素子の作製方法について図12を用いて説明する。な
お、第2の絶縁膜22、ソース領域又はドレイン領域18a、18b上に導電層19を形
成する工程までは実施の形態1の図3(C)までの工程と同様のため説明は省略する。
【0081】
第2の絶縁膜22、ソース領域又はドレイン領域18a、18b上に導電層19を形成し
た後、導電層19上にサイドウォール300を形成するための絶縁膜301を形成する(
図12(A))。絶縁膜301として、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜な
どを用いることができる。また絶縁膜のかわりに、タンタル(Ta)、チタン(Ti)、
モリブデン(Mo)、タングステン(W)などの導電層を用いてもよい。前記制御ゲート
電極のエッチングの際にエッチングの選択比がとれ、段差形状に対して等方的なカバレッ
ジをもつ膜であれば、膜種を選ばない。また単層であっても積層膜であってもよい。
【0082】
その後、絶縁膜301に対して異方性エッチングを行う。これによって浮遊ゲート電極2
0の存在によって導電層19に生じる段差部分302に自己整合的にサイドウォール30
0を形成する(図12(B))。段差部分302に形成されるサイドウォール300は浮
遊ゲート電極20を中心として左右対称の場所又はほぼ左右対称の場所に形成される。両
サイドウォール300はゲート長方向において浮遊ゲート電極20の端部から同じ長さ又
はほぼ同じ長さの場所に形成される。
【0083】
次に導電層19上にレジストマスク303を形成する(図12(C))。レジストマスク
303とサイドウォール300をマスクとして導電層19をエッチングすることにより浮
遊ゲート電極20に対して自己整合的に制御ゲート電極24を形成することができる(図
12(D))。また、導電層26a、26bを形成することができる。次にレジストマス
ク303を除去する。
【0084】
次に、第2の絶縁膜22、導電層26a、26b、制御ゲート電極24及びサイドウォー
ル300を含む全面上に絶縁膜27を形成し、水素化を行う(図12(E))。絶縁膜2
7としては窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を用いることができる。また先
に示した活性化等を行わない場合には、この段階においてソース領域、ドレイン領域を活
性化するために熱処理やレーザー光や強光などの光照射、RTA処理などを施してもよい

【0085】
次いで絶縁膜27の上にレジストマスクを形成し、このレジストマスクを用いて絶縁膜2
7をエッチングすることにより、ソース領域及びドレイン領域18a、18b、制御ゲー
ト電極24上に位置するコンタクトホールを形成する。
【0086】
レジストマスクを除去し、導電層を形成した後、また別のレジストマスクを用いてエッチ
ングを行い、ソース電極又はドレイン電極28a、28b、ゲート配線28cやその他の
配線(ソース配線など)を形成する(図12(E))。ここでは電極と配線を一体形成す
るが、電極と配線を別々に形成して、電気的に接続させてもよい。導電層としてはTi、
TiN、Al、Al合金膜及びそれらの組み合わせによる積層膜を用いることができる。
【0087】
ここで電極や配線は、基板10を垂直な方向(すなわち上面方向)からみた場合に角が丸
くなるように引き回すのが好ましい。角部を丸くすることによってゴミなどが配線の角部
に残るのを防止することができ、ゴミが原因で発生する不良を抑制し、歩留まりを向上で
きる。
【0088】
なお、上述の作製方法ではソース領域及びドレイン領域18a、18bを形成する際にn
型又はp型の不純物の添加を1回のみ行ったが、複数回添加して低濃度不純物領域(LD
D領域)を設ける構成としてもよい。以下、この作製方法について説明する。
【0089】
図12(C)に示す構造を形成した後、レジストマスクを除去して図13(A)に示すよ
うに、ソース領域又はドレイン領域18a、18b、サイドウォール300、制御ゲート
電極24、導電層26a、26b等を有する構造を得る。次に、ソース領域又はドレイン
領域18a、18bを有する半導体層にn型又はp型の不純物を添加する(図13(B)
)。n型又はp型の不純物は、ソース領域又はドレイン領域18a、18bに添加したも
のと同じ導電性を付与するものを用いる。これによって制御ゲート電極24が形成された
部分には不純物は添加されず、LDD領域313a、313bとなる。一方、制御ゲート
電極24が形成されていない部分は高濃度不純物領域314a、314bが形成される。
高濃度不純物領域314a、314bはソース領域及びドレイン領域として機能する。
【0090】
そして、制御ゲート電極24、導電層26a、26b等の上に、絶縁膜27を形成し、ソ
ース電極又はドレイン電極28a、28b、ゲート配線28cを形成して図13(C)に
示す構成が完成する。
【0091】
本実施の形態では、高濃度不純物領域314a、314bとソース電極又はドレイン電極
28a、28bとの間に導電層26a、26bが設けられている。よって、第3の絶縁膜
27をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト
抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来
、且つ電荷保持特性のよいメモリを作製することが可能となる。
【0092】
(実施の形態3)
本実施の形態では、図1、図11に示したものとは異なる構成の不揮発性メモリの構成に
ついて図14〜図16を用いて説明する。
【0093】
図14(A)に示す不揮発性メモリ素子は、半導体層14に第1の不純物領域(ソース領
域又はドレイン領域)306a、306b、第2の不純物領域307a、307b等が設
けられている点、浮遊ゲート電極20が第1の浮遊ゲート電極20a及び第2の浮遊ゲー
ト電極20bから形成されている点等が図1、図11に示す構造と異なる。
【0094】
図14(A)に示す構成では、基板10上に下地絶縁膜12が形成され、下地絶縁膜12
上には第1の不純物領域306a、306b、第2の不純物領域307a、307b、チ
ャネル形成領域29を有する半導体層14が形成され、半導体層14上に第1の絶縁膜1
6、導電層26a、26bが形成され、第1の絶縁膜16上に浮遊ゲート電極20が形成
され、浮遊ゲート電極20及び第1の絶縁膜16上に第2の絶縁膜22が形成され、第2
の絶縁膜22上には制御ゲート電極24が形成され、制御ゲート電極24にはサイドウォ
ール300が形成されている。また第1の絶縁膜22、導電層26a、26b、制御ゲー
ト電極24及びサイドウォール300上に絶縁膜27が形成されている。ソース電極又は
ドレイン電極28a、28bは絶縁膜27に形成されたコンタクトホールを介して第1の
不純物領域306a、306bに電気的に接続され、ゲート配線28cは絶縁膜27に形
成されたコンタクトホールを介して制御ゲート電極24に電気的に接続されている。なお
、ソース電極又はドレイン電極28a、28bと第1の不純物領域306a、306bと
は、導電層26a、26bを介して電気的に接続されている。また絶縁膜27上に平坦化
用の絶縁膜を形成してもよい。
【0095】
次に、図14(A)に示す不揮発性メモリ素子の作製方法について説明する。ただし、こ
の作製方法の多くは実施形態2と重複する。したがってここでは実施形態2と異なる工程
、浮遊ゲート電極20を形成する工程、第1の不純物領域等を形成する工程について説明
する。
【0096】
半導体層14上に第1の絶縁膜16を形成した後、第1の導電層19aを形成し、さらに
第1の導電層19aの上に第2の導電層19bを形成する(図15(A))。第1の導電
層19aと第2の導電層19bとは、それぞれ異なる導電物を用いて形成されていること
が好ましい。第1の導電層19aは、第1の絶縁膜16との密着性がよい導電物を用いて
形成されることが好ましく、例えば窒化チタン(TiN)、窒化タンタル(TaN)、チ
タン(Ti)、タンタル(Ta)、タングステン(W)、シリコン(Si)等を用いて形
成されていることが好ましい。また、第1の導電層の膜厚は25nm以上35nm以下の
範囲で形成するのが好ましい。
【0097】
第2の導電層19bは、抵抗率の低い導電物を用いて形成されていることが好ましく、例
えば、タングステン(W)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、
またはこれらの金属を主成分として含む合金、或いは金属化合物等を用いて形成されてい
ることが好ましい。合金としては、アルミニウムと珪素との合金、アルミニウムとネオジ
ウムとの合金等が挙げられる。また金属化合物としては窒化タングステン等が挙げられる
。また、第2の導電層の膜厚は100nm以上600nm以下の範囲で形成するのが好ま
しい。
【0098】
第1の導電層19aと第2の導電層19bの形成方法について特に限定はなく、スパッタ
リング法、蒸着法等、いずれの方法を用いてもよい。
【0099】
次いで、マスク308を第2の導電層19b上に形成する。そして、第1の導電層19a
と第2の導電層19bとをエッチングし、第1の浮遊ゲート電極20a、第3の導電層1
9cを、それぞれ導電層の側壁がそれぞれの導電層の水平面に対し傾斜を有するような形
状となるように形成する(図15(B))。
【0100】
次いで、マスク308を設けたまま、第3の導電層19cを選択的にエッチングし、第2
の浮遊ゲート電極20bを形成する。このとき第2の浮遊ゲート電極20bの側壁が水平
面に対し垂直になるように異方性の高い条件でエッチングし加工することが好ましい。こ
のようにして、第1の絶縁膜16側に設けられた第1の浮遊ゲート電極20aの上に、第
1の浮遊ゲート電極20aよりも幅が短い(すなわちゲート長が短い)第2の浮遊ゲート
電極20bが形成される(図15(C))。本実施の形態では、第1の浮遊ゲート電極2
0aと第2の浮遊ゲート電極20bとがそれぞれ組み合わせられたものを浮遊ゲート電極
20という。
【0101】
次に、浮遊ゲート電極20をマスクとして、n型又はp型の不純物を添加し、第1の不純
物領域306a、306b、第2の不純物領域307a、307bを設ける(図15(D
))。また、第2の不純物領域307a、307bは第1の浮遊ゲート電極20aによっ
て低濃度不純物領域となる。なお、第2の不純物領域307a、307bに挟まれた部分
はチャネル形成領域29となる。
【0102】
図15(D)の構造を作製した後は、実施形態2に示した方法によってサイドウォール3
00を形成し、制御ゲート電極24、導電層26a、26bを形成し、絶縁膜27を形成
し、ソース電極又はドレイン電極28a、28b、ゲート配線28cを形成して図14(
A)に示した構成が完成する。
【0103】
なお、本実施の形態では、制御ゲート電極24にサイドウォール300を設ける構成とし
たが必ずしも設ける必要はなく、実施の形態1で説明したようにサイドウォールを設けな
い構成としてもよい。
【0104】
また、図14(B)に示すように第1の不純物領域312a、312b、第2の不純物領
域311a、311b、第3の不純物領域310a、310bを設ける構成としてもよい
。ここで、第1の不純物領域312a、312bは、ソース領域又はドレイン領域として
機能する。
【0105】
図15(D)の構造を作製した後、実施形態2に示した方法によって、図16(A)に示
すように第2の絶縁膜22を形成し、サイドウォール300を形成し、制御ゲート電極2
4、導電層26a、26bを形成する。
【0106】
次にn型又はp型の不純物を添加する。n型又はp型の不純物は、第1の不純物領域及び
第2の不純物領域に添加したものと同じ導電性を付与するものを用いる。制御ゲート電極
24の下には不純物は添加されず、第1の不純物領域312a、312b、第2の不純物
領域311a、311b及び第3の不純物領域310a、310bを形成することができ
る。この場合、第1の不純物領域312a、312bに含まれるn型又はp型の不純物濃
度は、第2の不純物領域311a、311bに含まれるn型又はp型の不純物濃度よりも
大きく、第2の不純物領域311a、311bに含まれるn型又はp型の不純物濃度は、
第3の不純物領域310a、310bに含まれるn型又はp型の不純物濃度よりも大きく
なる。
【0107】
そして、実施の形態1で説明したように、制御ゲート電極24、導電層26a、26b等
の上に、絶縁膜27を形成し、ソース電極又はドレイン電極28a、28b、ゲート配線
28cを形成すると図16(B)、図14(B)に示した構成が完成する。
【0108】
本実施の形態では、第1の不純物領域312a、312bとソース電極又はドレイン電極
28a、28bとの間に導電層26a、26bが設けられている。よって、第3の絶縁膜
27をエッチングする際に、半導体層までエッチングされることがなくなり、コンタクト
抵抗値の増大を防ぐことができる。よって、低電圧で高効率な書き込みをすることが出来
、且つ電荷保持特性のよいメモリを作製することが可能となる。
【0109】
以下、本発明に係る不揮発性半導体記憶装置について説明する。以下に説明する本発明の
構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り
返しの説明は省略する場合がある。
【実施例1】
【0110】
本実施例では、不揮発性半導体記憶装置の作製工程の一例に関して図面を参照して説明す
る。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メ
モリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部
を構成するトランジスタ等の素子とを同時に形成する場合を示す。図5に、本実施例で説
明する不揮発性半導体記憶装置におけるメモリ部の模式図を示す。
【0111】
本実施例で示すメモリ部は、制御用トランジスタSと不揮発性メモリ素子Mを有するメモ
リセルが複数設けられている。図5では、制御用トランジスタS01と不揮発性メモリ素
子M01により一つのメモリセルMS01が形成されている。また、同様に、制御用トラ
ンジスタS02と不揮発性メモリ素子M02、制御用トランジスタS03と不揮発性メモ
リ素子M03、制御用トランジスタS11と不揮発性メモリ素子M11、制御用トランジ
スタS12と不揮発性メモリ素子M12、制御用トランジスタS13と不揮発性メモリ素
子M13とによりメモリセルが形成されている。
【0112】
制御用トランジスタS01のゲート電極はワード線WL1に接続され、ソース又はドレイ
ンの一方はビット線BL0に接続され、他方は不揮発性メモリ素子M01のソース又はド
レインに接続されている。また、不揮発性メモリ素子M01のゲート電極はワード線WL
11に接続され、ソース又はドレインの一方は制御用トランジスタS01のソース又はド
レインに接続され、他方はソース線SLに接続されている。
【0113】
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジス
タと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設ける
トランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電
圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トラ
ンジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる
場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
【0114】
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジッ
ク部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶
縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成
する場合に関して以下に図面を参照して説明する。なお、図17(A)、18(A)19
(A)はメモリ部の素子の上面図を示し、図17(B)、18(B)、19(B)はロジ
ック部の素子の上面図を示し、図20〜24には図17〜19におけるA−B間、C−D
間、E−F間及びG−H間の断面図を示している。また、A−B間及びC−D間はロジッ
ク部に設けられる薄膜トランジスタを示し、E−F間はメモリ部に設けられる不揮発性メ
モリ素子を示し、G−H間はメモリ部に設けられる薄膜トランジスタを示している。また
、本実施例では、A−B間に設ける薄膜トランジスタをpチャネル型、C−D間、G−H
間に設ける薄膜トランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子
のキャリアの移動を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置は
これに限られるものでない。
【0115】
まず、基板100上に絶縁膜102を介して島状の半導体層104、106、108、1
10を形成し、当該島状の半導体層104、106、108、110を覆うように第1の
絶縁膜112、114、116、118をそれぞれ形成する(図20(A))。
【0116】
島状の半導体層104、106、108、110は、基板100上にあらかじめ形成され
た絶縁膜102上にスパッタ法、LPCVD法、プラズマCVD法等を用いてシリコン(
Si)を主成分とする材料(例えばSiGe1−x等)等を用いて非晶質半導体層を形
成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることにより設ける
ことができる。なお、非晶質半導体層の結晶化は、レーザー結晶化法、RTA又はファー
ネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法また
はこれら方法を組み合わせた方法等により行うことができる。
【0117】
また、レーザー光の照射によって半導体層の結晶化若しくは再結晶化を行う場合には、レ
ーザー光の光源としてLD励起の連続発振(CW)レーザー(YVO、第2高調波(波
長532nm))を用いることができる。特に第2高調波に限定する必要はないが、第2
高調波はエネルギー効率の点で、さらに高次の高調波より優れている。CWレーザーを半
導体層に照射すると、連続的に半導体層にエネルギーが与えられるため、一旦半導体層を
溶融状態にすると、溶融状態を継続させることができる。さらに、CWレーザーを走査す
ることによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結
晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較
して、出力の安定性が高く、安定した処理が見込まれるためである。なお、CWレーザー
に限らず、繰り返し周波数が10MHz以上のパルスレーザを用いることも可能である。
繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの
時間よりもレーザーのパルス間隔が短ければ、常に半導体層を溶融状態にとどめることが
でき、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することが
できる。その他のCWレーザー及び繰り返し周波数が10MHz以上のパルスレーザを使
用することもできる。例えば、気体レーザーとしては、Arレーザー、Krレーザー、C
レーザー等がある。固体レーザーとして、YAGレーザー、YLFレーザー、YAl
レーザー、GdVOレーザー、KGWレーザー、KYWレーザー、アレキサンドラ
イトレーザー、Ti:サファイアレーザー、Yレーザー、YVOレーザー等があ
る。また、YAGレーザー、Yレーザー、GdVOレーザー、YVOレーザー
などのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ
等が挙げられる。また、レーザー発振器において、レーザー光をTEM00(シングル横
モード)で発振して射出すると、被照射面において得られる線状のビームスポットのエネ
ルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレ
ーザーを用いても良い。
【0118】
基板100は、ガラス基板、石英基板、金属基板(例えばステンレス基板など)、セラミ
ック基板、Si基板等の半導体基板から選択されるものである。他にもプラスチック基板
として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)
、ポリエーテルスルホン(PES)、アクリルなどの基板を選択することもできる。
【0119】
絶縁膜102は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン
、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxOy)(
x>y)等の絶縁材料を用いて形成する。例えば、絶縁膜102を2層構造とする場合、
第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化
シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、
第2層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層
として機能する絶縁膜102を形成することによって、基板100からNaなどのアルカ
リ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことが
できる。なお、基板100として石英を用いるような場合には絶縁膜102を省略しても
よい。
【0120】
第1の絶縁膜112、114、116、118は、半導体層104、106、108、1
10に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高
密度プラズマ処理により当該半導体層104、106、108、110に酸化処理、窒化
処理又は酸窒化処理を行うことによって、当該半導体層104、106、108、110
上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第1の絶縁膜112、114、116、
118を形成する。なお、プラズマCVD法やスパッタ法により形成してもよい。
【0121】
例えば、半導体層104、106、108、110としてSiを主成分とする半導体層を
用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第1の絶縁膜11
2、114、116、118として酸化珪素(SiOx)膜又は窒化珪素(SiNx)膜
が形成される。また、高密度プラズマ処理により半導体層104、106、108、11
0に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行っ
てもよい。この場合、半導体層104、106、108、110に接して酸化珪素膜が形
成され、当該酸化珪素膜上に酸素と窒素を有する膜(以下、「酸窒化珪素膜」と記す)が
形成され、第1の絶縁膜112、114、116、118は酸化珪素膜と酸窒化珪素膜と
が積層された膜となる。
【0122】
ここでは、第1の絶縁膜112、114、116、118を8nm以上20nm以下、好
ましくは8nm以上10nm以下で形成する。例えば、高密度プラズマ処理により半導体
層104、106、108、110に酸化処理を行い当該半導体層104、106、10
8、110の表面に10nm程度の酸化珪素膜を形成した後、高密度プラズマ処理により
窒化処理を行い酸化珪素膜の表面に2nm程度の酸窒化珪素膜を形成する。この場合、半
導体層104、106、108、110の表面に形成された酸化珪素膜の膜厚は、8nm
程度となっている。これは、酸窒化珪素膜が形成された分だけ減少するためである。また
、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されること
なく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚
染物の混入の防止や生産効率の向上を実現することができる。
【0123】
なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下(例
えば、酸素(O)又は一酸化二窒素(NO)と希ガス(He、Ne、Ar、Kr、X
eの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H)と
希ガス雰囲気下)で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には
、窒素を含む雰囲気下(例えば、窒素(N)と希ガス(He、Ne、Ar、Kr、Xe
の少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNHと希
ガス雰囲気下)でプラズマ処理を行う。
【0124】
希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを
用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第1の絶縁膜112
、114、116、118は、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、
Xeの少なくとも一つを含む)を含んでいる場合があり、Arを用いた場合には第1の絶
縁膜112、114、116、118にArが含まれている場合がある。
【0125】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011
−3以上であり、プラズマの電子温度が1.5eV以下で行う。より詳しくは、電子密
度が1×1011cm−3以上1×1013cm−3以下で、プラズマの電子温度が0.
5eV以上1.5eV以下で行う。プラズマの電子密度が高密度であり、基板100上に
形成された被処理物(ここでは、半導体層104、106、108、110)付近での電
子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また
、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を
用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、C
VD法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な
膜を形成することができる。また、プラズマの電子温度が1.5eV以下と低いため、従
来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる
。例えば、ガラス基板の歪点よりも100度以上低い温度でプラズマ処理を行っても十分
に酸化または窒化処理を行うことができる。プラズマを形成する際には、マイクロ波(例
えば、2.45GHz)等の高周波を用いることができる。
【0126】
本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素(O
、水素(H)とアルゴン(Ar)との混合ガスを導入する。ここで用いる混合ガスは、
酸素を0.1sccm以上100sccm以下、水素を0.1sccm以上100scc
m以下、アルゴンを100sccm以上5000sccm以下として導入すればよい。な
お、酸素:水素:アルゴン=1:1:100の比率で混合ガスを導入することが好ましい
。例えば、酸素を5sccm、水素を5sccm、アルゴンを500sccmとして導入
すればよい。
【0127】
また、高密度プラズマ処理により窒化処理を行う場合、窒素(N)とアルゴン(Ar)
との混合ガスを導入する。ここで用いる混合ガスは、窒素を20sccm以上2000s
ccm以下、アルゴンを100sccm以上10000sccm以下として導入すればよ
い。例えば、窒素を200sccm、アルゴンを1000sccmとして導入すればよい

【0128】
本実施例において、メモリ部に設けられた半導体層108上に形成される第1の絶縁膜1
16は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従
って、第1の絶縁膜116の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして
高速動作が可能となる。また、第1の絶縁膜116の膜厚が薄いほど、後に形成される浮
遊ゲートに低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低
減することができる。そのため、第1の絶縁膜112、114、116、118は、膜厚
を薄く形成することが好ましい。
【0129】
一般的に、半導体層上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板100
としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第1
の絶縁膜112、114、116、118を形成することは非常に困難である。また、C
VD法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十
分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、
CVD法やスパッタ法により絶縁膜を形成した場合には、半導体層の端部の被覆が十分で
なく、後に第1の絶縁膜116上に形成される導電層等と半導体層とがリークする場合が
ある。従って、本実施例で示すように、高密度プラズマ処理により第1の絶縁膜112、
114、116、118を形成することによって、CVD法やスパッタ法等により形成し
た絶縁膜より緻密な絶縁膜を形成することができ、また、半導体層104、106、10
8、110の端部を第1の絶縁膜112、114、116、118で十分に被覆すること
ができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。
なお、CVD法やスパッタ法により第1の絶縁膜112、114、116、118を形成
した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化
処理、窒化処理又は酸窒化処理を行うことが好ましい。
【0130】
その後、第1の絶縁膜112、114、116、118上にレジスト123を形成して、
半導体層110表面が部分的に露出するように、半導体層110上に形成された第1の絶
縁膜118を選択的に除去する。そして、第1の絶縁膜118に覆われた部分をマスクと
して半導体層110に不純物元素を導入することによって、不純物領域162を形成する
(図20(B)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与
する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等
を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(
Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、リン
(P)を半導体層110に導入する。なお、不純物領域162は、ソース領域又はドレイ
ン領域として機能する。
【0131】
そして、レジスト123を除去して、第1の絶縁膜112、114、116、118及び
半導体層110に形成された不純物領域162を覆うように第1の導電層120を形成す
る(図20(C))。本実施例では、後の工程で半導体層110に不純物を導入しやすく
するために、第1の導電層120は10nm以上50nm以下の膜厚で形成するとよい。
【0132】
第1の導電層120は、スパッタ法又はCVD法によりタンタル(Ta)、チタン(Ti
)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)から
選ばれた元素でなる膜、または前記元素の窒化物でなる膜(代表的には窒化タンタル膜、
窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた合金膜(代表的に
はMo−W合金、Mo−Ta合金)、または前記元素のシリサイド膜(代表的にはタング
ステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜)を形成する。前記シ
リコン膜に対しては、リンやボロンなどの不純物を添加してもよい。また、ゲルマニウム
やゲルマニウム化合物膜等で形成してもよい。
【0133】
次に、第1の絶縁膜112、114、116、118上に形成された第1の導電層120
を選択的に除去し、半導体層104、106、108、110上に部分的に第1の導電層
120を残存させ、第2の導電層121、127を形成する(図21(A))。ここでは
、半導体層104、106、108、110上に形成された第1の導電層120を部分的
にレジスト122で覆い、第1の導電層120をエッチングすることによって第1の導電
層120を選択的に除去する(図17、図21(A))。なお、ここでは、半導体層11
0の不純物領域162に挟まれたチャネル形成領域160上の導電層120を除去し、半
導体層110上に形成された第2の導電層127は、半導体層110の不純物領域162
上に接するように形成する。ここで、半導体層108上に形成された第2の導電層121
は、メモリ部の浮遊ゲート電極として機能する。
【0134】
次に、半導体層106、108の特定の領域に不純物領域を形成する。ここでは、半導体
層104、110を覆うようにレジスト124を形成し、当該レジスト124又は第2の
導電層121に覆われていない半導体層106、108に不純物元素を導入することによ
って、不純物領域126、156を形成する(図21(B))。不純物元素としては、n
型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素
としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素と
しては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができ
る。ここでは、不純物元素として、リン(P)を半導体層106、108に導入する。な
お、不純物領域126、156は、ソース領域又はドレイン領域として機能する。
【0135】
次に、半導体層104の特定の領域に不純物領域を形成する。ここでは、半導体層104
、110を覆うレジスト124を除去し、半導体層106、108、110を覆うように
レジスト164を形成し、当該レジスト164又は半導体層104上の第2の導電層12
1に覆われていない半導体層104に不純物元素を導入することによって、不純物領域1
25を形成する(図21(C))。不純物元素としては、n型を付与する不純物元素又は
p型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素
(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアル
ミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素と
して、ボロン(B)を半導体層104に導入する。なお、不純物領域125は、ソース領
域又はドレイン領域として機能する。
【0136】
次に、半導体層104、106、108、110を覆うように、第2の導電層121、1
25、第1の絶縁膜112、114、116、118上に第2の絶縁膜128を形成する
(図22(A))。
【0137】
第2の絶縁膜128は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シ
リコン、酸化窒化シリコン(SiOxNy)(x>y)、窒化酸化シリコン(SiNxO
y)(x>y)等の絶縁材料を用いて単層又は積層して形成する。例えば、第2の絶縁膜
128を単層で設ける場合には、CVD法により酸化窒化シリコン膜又は窒化酸化シリコ
ン膜を20nm以上60nm以下の膜厚で形成する。また、第2の絶縁膜128を3層構
造で設ける場合には、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2の絶縁
膜として窒化珪素膜を形成し、第3の絶縁膜として酸化窒化シリコン膜を形成する。また
、他にも第2の絶縁膜128として、ゲルマニウムの窒化物を用いてもよい。
【0138】
なお、半導体層108の上方に形成された第2の絶縁膜128は、後に完成する不揮発性
メモリ素子においてコントロール絶縁膜として機能する。
【0139】
次に、半導体層104、106、108、110の上方に形成された第2の絶縁膜128
を覆うようにレジスト130を形成する(図22(B))。なお、半導体層104、10
6、108の上方に形成されるレジスト130は、第2の導電層121の上方を覆い、不
純物領域125、126、156の上方の一部を覆わないように形成する。その後、エッ
チングして不純物領域125、126、156の一部が露出するように第2の絶縁膜12
8を除去する。
【0140】
次に、半導体層104、106、108、110を覆うように導電層136を形成する(
図23(A)参照)。ここでは、導電層として、導電層136を単層で形成した例を示し
ている。もちろん、導電層は、2層又は3層以上の積層構造で形成してもよい。
【0141】
導電層136としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリ
ブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)
等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で
形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもでき
る。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料に
より形成することもできる。
【0142】
ここでは、導電層136としてタングステンを用いて形成する。また、他にも、導電層1
36として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ば
れた単層又は積層膜を用いることができる。
【0143】
次に、導電層136を選択的にエッチングして除去することによって、半導体層104、
106、108、110の上方の一部に導電層136を残存させて、半導体層104、1
06、108上に形成された第2の導電層121上に、第3の導電層140、142、1
44を形成し、半導体層110に形成されたチャネル形成領域160の上方に第3の導電
層146を形成する。また、半導体層104、106、108の不純物領域125、12
6、156上の一部に導電層136を残存させ、第3の導電層138を形成する(図23
(B)、図18参照)。なお、メモリ部の半導体層108の上方に形成される導電層14
4は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、半導
体層110の上方に設けられた導電層146は、後に完成するトランジスタにおいてゲー
ト電極として機能する。また、半導体層104上に形成された導電層140は、第2の導
電層121と導通させることにより、導電層140と導電層121とが後に完成するトラ
ンジスタにおいてゲート電極として機能する。また、半導体層106上に形成された導電
層142は、第2の導電層121と導通させることにより、導電層142と導電層121
とが後に完成するトランジスタにおいてゲート電極として機能する。
【0144】
次に、第2の絶縁膜128、第3の導電層138、140、142、144、146を覆
うように絶縁膜172を形成する。その後、当該絶縁膜172上に選択的にレジストを形
成し、ドライエッチングすることにより第2の導電層127、第3の導電層138が露出
するコンタクトホールを形成する。そして、該コンタクトホールを介して、第2の導電層
127、第3の導電層138と接する導電層174を形成する(図24、図19参照)。
なお、半導体層104、106、108、110にそれぞれ形成された不純物領域125
、126、156、162と導電層174とは電気的に接続している。また、導電層17
4は、ソース配線又はドレイン配線として機能する。
【0145】
絶縁膜172は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(S
iNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(
x>y)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等
の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシ
クロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単
層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結
合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格
構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基)が
用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少
なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【0146】
導電層174は、CVD法やスパッタリング法等により、アルミニウム(Al)、タング
ステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(N
i)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジ
ウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を
主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを
主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又
は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材
料に相当する。導電層174は、例えば、バリア膜とアルミニウムシリコン(Al−Si
)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チ
タン(TiN)膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン
、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アル
ミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層174を形成
する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやア
ルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素
であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができ
ていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとるこ
とができる。
【0147】
本実施の形態では、ソース領域又はドレイン領域として機能する不純物領域とソース電極
又はドレイン電極として機能する配線との間に第3の導電層が設けられている。よって、
第3の導電層上に設けられた絶縁膜をエッチングする際に、半導体層までエッチングされ
ることがなくなり、コンタクト抵抗値の増大を防ぐことができる。よって、低電圧で高効
率な書き込みをすることが出来、且つ電荷保持特性のよいメモリを作製することが可能と
なる。本実施例でしめしたように、メモリ部に加えてロジック部のトランジスタにおいて
も、本発明の構造を有することにより、さらにコンタクト抵抗値の増大を防ぎ、性能のよ
い不揮発性半導体記憶装置を作製することができる。本実施例は、本明細書で示した他の
実施の形態又は実施例と組み合わせて行うことができる。
【実施例2】
【0148】
本実施例では、上記実施例1で示した構造において、一つの島状の半導体層に複数の不
揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施例と同
じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図25は上面図を
示し、図26は図25におけるE−F間、G−H間の断面図を示している。
【0149】
本実施例で示す不揮発性半導体記憶装置は、ビット線BL0、BL1にそれぞれ電気的
に接続された島状の半導体層200a、200bが設けられており、島状の半導体層20
0a、200bの各々に複数の不揮発性メモリ素子が設けられている(図25、26参照
)。具体的には、半導体層200aにおいて、選択トランジスタS01、S02の間に複
数の不揮発性メモリ素子M0〜M31を有するNANDセル202aが設けられている。
また、半導体層200bにおいても、選択トランジスタの間に複数の不揮発性メモリ素子
を有するNANDセル202bが設けられている。また、半導体層200a、200bを
分離して設けることによって、隣接するNANDセル202aとNANDセル202bを
絶縁分離することが可能となる。
【0150】
また、一つの島状の半導体層に複数の不揮発性メモリ素子を設けることによって、より
不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成する
ことができる。
【0151】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことがで
きる。
【実施例3】
【0152】
本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出
力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデ
ータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ
、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる

【0153】
半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回
路820、リセット回路830、クロック発生回路840、データ復調回路850、デー
タ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテ
ナ890を有している(図27(A))。高周波回路810はアンテナ890より信号を
受信して、データ変調回路860より受信した信号をアンテナ890から出力する回路で
あり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回路83
0はリセット信号を生成する回路であり、クロック発生回路840はアンテナ890から
入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路85
0は受信信号を復調して制御回路870に出力する回路であり、データ変調回路860は
制御回路870から受信した信号を変調する回路である。また、制御回路870としては
、例えばコード抽出回路910、コード判定回路920、CRC判定回路930および出
力ユニット回路940が設けられている。なお、コード抽出回路910は制御回路870
に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定
回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容
を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信エラー
等の有無を検出する回路である。
【0154】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ890により
無線信号が受信される。無線信号は高周波回路810を介して電源回路820に送られ、
高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置800が有する各
回路に供給される。また、高周波回路810を介してデータ復調回路850に送られた信
号は復調される(以下、復調信号)。さらに、高周波回路810を介してリセット回路8
30およびクロック発生回路840を通った信号及び復調信号は制御回路870に送られ
る。制御回路870に送られた信号は、コード抽出回路910、コード判定回路920お
よびCRC判定回路930等によって解析される。そして、解析された信号にしたがって
、記憶回路880内に記憶されている半導体装置の情報が出力される。出力された半導体
装置の情報は出力ユニット回路940を通って符号化される。さらに、符号化された半導
体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に
載せて送信される。なお、半導体装置800を構成する複数の回路においては、低電源電
位(以下、VSS)は共通であり、VSSはGNDとすることができる。また、本発明の
不揮発性半導体記憶装置を記憶回路880に適用することができる。本発明の不揮発性半
導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距
離をのばすことが可能となる。
【0155】
このように、リーダ/ライタから半導体装置800に信号を送り、当該半導体装置800
から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを
読み取ることが可能となる。
【0156】
また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず
電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(
バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
【0157】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。
表示部3210を含む携帯端末の側面には、リーダ/ライタ3200が設けられ、品物3
220の側面には半導体装置3230が設けられる(図27(B))。品物3220が含
む半導体装置3230にリーダ/ライタ3200をかざすと、表示部3210に品物の原
材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に
関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に、リ
ーダ/ライタ3240と、商品3260に設けられた半導体装置3250を用いて、該商
品3260の検品を行うことができる(図27(C))。このように、システムに半導体
装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を
実現する。
【0158】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に
用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器
として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマ
ウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オー
ディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、
携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的
にはDVD(digital versatile disc)等の記録媒体を再生し、
その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の
具体例を図28に示す。
【0159】
図28(A)、(B)は、デジタルカメラを示している。図28(B)は、図28(A)
の裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ
2113、操作キー2114、シャッターボタン2115などを有する。また、取り出し
可能な不揮発性のメモリ2116を備えており、当該デジタルカメラで撮影したデータを
メモリ2116に記憶させておく構成となっている。本発明を用いて形成された不揮発性
の半導体記憶装置は当該メモリ2116に適用することができる。
【0160】
また、図28(C)は、携帯電話を示しており、携帯端末の1つの代表例である。この携
帯電話は筐体2121、表示部2122、操作キー2123などを含む。また、携帯電話
は、取り出し可能な不揮発性のメモリ2125を備えており、当該携帯電話の電話番号等
のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発
明を用いて形成された不揮発性の半導体記憶装置は当該メモリ2125に適用することが
できる。
【0161】
また、図28(D)は、デジタルプレーヤーを示しており、オーディオ装置の1つの代表
例である。図28(D)に示すデジタルプレーヤーは、本体2130、表示部2131、
メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン
2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部213
2は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例え
ば、記録容量が20ギガバイト以上200ギガバイト(GB)以下のNAND型不揮発性
メモリを用い、操作部2133を操作することにより、映像や音声(音楽)を記録、再生
することができる。なお、表示部2131は黒色の背景に白色の文字を表示することで消
費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メ
モリ部2132に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としても
よい。
【0162】
また、図28(E)は、電子ブック(電子ペーパーともいう)を示している。この電子ブ
ックは、本体2141、表示部2142、操作キー2143、メモリ部2144等を含ん
でいる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信でき
る構成としてもよい。メモリ部2144は、本発明を用いて形成された不揮発性の半導体
記憶装置を用いることができる。例えば、記録容量が20ギガバイト以上200ギガバイ
ト(GB)以下のNAND型不揮発性メモリを用い、操作キー2143を操作することに
より、映像や音声(音楽)を記録、再生することができる。なお、メモリ部2144に設
けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【0163】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有する
ものであればあらゆる分野の電子機器に用いることが可能である。
【符号の説明】
【0164】
10 基板
12 下地絶縁膜
14 半導体層
16 絶縁膜
20 浮遊ゲート電極
22 絶縁膜
24 制御ゲート電極
26a、26b 導電層
27 絶縁膜
29 チャネル形成領域

【特許請求の範囲】
【請求項1】
単結晶半導体と、
第1の導電層と、
第2の導電層と、
前記単結晶半導体上の第1の絶縁膜と、
前記第1の絶縁膜上の第1の電極と、
前記第1の電極上の第2の絶縁膜と、
前記第2の絶縁膜上の第2の電極と、
前記第2の電極上の第3の絶縁膜と、を有し、
前記単結晶半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第3の絶縁膜はコンタクトホールを有し、
前記コンタクトホールは内部に前記第2の導電層を有し、
前記第2の導電層は、前記第1の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第2の導電層は、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、銅(Cu)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素を有することを特徴とする半導体装置。
【請求項2】
単結晶半導体と、
第1の導電層と、
第2の導電層と、
前記単結晶半導体上の第1の絶縁膜と、
前記第1の絶縁膜上の第1の電極と、
前記第1の電極上の第2の絶縁膜と、
前記第2の絶縁膜上の第2の電極と、
前記第2の電極上の第3の絶縁膜と、を有し、
前記単結晶半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第3の絶縁膜は、コンタクトホールを有し、
前記コンタクトホールは内部に前記第2の導電層を有し、
前記第2の導電層は、前記第1の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第2の導電層は、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、銅(Cu)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素を有し、
前記第2の電極は積層構造を有し、
前記第1の導電層と前記第2の電極は同一材料の金属を有することを特徴とする半導体装置。
【請求項3】
単結晶半導体と、
第1の導電層と、
第2の導電層と、
前記単結晶半導体上の第1の絶縁膜と、
前記第1の絶縁膜上の第1の電極と、
前記第1の電極上の第2の絶縁膜と、
前記第2の絶縁膜上の第2の電極と、
前記第2の電極上の第3の絶縁膜と、を有し、
前記単結晶半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第3の絶縁膜は、コンタクトホールを有し、
前記コンタクトホールは内部に前記第2の導電層を有し、
前記第2の導電層は、前記第1の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第2の導電層は、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、銅(Cu)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素を有し、
前記第2の電極は積層構造を有し、
前記第1の導電層と前記第2の電極は同一材料の金属を有し、
第2の電極は、前記第2の絶縁膜を介して前記第1の電極の側面と重なる領域を有することを特徴とする半導体装置。
【請求項4】
単結晶半導体と、
第1の導電層と、
第2の導電層と、
前記単結晶半導体上の第1の絶縁膜と、
前記第1の絶縁膜上の第1の電極と、
前記第1の電極上の第2の絶縁膜と、
前記第2の絶縁膜上の第2の電極と、
前記第2の電極上の第3の絶縁膜と、を有し、
前記単結晶半導体は、チャネル領域とソース領域とドレイン領域を有し、
前記第3の絶縁膜は、コンタクトホールを有し、
前記コンタクトホールは内部に前記第2の導電層を有し、
前記第2の導電層は、前記第1の導電層を介して前記ソース領域又は前記ドレイン領域に電気的に接続され、
前記第2の導電層は、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、銅(Cu)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素を有し、
第2の電極は、前記第2の絶縁膜を介して前記第1の電極の側面と重なる領域を有することを特徴とする半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【公開番号】特開2013−51425(P2013−51425A)
【公開日】平成25年3月14日(2013.3.14)
【国際特許分類】
【出願番号】特願2012−223251(P2012−223251)
【出願日】平成24年10月5日(2012.10.5)
【分割の表示】特願2007−76018(P2007−76018)の分割
【原出願日】平成19年3月23日(2007.3.23)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】