【課題】ＥＳＤ耐量及びノイズ耐性を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、ＮＰＮバイポーラトランジスタＴｒ１と、一端がパッド１０に接続されたトリガ素子２０とを具備する。ＮＰＮバイポーラトランジスタＴｒ１は、第１ベース拡散層２０４と、パッド１０に接続されたコレクタ拡散層４と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１を介してトリガ素子２０の他端に接続されたトリガタップ１と、第１ベース拡散層２０４上に形成され、第１配線Ｌ１と異なる第２配線Ｌ２を介してＧＮＤに共通接続されたエミッタ拡散層２及び第２ベース拡散層３とを備える。 （もっと読む）

第１のコレクター、第１のエミッタ、及び第１のベースを有する第１の広バンドギャップバイポーラ接合トランジスタ（ＢＪＴ）と、第１の広バンドギャップＢＪＴのベースに電流を供給するように構成されたソース領域を有する広バンドギャップＭＯＳＦＥＴと、第１のコレクターに電気的に接続された第２のコレクター、第１のエミッタに電気的に接続された第２のエミッタ、及び第１のベースに電気的に接続された第２のベースを有する第２の広バンドギャップＢＪＴとを含む高パワー広バンドギャップＭＯＳＦＥＴゲートバイポーラ接合トランジスタ（ＭＧＴ）を提供する。 （もっと読む）

【課題】半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法を提供する。
【解決手段】シリコンに不純物原子が導入された不純物領域１０４を有するベース基板１０２と、不純物領域１０４に接して設けられている複数のシード体１１２と、複数のシード体１１２の各々に接して設けられ、複数のシード体１１２の各々とそれぞれ格子整合または擬格子整合する複数の化合物半導体１１４とを備える半導体基板１００。当該半導体基板１００は、ベース基板１０２上に設けられ、不純物領域１０４の少なくとも一部を露出する複数の開口が設けられた阻害体をさらに備えてもよい。 （もっと読む）

【課題】静電破壊保護回路の大きさを変えることなく、保持電圧を向上させることができ、保持電圧の制御を可能とする静電破壊保護回路を提供する。
【解決手段】ベース領域12の表面に、エミッタ領域6近傍からコレクタ端子側1へベース領域より不純物濃度が高いＰ型拡散領域２０を備える構造とすることで、保持電圧を増加させることができ、Ｐ型拡散領域の長さにより保持電圧の値を設定することができる。 （もっと読む）

【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるものを提供すること。
【解決手段】この発明の半導体装置の動作方法では、ワイドギャップ半導体素子の通電開始時に通電電流Ｉを或る電流上昇率でゼロから定格電流Ｉｎまで上昇させる。ワイドギャップ半導体素子内の積層欠陥の発生によるワイドギャップ半導体素子の破壊を防止するように、通電電流Ｉをゼロから定格電流Ｉｎまで上昇させるソフトスタート時間ｔｓを０．５秒から１０秒までの範囲内に設定する。 （もっと読む）

【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】光信号により起動制御が可能な電源回路及び光受信回路を提供する。
【解決手段】半導体基板の上に設けられ、光信号を電気信号に変換する起動回路と、前記半導体基板の上に設けられ、電源投入時に非起動状態であるバイアス回路と、を備え、前記起動回路は、ｐ型半導体領域と、前記ｐ型半導体領域と接して設けられたｎ型半導体領域と、を有し、前記ｐ型半導体領域は、前記バイアス回路と電気的に接続され、前記ｎ型半導体領域は、前記バイアス回路の電源と電気的に接続され、前記バイアス回路は、前記起動回路を流れる電流により起動状態となることを特徴とする電源回路が提供される。 （もっと読む）

【課題】 ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現する。
【解決手段】 アイソレーション層４により区画された第１および第２の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第１の島状領域においてベース層６およびエミッタ層７により形成される第１のツェナーダイオードＺＤ１が入出力端子ＳＧに順方向接続されている。また、第１の島状領域を形成するコレクタ層３は電気的に浮遊な状態になっているため、コレクタ層３およびアイソレーション層４が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 静電破壊保護回路の動作開始電圧を下げるためトリガ素子を接続した場合であっても、静電破壊保護回路の静電破壊耐量を向上させることができる静電破壊保護回路を提供する。
【解決手段】 トリガ素子が接続される別のベース電極部拡散領域の周囲に、ベース領域より不純物濃度が低く、かつベース領域より深く形成されたＰ型拡散領域１１を備える構造とすることで、別のベース電極部拡散領域近傍で生じる高電界を緩和し、またコレクタの一部を構成する埋め込み領域近傍で、ベース電流供給に必要な高電界を生じさせることができ、静電破壊耐量を向上させている。 （もっと読む）

【課題】 静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法を提供すること。
【解決手段】 設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板内に形成され第１及び第２のシリコン制御整流器（ＳＣＲ）を含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、第１ドレイン領域６、第２ドレイン領域８および抵抗性接続領域９を有する。第１および第２ドレイン領域６,８は、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。第１および第２ドレイン領域６,８も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【課題】小型の過電圧保護素子を提供する。
【解決手段】サブコレクタ領域１３にオーミックコンタクトを有する電極３と、サブコレクタ領域１３上に形成され、第１導電性に対して反対の導電性である第２導電性を有するアノード領域４と、アノード領域４にオーミックコンタクトを有するアノード電極１８と、アノード領域４と分離されて形成され、前記第２導電性を有するベースメサ領域５と、ベースメサ領域５上に形成され、前記第１導電性を有するエミッタメサ領域７と、エミッタメサ領域７と分離されて形成され、前記第１導電性を有するエミッタメサ領域８と、エミッタメサ領域８にオーミックコンタクトを有するエミッタ電極１０と、エミッタメサ領域７にオーミックコンタクトを有するエミッタ電極９と、電極３とエミッタ電極１０とを接続する配線１６と、アノード電極１８とエミッタ電極とを接続する配線１７とを備え、配線１６と配線１７とを出力端子とする。 （もっと読む）

【課題】結晶薄膜の膜質および膜厚を均一にする。
【解決手段】半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部と、犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を備えた。保護膜はポリイミドであってもよい。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。そして、保護素子１では、Ｎ型の拡散層１０とＰ型の拡散層６との離間距離Ｗ１が、Ｎ型の拡散層９とＰ型の拡散層６との離間距離Ｗ２よりも短くなる。この構造により、出力端子に過電圧が印加された際に、ＮＰＮトランジスタ１１よりも保護素子１の方が先にオン動作し、過電圧からＮＰＮトランジスタ１１が保護される。 （もっと読む）

【課題】デバイスのピーク電界強度が低減し、実効的降服電圧を増加させ、デバイスの歩留まりを改善すること。
【解決手段】第１の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第１の伝導型とは反対の第２の伝導型を有し、前記ドリフト層とＰ−Ｎ接合を形成するバッファ層と、前記Ｐ−Ｎ接合の近傍の前記ドリフト層内にあって前記第２の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】本発明は、スーパージャンクション構造を有し双方向スイッチングが可能な半導体双方向スイッチング装置を提供する。
【解決手段】二つの主電極の両方に電子とホールの制御部を設け、スーパージャンクションを構成するｎ形半導体層とｐ形半導体層における電流を制御する。 （もっと読む）