【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。 （もっと読む）

【課題】周辺温度や使用環境に依らずに安定したブレークダウン電圧を与え得るサージ保護素子を提供する。
【解決手段】サージ保護素子１０は、第１の導電型の不純物を含むベース領域２１と、第２の導電型の不純物を含む第１半導体領域２３と、第２の導電型と同じ導電型の不純物を含む第２半導体領域２４と、この第２半導体領域２４よりも低い不純物濃度を有する高抵抗領域２２とを有する。第１半導体領域２３はベース領域２１の上面側で接合され、第２半導体領域２４はベース領域２１の下面側で接合されている。高抵抗領域２２は、ベース領域２１および第２半導体領域２４の双方に電気的に接続されている。 （もっと読む）

【課題】クランプダイオードにおいて、リーク電流を抑制しながら、その動作電圧を下げることを可能にする。
【解決手段】Ｎ−型の半導体層２の表面には、Ｐ−型の拡散層５が形成されている。Ｐ−型の拡散層５の表面にＮ＋型の拡散層６が形成されている。Ｐ−型の半導体層５の表面にはＮ＋型の拡散層６に隣接してＰ＋型拡散層７が形成されている。Ｐ−型の拡散層５に隣接したＮ−型の半導体層２の表面にはＮ＋型の拡散層８が形成されている。Ｎ＋型の拡散層６上の絶縁膜９にはコンタクトホールが開口され、このコンタクトホールを通して、Ｎ＋型の拡散層６と電気的に接続されたカソード電極１０が形成されている。Ｐ＋型の拡散層７及びＮ＋型の拡散層８上の絶縁膜９には、それぞれコンタクトホールが開口され、各コンタクトホールを通して、Ｐ＋型の拡散層７とＮ＋型の拡散層８とを接続する配線１１（アノード電極）が形成されている。 （もっと読む）

【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層７に第１のトレンチ８を形成し、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からコレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からコレクタ層７の表面方向に不純物を拡散させることにより高濃度層９を形成する。 （もっと読む）

【課題】素子の個数を減らして実装面積を小さくすることができる保護回路を得る。
【解決手段】ダイオードＤ１１（第１ダイオード）のアノードが端子Ｔに接続されている。ダイオードＤ１２（第２ダイオード）のアノードがＧＮＤに接続され、カソードがダイオードＤ１１のカソードに接続されている。トランジスタＱ１１のコレクタが端子Ｔに接続され、エミッタがＧＮＤに接続されている。ダイオードＤ１１，Ｄ１２のカソードからトランジスタＱ１１のベースに向けて順方向にダイオードＤ１３〜Ｄ１５（第３ダイオード）が直列に接続されている。 （もっと読む）

【課題】応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供する。
【解決手段】絶縁ゲートトランジスタ素子２１とダイオード素子２２とが同じ半導体基板に形成され、絶縁ゲートトランジスタ素子２１とダイオード素子２２が逆並列に接続されてなる半導体装置６０であって、ダイオード素子２２に電流が流れた場合に、絶縁ゲートトランジスタ素子２１のゲート（Ｇ）端子の電位を下げて、該絶縁ゲートトランジスタ素子２１のゲートをオフする第１制御トランジスタ素子ＳＴ１が、前記半導体基板に形成されてなる半導体装置６０とする。 （もっと読む）

【課題】異常動作の発生を抑制することを可能にする。
【解決手段】モータ駆動回路は、入力電極が電源側に接続され出力電極がモータコイルの一端と接続される第１トランジスタと、入力電極がモータコイルの一端と接続され出力電極が接地側に接続される第２トランジスタと、入力電極が電源側に接続され出力電極がモータコイルの他端と接続される第３トランジスタと、入力電極がモータコイルの他端と接続され出力電極が接地側に接続される第４トランジスタと、第１及び第４トランジスタがオンの状態と第１〜第４トランジスタ全てがオフの状態とを適宜選択してモータコイルを駆動する駆動制御回路と、入力電極が電源側に接続され出力電極がモータコイルの一端と接続された第５トランジスタと、第５トランジスタがオンになると第４トランジスタをオンさせる保護回路とを備える。 （もっと読む）

【課題】通常とは逆方向に負荷回路側から電流が流れ込んだ場合でも回路内のトランジスタを保護し得る電流供給回路を提供する。
【解決手段】
このように本実施形態に係るドライバ回路２０では、一点鎖線内のように、保護回路として、一対のトランジスタ２１Ｐ，２２Ｐで構成されたカレントミラー回路の出力側（トランジスタ２２Ｐ側）にトランジスタ２３Ｐを直列に介在させるとともに、このトランジスタ２３Ｐのベースと入力側（トランジスタ２１Ｐ側）との間でベース電流が流れる方向に順方向を向けたダイオード２５を介在させ、また順方向電圧ＶＦがトランジスタ２３Ｐのベース−エミッタ間電圧ＶBE以上に設定されたツェナーダイオード２４や、ダイオード２５の順方向電圧ＶＦ以上にその順方向降下電圧が設定されたツェナーダイオード２６を、カレントミラー回路の入力側に介在させる。 （もっと読む）

【課題】広範囲の温度領域で高精度であり、極めて小さく形成できる高速応答可能な二端子のダイオード温度センサ素子を提供すると共に、これを用いた安価で高速応答可能な温度計測装置を提供する。
【解決手段】バイポーラトランジスタの2個のｐｎ接合のうち、一方のｐｎ接合を短絡してダイオードとして取り扱い、このダイオードをダイオード温度センサとして用い、バイポーラトランジスタを形成している半導体チップ内で、一方のｐｎ接合を短絡してあり、外部には、二端子として取り出すようにしたダイオード温度センサ素子と、これを用いた温度計測装置を提供する。 （もっと読む）

【課題】 高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。
【解決手段】 複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有する。素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板９裏面に露出し、その内部は空洞になっている。この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

【課題】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、素子面積を縮小することを目的とする。
【解決手段】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、第二の導電型であるベース電極用高濃度不純物領域と、第一の導電型であるコレクタ電極用高濃度不純物領域とを直接に接触させ、不要な分離領域を形成しないことで素子面積を縮小する。 （もっと読む）

【課題】 複数個の半導体素子を備えている半導体装置において、その半導体装置のサイズを小さくする技術を提供する。
【解決手段】 不純物注入工程では、半導体基板９の表面にｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲を管理して、不純物を半導体基板９に注入する。熱処理工程では、半導体基板９を加熱して半導体基板９に注入した不純物１２、１４を活性化する。トレンチ形成工程では、半導体基板９の表面に隣接して出現しているｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するととともに半導体基板９の表面から半導体基板９の裏面に向けて不純物の注入範囲１２、１４を貫通する深さにまで伸びているトレンチ１５を形成する。絶縁膜形成工程では、トレンチ１５内に絶縁膜を形成する。 （もっと読む）

【課題】ターンオフ時間を短くできるサイリスタを有する半導体装置を提供する。
【解決手段】基板に第１導電型の第１半導体領域が形成され、その表層部に第２導電型の第２半導体領域と第２導電型の第３半導体領域（アノードＡＮ）と第１導電型の第４半導体領域（アノードゲートＡＧ）が、第２半導体領域の表層部に第１導電型の第５半導体領域（カソードＣＡ）と第２導電型の第６半導体領域（カソードゲートＣＧ）が形成され、第１及び第２半導体領域の境界から第２及び第５半導体領域の境界までの領域の第２半導体領域上にゲート絶縁膜及びゲート電極ＭＧが、第３半導体領域に負荷素子が形成されてサイリスタＳＣＲが構成された半導体装置において、サイリスタをオンからオフにする際に、アノードより高電位をアノードゲートに印加し、アノードとアノードゲートでサイリスタ内部に構成されるダイオードを降伏させてアノードの電位を制御して駆動する。 （もっと読む）

【課題】 第１導電領域（一導電型半導体層）と第２導電領域（逆導電型領域または金属層）が接合し、これらの間に逆方向電圧を印加して高い耐圧を確保する半導体装置において、耐圧を向上させる場合には、一導電型半導体層の不純物濃度を低減したり、半導体層の厚みを増加させるなどの手法を採用しており、オン抵抗が増大するなどの問題があった。
【解決手段】 第１導電領域内の第１の深さに逆導電型の複数の第１埋め込み領域を設け、第２の深さに逆導電型の複数の第２埋め込み領域を設ける。第２埋め込み領域の距離（第２の距離）を、第１埋め込み領域の距離（第１の距離）より大きくする。逆方向電圧印加時には実際の接合部が臨界電界に達する以前に、第１埋め込み領域によって第１の深さにおいて水平方向の電界がピンチオフし、耐圧を向上させることができる。同様に、第１の深さにおける電界強度が臨界電界に達する以前に第２埋め込み領域によって第２の深さにおいて水平方向の電界がピンチオフし、耐圧を増加させることができる。 （もっと読む）

【課題】ＬＣＲを外付け可能で、汎用性が高く容量、抵抗及びインダクタンスを自由に調整することができ、さらなる高周波領域での要求に耐え得るバイポーラトランジスタ装置を提供する。
【解決手段】半導体素子搭載部と、前記半導体素子搭載部の相対向する２辺に沿って配列された複数のリードとを具備したリードフレームと、バイポーラトランジスタと、前記バイポーラトランジスタに接続された回路要素とが搭載され、高周波信号入力端子を構成する入力パッドと高周波信号出力端子を構成する出力パッドとが相対向する辺上に、相対向するように配列され、前記半導体素子搭載部に搭載されると共に電気的接続のなされた半導体素子と、前記素子搭載部に搭載された前記半導体素子を覆うとともに、前記リードの先端を導出するように形成された封止体とを備え、前記半導体素子搭載部と前記リードのひとつとが一体的に形成されたことを特徴とする。 （もっと読む）

【課題】保護対象となる半導体素子の外部に静電破壊保護素子を別個に設けることなく、簡易な構成で確実に静電破壊保護を図る。
【解決手段】
縦型ＰＮＰバイポーラトランジスタ４のベース領域であるＮ型拡散層５を囲繞するように、かつ、相互に接合されるようにして高濃度のＰ型ガードリング９及び高濃度のＮ型ガードリング１０が設けられることによりツェナーダイオード１１が形成されると共に、縦型ＰＮＰバイポーラトランジスタ４に等価的に形成された横型ＮＰＮ型バイポーラトランジスタ７と直列接続状態とされ、サージが印加された際に、ツェナーダイオード１１が横型ＮＰＮ型バイポーラトランジスタ７と共に導通することで、サージを、Ｐ型エピタキシャル層６全体へ低抵抗で拡散可能となっている。 （もっと読む）

【課題】半導体装置として縦型のダイオードにおいて、逆回復時に逆方向電流の急激な回復を抑制し、ソフトリカバリを実現する。
【解決手段】Ｎ−型基板１０の表層部に形成されたＰ型層２０を貫通してＮ−型基板１０に達するトレンチ３０を複数設けると共に、各トレンチ３０のうち少なくとも隣同士の間に配置されたＰ型層２０上に絶縁膜４０を設け、Ｐ型層２０のうち当該絶縁膜４０、各トレンチ３０の壁面、Ｎ−型基板１０によって囲まれた領域をフローティングＰ型領域２１として構成する。これにより、フローティングＰ型領域２１をホールの供給源として機能させる。 （もっと読む）

【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）

【課題】
Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供する。
【解決手段】
ダイオード内蔵トランジスタのＮＰＮ-Ｔｒ５のベースコンタクトには、寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とが接続される。寄生ＰＮＰ-Ｔｒ５のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが大きくならない程度の幅に設定される。寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とにより、スイッチング速度の高速化が実現され、寄生ＰＮＰ-Ｔｒ５のベース幅９を小さくしすぎないことによりＩｅｂリークが大きくなることを防ぐことができる。 （もっと読む）