【課題】 光リソグラフィ及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用の位置合わせターゲット及び方法を提供すること。
【解決手段】 集積回路チップの製造レベルの構造部の第１の組を、基板内に形成された電子ビーム位置合わせターゲットに位置合わせして、電子ビーム・リソグラフィを用いて構造部の第１の組を形成し、そして、集積回路チップの同じ製造レベルの構造部の第２の組を、基板内に形成された光位置合わせターゲットに位置合わせして、フォトリソグラフィを用いて構造部の第２の組を形成する方法であって、光位置合わせターゲット自体は電子ビーム位置合わせターゲットに位置合わせされる、方法を提供する。また、電子ビーム位置合わせターゲットを形成する方法及び構造体を提供する。 （もっと読む）

【課題】高いＥＳＤ耐圧を有するトランジスタ型の静電気保護用半導体装置を実現すること
【解決手段】素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１で、側面をトレンチ絶縁膜１４およびポリシリコン膜１５で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ⁺ 型領域１２と、その上面に形成されたｎ型半導体基板１３に形成されている。ｎ型半導体基板１３の表面部には、コレクタｎ⁺ 型領域１６とエミッタｎ⁺ 型領域１７が互いに離れて形成されている。また、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１２を接続するようにコレクタシンクｎ⁺ 型領域１８が形成され、エミッタｎ⁺ 型領域１７と埋め込みｎ⁺ 型領域１２を接続するようにベースシンクｐ型領域１９が形成されている。 （もっと読む）

【課題】SOI基板内の埋め込み酸化膜を薄膜化しても、デバイス特性が劣化することがなく、バイポーラトランジスタも形成可能な半導体集積回路を提供する。
【解決手段】SOI基板３内の埋め込み酸化膜２の上面には、FBC４、NFET５およびPFET６が互いに分離して形成されている。FBC４の下方に位置するｐ支持基板１内には、埋め込み酸化膜２に接してｎウェル拡散領域７が形成されている。NFET５の下方に位置するｐ支持基板１内には、ｐウェル拡散領域８が形成されている。PFET６の下方に位置するｐ支持基板１内には、ｎウェル拡散領域９が形成されている。NFET５とPFET６の形成箇所に合わせて、埋め込み酸化膜２の下面側にそれぞれｐウェル拡散領域８とｎウェル拡散領域９を形成して、各ウェル拡散領域にそれぞれ所定の電圧を印加するため、NFET５とPFET６にバックチャネルが形成されなくなり、デバイス特性がよくなる。 （もっと読む）

【課題】接合により形成された単結晶半導体層を有する半導体装置において、単結晶半導体層の接合によって生じる表面段差を低減する。
【解決手段】誘電体基板３３に支持された第１および第２の半導体素子１００Ａ、１００Ｂを備える半導体装置２００の製造方法であって、（ｃ）単結晶半導体基板１の第１主面Ｓ１における半導体素子形成領域Ｔ１、Ｔ２に、活性層領域２５Ａ、２５Ｂとをそれぞれ形成する工程と、（ｄ）単結晶半導体基板１に剥離用物質２７を注入することにより、単結晶半導体基板１における素子分離領域１０よりも第２主面Ｓ２の側に剥離層２８を形成する工程と、（ｅ）単結晶半導体基板１における剥離層２８よりも第２主面Ｓ２の側に位置する部分１ｂを、単結晶半導体基板１から剥離することにより、半導体素子形成領域Ｔ１、Ｔ２を含む単結晶半導体層１ａを得る工程と、（ｆ）単結晶半導体層１のエッチングまたは研磨を行う工程とを包含する。 （もっと読む）

【課題】フォトダイオードと共に形成したバイポーラ接合トランジスタを提供する。
【解決手段】第２導電型基板に第１導電型のイオンを注入して第１コレクタ領域２０２を形成し、該基板上に第１エピ層２００を形成し、第１エピ層に第１導電型のイオンを注入し、第１コレクタ領域と連結された第１コレクタ連結領域を形成し、第１エピ層に第１導電型のイオンを注入し、エミッタ領域２１４を形成し、第１エピ層の上に第２エピ層を形成し、ＳＴＩ領域２６０を形成し、第２エピ層２１０にＰ−ウェルを形成し、第１コレクタ連結領域と連結された第２コレクタ連結領域２１２、エミッタ領域と連結されたエミッタ連結領域を形成し、第２エピ層に第１導電型のイオンを注入して第２コレクタ領域及びこれと連結されたコレクタコンタクト領域、エミッタ連結領域上にエミッタコンタクト領域を形成し、第２エピ層に第２導電型のイオンを注入し、ベースコンタクト領域を形成する。 （もっと読む）

【課題】ワイドバンドギャップ半導体を用いて形成されたパワースイッチング素子とそれを制御するための受光素子を含む半導体装置を低コストで提供する。
【解決手段】半導体装置は、シリコン基板（１）を用いて形成されたフォトダイオード（５）と、シリコン基板上に形成されていてシリコンに比べて大きなバンドギャップを有するワイドバンドギャップ半導体層（２）と、そのワイドバンドギャップ半導体層を用いて形成されたスイッチング素子（９）とを含み、そのスイッチング素子はフォトダイオードからの制御信号によってオン・オフ制御されるようにフォトダイオードに電気的に接続（７、２８）されている。 （もっと読む）

【課題】従来の方法では、アノードの拡散層とカソードの拡散層との間に蓄積されたマイノリティキャリアの再結合速度を高めることができない。
【解決手段】半導体基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、開口２２（第１の開口）、開口２４（第２の開口）および開口２６が形成されている。開口２２および開口２６は、それぞれＰ型拡散層１６およびＮ型拡散層１８の上部に形成されている。開口２４は、Ｐ型拡散層１６とＮ型拡散層１８との間の領域である間隔領域の上部に形成されている。これらの開口２２、開口２４および開口２６中には、それぞれ、コンタクトプラグ３２、コンタクトプラグ３４およびコンタクトプラグ３６が埋め込まれている。半導体基板１０のうち開口２２の下部に位置する領域および開口２４の下部に位置する領域の双方に、IV価の不純物が注入されている。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置の製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴの形成領域Ａに高濃度のリンイオンを注入した後、Ｓｉ基板１上にシリコン酸化膜３を形成する。その後Ｎ型Ｓｉ層をエピタキシャル成長させると、高速用ＨＢＴの形成領域Ａではまずシリコン酸化膜３の蒸発が起こり除去されてからＮ型Ｓｉ層が成長する。このためラテラルＰＮＰ、ＰＮ接合型バラクタ、高耐圧用ＨＢＴトランジスタ等の素子よりも薄いＮ型Ｓｉ層が得られるため用途の異なる各素子の性能を両立させることができる。 （もっと読む）

本発明は、ワイドバンドギャップデバイスを電圧過渡の抑制の間の損傷から保護する方法及びデバイスである。アバランシェ耐量を向上させることは、ワイドバンドギャップデバイスのブロック接合部に１つ以上のダイオード又はＰＮＰトランジスタを配置することにより達成される。
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【課題】２次元正孔ガス層をｐ型ベースとし且つ窒化物系半導体からなり高速に動作するバイポーラトランジスタを実現できるようにする。
【解決手段】バイポーラトランジスタは、窒化物半導体からなる第１の半導体層１４を含むエミッタ層と、第１の半導体層１４と比べてバンドギャップが小さい窒化物半導体からなり且つ第１の半導体層１４と接して形成された第２の半導体層１５を含むベース層と、第２の半導体層１５における第１の半導体層１４とは反対側の面と接して形成された窒化物半導体からなる第３の半導体層１６を含むコレクタ層とを備えている。第２の半導体層１５における第１の半導体層１５と第２の半導体層１４との界面領域には、２次元正孔ガス層が発生し、ベース層の一部と接するように選択的に形成されたベース電極１９は、２次元正孔ガス層とオーミック接続している。 （もっと読む）

【課題】
スイッチングＯＦＦ遅延時間が短いトランジスタを提供する。
【解決手段】
Ｎ＋型半導体基板の表面層に形成したＮウエル領域に第１のトランジスタのＰ形のベース領域を形成し、その中央部にＮ＋形のエミッタ領域を形成，半導体基板の他面側の表面層に第１のトランジスタのコレクタ電極を金属で形成する。Ｎウエル領域にダイオードのアノードを形成し電極を金属で形成する。エミッタ領域にエミッタ電極を金属で形成，ダイオードのアノード電極とを接続する。コレクタ電極とダイオードのカソードとが共通電極（コレクタ電極）となって同一チップ内に逆並列接続され，ダイオードのアノードとＰ形のベース領域との間にＰＮＰ寄生トランジスタが生成して，これのＯＮのとき，第１のトランジスタのベース電流を減らすので第１のトランジスタのＯＦＦ遅延時間が短縮される。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴ形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板１上に低濃度のＮ型Ｓｉ層３を形成する。Ｎ型Ｓｉ層３は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層２中の不純物がＮ型Ｓｉ層３側にせり上がってくるが、埋め込み型不純物層２下部にカーボンが導入されている高速用ＨＢＴ形成領域は埋め込み不純物層２からの不純物拡散が促進され、リンのせり上がり量を大きくできる。 （もっと読む）

【課題】
従来よりも静電破壊耐圧を高くできる静電保護素子を提供する。
【解決手段】
ビルトインポテンシャルがSiGeのバンドギャップとほぼ同じになるn型Siとp型SiGeのpn接合を用いた静電保護素子を静電気が印加される端子と静電気を放電する端子間に接続することにより、n型Siとp型Siのpn接合に比べてpn接合に電流が流れはじめる電圧であるON電圧を低くでき、静電気が印加されて端子間電圧がまだ低い場合でも静電気が放電しはじめるようにして、静電破壊耐圧を上げる効果を得る。 （もっと読む）

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つにＮＰＮトランジスタ１が形成されている。ＮＰＮトランジスタ１の周囲には、ＰＮ接合領域２１、２２を有する保護素子が形成されている。ＰＮ接合領域２１、２２は、ＮＰＮトランジスタ１のＰＮ接合領域２０より接合耐圧が低い。この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。 （もっと読む）

【課題】ワイドギャップバイポーラ半導体素子を高信頼性かつ低損失で駆動でき、可制御電流を大きくできる電力変換装置を提供する。
【解決手段】この電力変換装置では、ＳｉＣ−ＧＴＯサイリスタ１の稼動に先立ち、温度上昇用ｎ型ＭＯＳＦＥＴ１１のゲート１３に信号を印可してオンさせ、電源１４ → アノード端子２ → ゲート端子４ → 抵抗１２ → 温度上昇用ｎ型ＭＯＳＦＥＴ１１ → 電源１４の経路で温度上昇用電流(加熱電流)として約４０Ａの電流を流す。上記温度上昇用電流により、ＳｉＣ−ＧＴＯサイリスタ１の温度を上昇させる。これにより、サイリスタ１の稼動により積層欠陥が増大したとしても、オン電圧の増大や最小ゲート点弧電流の増大、ターンオン時間の増大およびオフ時の電流の不均衡の増大などの劣化現象を抑制できる。 （もっと読む）

【課題】Ｐ＋層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有するＰ＋層を、約２．５μｍの幅を有するＰ−層の外縁よりも内側に配置する
【解決手段】Ｐ−層５上にＰ＋層７を配置する工程を含む半導体装置の製造方法において、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａと同じものをＰ＋層７を形成する時に用い、Ｐ−層５を形成するための熱処理よりも、Ｐ＋層７を形成するための熱処理を弱くした。好ましくは、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａに形成された新たな酸化膜３ｂに対してリンデポジションを行う工程を、Ｐ＋層７を形成する工程の前に設けた。 （もっと読む）

【課題】ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる小型の半導体装置であって、ダイオードのリカバリー特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体基板１におけるＩＧＢＴの形成領域とダイオードの形成領域以外の領域（周辺部）において、主面側の表層部に、Ｐ導電型の第５半導体領域６が形成され、第１半導体領域２、第３半導体領域４および第５半導体領域６が、電気的に共通接続され、第５半導体領域６に対向して、裏面側の表層部に、Ｐ導電型の第６半導体領域７ａが形成され、第２半導体領域３、第４半導体領域５および第６半導体領域７ａが、電気的に共通接続されてなる半導体装置１００とする。 （もっと読む）

【課題】静電防護装置接触面の崩壊電圧を下げ、プロセスステップを増やさず、同時にＨＶ−ＣＭＯＳに利用することにより、最も簡易な方法でＩＣ内部回路を保護する静電防護装置の提供。
【解決手段】静電防護装置は、第一導電型プリント基板が第一導電型井戸を含む。その導電型の第一高濃度拡散区、第一導電型と相反する第二導電型の第二高濃度拡散区、第二導電型の第三高濃度拡散区、及び第一導電型の第四高濃度拡散区は、井戸内に位置する。フィールド酸化層は、第一高濃度拡散区、第二高濃度拡散区と第三、第四高濃度拡散区を隔離し、第一導電層は、第一及び第二高濃度拡散区を連接し、第二導電層は、第三高濃度拡散区と接触して電気連接する。そのうち、第三及び第四高濃度拡散区は相互に分かれ、第三と第四拡散区の距離を変え、静電防護装置の崩壊電圧を調整する。 （もっと読む）

【課題】従来の回路では生じるコストや面積の増大を低く抑えながら高いＥＳＤ耐性が実現できる保護回路を備えた電力増幅器を提供する。
【解決手段】半導体基板には、少なくとも１つのバイポーラトランジスタ１０を有する能動素子と、バイポーラトランジスタ１０のベース５とエミッタ６間をベース・エミッタ間ダイオードとは逆方向となるように接続されたダイオードＤと、ダイオードＤとバイポーラトランジスタ１０のベース５との間に直列に接続された抵抗Ｒと、バイポーラトランジスタ１０のベース５にバラスト抵抗Ｒを介して接続されたバイアス回路１７が形成されている。抵抗Ｒは、バイアス回路１７のバラスト抵抗Ｒを兼ねている。 （もっと読む）

【課題】静電気保護用半導体装置のESD 耐量を向上させること。
【解決手段】素子領域は底面に形成された埋め込み絶縁膜１２、側面に形成されたレンチ絶縁膜１３で絶縁分離されている。素子領域は、埋め込みｎ⁺ 型領域１４、ｎ型半導体基板１１の表面部には、コレクタｎ⁺ 型領域１６、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１４とを接続するコレクタシンクｎ⁺ 型領域１５、コレクタｎ⁺ 型領域１６から離れて、ｎ型半導体基板１１の表面部に、エミッタｎ⁺ 型領域１８、ベースｐ⁺ 型領域１９が、間隙を隔てて形成され、エミッタｎ⁺ 型領域１８、ベースｐ⁺ 型領域１９を内包し、それらの領域から埋め込みｎ⁺ 型領域１４に接続するベースシンクｐ型領域３０が形成されている。この構造によりホットスポットの発生が防止されて、静電気耐量が向上する。 （もっと読む）