寄生ＮＰＮなしでバルクシリコンからの電流フローを許容する、非常に短いチャネルを有するハイブリッドパワー電界効果トランジスタ（ＦＥＴ）装置。装置は、ＪＦＥＴコンポーネント、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴ、およびトレンチ端の底部のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴまたはソースに接続する絶縁ゲートを有するＭＯＳＦＥＴを含む。 （もっと読む）

【課題】保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供する。
【解決手段】第１の導電型であるＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型であるＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型であるＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型であるＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型であるＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型であるＰ型半導体領域２１とを備える。 （もっと読む）

【課題】ドレイン電極をソース電極に対して負バイアスすることがあっても、半導体集積回路においてラッチアップが発生することを防止できるエネルギー伝達装置、及び該エネルギー伝達装置を実現可能な半導体装置を提供する。
【解決手段】第１の半導体基板に形成された半導体装置２４と、第２の半導体基板の表面に形成された第２導電型の逆電流防止層、及び第２の半導体基板中に形成され逆電流防止層を覆う第１導電型のウェル層を含む逆電流防止ダイオード４１を備えた半導体集積回路４８と、直流電圧源５２と、変圧器６０とを備え、変圧器６０は、半導体装置２４及び直流電圧源５２と直列に接続される一次巻線５３と、負荷と接続される第１二次巻線５４とを含み、変圧器６０の第１二次巻線５４から負荷へ電力が供給されるように構成されている。半導体装置２４の第２ドレイン電極（ＴＡＰ電極）は、半導体集積回路４８の逆電流防止層と電気的に接続している。 （もっと読む）

【課題】周辺温度や使用環境に依らずに安定したブレークダウン電圧を与え得るサージ保護素子を提供する。
【解決手段】サージ保護素子１０は、第１の導電型の不純物を含むベース領域２１と、第２の導電型の不純物を含む第１半導体領域２３と、第２の導電型と同じ導電型の不純物を含む第２半導体領域２４と、この第２半導体領域２４よりも低い不純物濃度を有する高抵抗領域２２とを有する。第１半導体領域２３はベース領域２１の上面側で接合され、第２半導体領域２４はベース領域２１の下面側で接合されている。高抵抗領域２２は、ベース領域２１および第２半導体領域２４の双方に電気的に接続されている。 （もっと読む）

【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ａ上にプレーナ型のバイポーラトランジスタ１を形成する工程と、プレーナ型バイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、プレーナ型のバイポーラトランジスタ１が形成される領域Ａがカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備える。 （もっと読む）

【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層７に第１のトレンチ８を形成し、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からコレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からコレクタ層７の表面方向に不純物を拡散させることにより高濃度層９を形成する。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅を行うために、増幅集積回路素子や、Ｊ−ＦＥＴが用いられている。増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。一方、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。
【解決手段】Ｊ−ＦＥＴとバイポーラトランジスタを１チップに集積化し、Ｊ−ＦＥＴのソース領域とバイポーラトランジスタのベース領域を接続し、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続したディスクリート素子を提供する。これにより、高入力インピーダンスで低出力インピーダンスのＥＣＭ用増幅素子を実現できる。 （もっと読む）

【課題】静電気印加時には、高速にトリガし、通常使用時には、ラッチアップが起きにくいサイリスタ型の保護回路を提供する。
【解決手段】第１の端子と第２の端子との間に、一端が第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、上記第１の端子に接続されたアノードと、上記第２の端子に接続された第１カソードと、アノードと第１カソードとの間に配置され上記容量素子の他端に接続された第２カソードと、を備えたマルチカソードサイリスタと、を用いることにより、アノードと第２カソード間で開始したサイリスタ動作がアノードと第１カソード間のサイリスタ動作を誘起するようにした。 （もっと読む）

【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】本発明は、高周波帯域で動作する半導体装置の特性向上と製造コストの低減とを両立した半導体装置およびその製造方法を提供する。
【解決手段】同一の半絶縁性ＧａＡｓ基板１上に積層された複数の半導体層を用いて複数の半導体素子が形成された半導体装置１００であって、ＦＥＴ領域２３を用いて形成されたＦＥＴと、ＦＥＴ領域２３と隣接するＨＢＴ領域２２を用いて形成されたＨＢＴと、ＦＥＴ領域２３とＨＢＴ領域２２との間である素子分離領域２４に設けられ、ＦＥＴ領域２３とＨＢＴ領域２２とを分離する分離溝２５とを備え、分離溝２５は、内壁面と該内壁面の端部とに接地電位を有する導電性金属層が形成されることにより、素子分離領域２４を通過する素子間リーク電流を抑制する。 （もっと読む）

【課題】保護回路を有する半導体装置において、保護回路の面積を小さくする。
【解決手段】第１導電型のウェル１０、ウェル１０に形成された複数の第１の拡散層２００、ウェル１０に形成された複数の第２の拡散層３００、及びウェル１０に形成された拡散抵抗層４００を有する。第１の拡散層２００は、第２導電型であり、半導体装置の入出力端子に互いに並列に接続している。第２の拡散層３００は、複数の第１の拡散層２００と互い違いに配置されており、電源又はグラウンドに接続されている。拡散抵抗層４００は、第２導電型であり、複数の第２の拡散層３００のいずれかの隣に位置している。拡散抵抗層４００は、半導体装置の入出力端子に対して第１の拡散層２００と並列に接続しており、かつ半導体装置の内部回路と入出力端子を接続する。 （もっと読む）

【課題】従来のＳＯＩ基板を用いたＩＧＢＴは、ホリゾンタル型のバイポーラ構造を有する構造が主流であり、主電流を半導体基板面と平行に流すことで、高い耐電圧と多くの電流を採りやすい構造であったが、その電流駆動能力を高くすることができなかった。
【解決手段】本発明の半導体装置は、ＩＧＢＴを構成するバイポーラトランジスタを、バーチカル型とホリゾンタル型との２つのバイポーラトランジスタで構成している。ホリゾンタル型バイポーラトランジスタの電流駆動能力に加え、バーチカル型バイポーラトランジスタの電流駆動能力も加わるため、半導体基板の薄膜化の要求下にあっても高い電流駆動能力を有することができる。 （もっと読む）

【課題】大電流を含む変調電流で発光素子を低電圧駆動させることができるとともに、製造コストの点でも有利な駆動素子アレイを提供する。
【解決手段】パッシブマトリクス方式で電流駆動する発光素子２１と、その発光素子２１への電流供給を制御するカラム選択用トランジスタ３１Ａ及びライン選択用トランジスタ３１Ｂとを有する駆動素子アレイ１０であって、そのカラム選択用トランジスタ３１Ａとライン選択用トランジスタ３１Ｂを、発光素子２１と同一の基板１９上に形成された縦型有機トランジスタであるように構成して上記課題を解決した。この縦型有機トランジスタ３１Ａ，３１Ｂは、電流変調を容易に行うことができ、特に大面積の表示装置に用いる場合には大電流を発光素子列に供給することができる。さらに、縦型有機トランジスタ３１Ａ，３１Ｂには、光吸収層又は光反射層を施す等の遮光処理がなされていることが好ましい。 （もっと読む）

【課題】トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｂｉ−ＨＦＥＴであって、ＨＢＴは、順次積層されたサブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９及びＩｎＧａＰエミッタ層１１０を有し、サブコレクタ層１０７は、ＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとを有し、ＧａＡｓ外部サブコレクタ領域１０７ａ上には、メサ状のコレクタ部８３０と、コレクタ電極２０３とが離間して形成され、ＨＦＥＴは、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されたＧａＡｓキャップ層１０５と、ＧａＡｓキャップ層１０５上に形成されたソース電極３０４及びドレイン電極３０５とを有する。 （もっと読む）

【課題】工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成し、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法の提供。
【解決手段】半導体基板１０１上に、コレクタの一部となる埋込み領域１０２を、第１、第２のバイポーラトランジスタの形成領域に同一工程で形成し、エピタキシャル層１０４を形成し、第１の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の全体に形成し、第２の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の１箇所に埋込み領域を形成しない領域を有して形成する。第２の縦型バイポーラトランジスタの埋込み領域を形成しない領域では、周囲からの不純物の拡散により、縦方向の拡散拡がり量が連続的に狭くなり、埋込み領域を形成しない領域が形成される。 （もっと読む）

【課題】バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供する。
【解決手段】ＳＯＩ基板のＳＯＩ層ＳＬにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。バイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ^-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対してｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。バイポーラトランジスタＢＴのベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣのｎ型の不純物濃度よりも高いｐ型の不純物濃度を有している。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセスを使用しても、バイポーラトランジスタの適切な駆動能力や温度特性を得ることが可能な半導体装置を提供する。
【解決手段】 縦型バイポーラトランジスタ９０ａとＭＯＳトランジスタ９０ｂからなる構成であって、縦型バイポーラトランジスタの少なくともベース領域は、エッチングにより表面から掘り下げることでＭＯＳトランジスタ９０ｂのウェル２０ｂ深さよりも浅くなっている。このためバイポーラトランジスタに必要とされる特性を独立さえて作り込むことが可能である。 （もっと読む）

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。 （もっと読む）

【課題】複数の回路を搭載する場合において、回路間のノイズ伝播などの誤動作を抑制することが可能な半導体装置を提供すること。
【解決手段】支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられ第１回路を有する第１半導体層と、前記絶縁層上に設けられ、前記第１半導体層と絶縁され、第２回路を有する第２半導体層と、前記絶縁層上のうち前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層及び前記第２半導体層とそれぞれ絶縁され、電気的に接地された容量領域を有する分離層とを備える。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、シリコン基板１１の電界効果型トランジスタが形成される領域Ｂ上にゲート電極を形成する工程と、シリコン基板１１のバイポーラトランジスタが形成される領域Ａ上にバイポーラトランジスタを構成するＳｉＧｅからなるエピタキシャル層１９ａを形成する工程と、エピタキシャル層１９ａの形成時にゲート電極の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程と、その後、ゲート電極の側方を覆うサイドウォール絶縁膜と、エミッタ電極２５の側方を覆うサイドウォール絶縁膜とを形成する工程とを備える。 （もっと読む）