【課題】動作モード切り換え時におけるノイズを抑制する。
【解決手段】差動入力バッファ１は、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路ＭＮ１，ＭＮ２と、ソースフォロア回路を構成する半導体素子ＭＰ１，ＭＰ３及びＭＰ２，ＭＰ４のそれぞれの寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子ＭＰ７，ＭＰ８により構成されるダミー回路とを有し、動作モードの切り換え時に第１の寄生容量に起因して発生する電流の流通方向と、動作モードの切り換え時に第２の寄生容量に起因して発生する電流の流通方向とが共通の配線において相反する構成を有する。 （もっと読む）

【課題】高音の音声信号が所定のレベル以上で所定時間以上入力されたときに、利得を低減させて高音過電流が発生することを防止する。
【解決手段】出力ドライバのパワートランジスタに流れる電流が所定時間以上にわたって所定値を超えた場合に高音過電流検出信号を発生する高音過電流検出手段と、前記高音過電流検出信号が発生されると前記プリアンプの通過周波数帯域を低くさせる通過周波数帯域切替手段とを設けた。 （もっと読む）

【課題】複数の電源電圧を駆動電圧とするＳｏＣ ＩＣ（System on a Chip Integrated Circuit）に対し、負荷変動やノイズに影響されること無く、複数の電源電圧の供給とリセット解除タイミングとのシーケンスを守ってリセットを行う。
【解決手段】供給ラインＬ１とリセット端子１６との間においてエミッタを供給ラインＬ１に向けつつコレクタをリセット端子１６に向けて介挿されたトランジスタＴｒ１と、トランジスタＴｒ１のベースとグランドとの間においてコレクタをトランジスタＴｒ１のベースに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ２と、トランジスタＴｒ１のコレクタとグランドとの間においてコレクタをトランジスタＴｒ２のコレクタに向けつつエミッタをグランドに向けて介挿されたトランジスタＴｒ３とを備える。 （もっと読む）

【課題】表示装置の走査信号線の駆動回路において、走査信号線の出力波形なまりを改善し、表示品質を高めた表示装置を提供する。
【解決手段】表示装置は、複数の信号線Ｇ_ｎに対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路２１０を備え、前記駆動回路２１０は、前記複数の信号線のうちの一の信号線である出力信号線の一端に、より上位の前記出力信号線において出力されるアクティブ電位が入力されることに起因して、クロック信号を印加してアクティブ電位を出力させる主駆動回路２４０と、前記出力信号線の他端、及び前記クロック信号の信号線が、ソース／ドレインを介して接続されたトランジスタである補助トランジスタを含む補助駆動回路２５０と、を有する。 （もっと読む）

【課題】半導体スイッチング素子の温度変化によるサージ電圧の発生および変動を抑制すると共にスイッチング損失を低下させることができる半導体スイッチング素子駆動装置を提供する。
【解決手段】各切替スイッチ４２ａ、４２ｂが駆動信号に従ってオン／オフすることにより、駆動手段４０が半導体スイッチング素子１０の制御端子１１に駆動電流を供給する。一方、温度検出手段２０によって半導体スイッチング素子１０の素子温度または半導体スイッチング素子１０の動作環境温度を検出する。そして、駆動手段４０は、温度検出手段２０によって検出された素子温度または動作環境温度に従って制御端子１１に印加する駆動電流の大きさを変更する。これにより、半導体スイッチング素子１０の温度変化によるサージ電圧の発生および変動が抑制され、スイッチング損失が低下する。 （もっと読む）

【課題】電流検出用の抵抗を使用せず、簡易回路で負荷ショートの保護が可能な電子制御装置を得る。
【解決手段】パルス発生源３と第２のスイッチング素子２１との間に接続されたコンデンサ２３を有するトリガ回路と、負荷４と第１のスイッチング素子１１との交点と第２のスイッチング素子２１のベース端子との間にダイオード２５を介して接続されるラッチ回路を有する制御回路を備え、パルス発生源が駆動信号を出力時は、トリガ回路を介し所定時間第２のスイッチング素子２１をオンし、第１のスイッチング素子１１もオンさせ、前記交点の電圧で、ラッチ回路を介し第２のスイッチング素子２１のオン状態を継続させる。駆動信号の停止時は、第１、第２のスイッチング素子は共にオフとし、負荷ショートが発生した時は、パルス発生源３の駆動信号が出力されている場合でも、交点の電圧で、ラッチ回路を介して第２のスイッチング素子２１をオフし、第１のスイッチング素子１１もオフする。 （もっと読む）

【課題】スイッチがオフ状態（非導通状態）である場合の消費電力を低減する。
【解決手段】スイッチ制御回路は、制御端子に印加される電圧に基づいて、第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替えるＰ−ＦＥＴ１１と、第１の電源線ＶＤＤと制御端子との間に接続される抵抗Ｒ１と、制御端子と第２の電源線との間に、第１のコンデンサーＣ１と第２のコンデンサーＣ２が直列に接続されているコンデンサー分圧回路１３と、第１のコンデンサーＣ１と並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、電位差が閾値未満である場合に非導通状態になる制御素子（ＺＤ）と、第２のコンデンサーＣ２と並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替えるスイッチＳＷと、を備える。 （もっと読む）

【課題】電圧伝達経路における電圧降下が小さい過電圧保護回路を提供する。
【解決手段】入力電圧と第１の電圧とを入力して、昇圧した第２の電圧を、電圧伝達経路１１０の遮断または導通を制御するスイッチ回路ＳＷのＭＯＳトランジスタＰＳＷのゲートに供給する昇圧回路ＣＰと、ＭＯＳトランジスタＰＳＷのゲートに蓄積された電荷を放電する放電回路ＤＣＧとを備える。 （もっと読む）

【課題】短絡保護のためのクランプ電圧の設定に基づいて、損失を抑制することが可能な負荷駆動装置を提供する。
【解決手段】ＩＧＢＴ１の温度、出力電流、ミラー電流もしくはゲート閾値電圧Ｖｔｈを検出し、これらのいずれかに基づいてミラー電圧Ｖｍｉｒｒｏｒのバラツキに応じたクランプ電圧を演算する。これにより、クランプ電圧をその状況下でのミラー電圧Ｖｍｉｒｒｏｒに対応する値に低く抑えることが可能となり、クランプ電圧をミラー電圧Ｖｍｉｒｒｏｒのバラツキの最大値、つまりすべての環境変化等を含めた最大値を考慮して設計する場合と比較して、クランプ電圧を小さく抑えられる。したがって、クランプ時にＩＧＢＴ１を損失が大きくなることを抑制しつつ、短絡耐量を向上することが可能となる。 （もっと読む）

【課題】本発明は、パワー素子の過電流を速やかに抑制しつつ、ｄｉ/ｄｔを小さくしてパワー素子をオフすることができるゲート回路を提供することを目的とする。
【解決手段】本発明に係るゲート回路は、パワー素子の過電流発生と同時にパワー素子のゲート電圧の一部を抵抗素子に負担させる過電流抑制手段を有する。さらに、パワー素子の過電流を抑制した後は、抵抗値の高い抵抗素子を用いてパワー素子をゆっくりオフするオフ動作遅延手段を有する。 （もっと読む）

【課題】入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタ
ル回路の提案を課題とする。
【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配
線、及び出力端子を有し、前記入力端子は、前記容量素子の第１の電極に電気的に接続さ
れ、前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、前記トラ
ンジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジス
タのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする
。 （もっと読む）

【課題】保持電圧の下降または上昇傾きを良好に調整可能なホールド回路を提供すること。
【解決手段】ホールド回路１０は、入力端子２０、第１出力端子２２、基準電圧端子２４、オペアンプ３０、ダイオード３２、コンデンサ３６、抵抗Ｒ０、電圧発生回路５０、を備えている。コンデンサ３６は、一端が接続点２６に接続され、他端が基準電圧端子２４に接続される。抵抗Ｒ０は、一端が接続点２６に接続される。ダイオード５２のアノードが、オペアンプ３８を介して接続点２６に接続される。抵抗Ｒ０の他端と中間接続点５８とが接続される。オペアンプ３０は、非反転入力端子３０ｂが入力端子２０に接続され、反転入力端子３０ａが接続点２６に接続され、出力端子３０ｃがダイオード３２に接続される。電圧発生回路５０は、ダイオード５２に入力される出力電圧Ｖ２２から変化させたオフセット電圧Ｖ２３を生成して、中間接続点５８から出力する。 （もっと読む）

【課題】電流制御用トランジスタ、電流検出用抵抗及びオフ駆動用スイッチング素子の少なくともいずれかの異常を検出できる電子装置を提供する。
【解決手段】制御回路は、正常時のミラー期間Ｔｍの終了時ｔ４におけるＩＧＢＴ１１０ｄのゲート電圧がミラー電圧Ｖｍより高い場合、電流制御用ＦＥＴ１２１ａのショート故障、又は、電流検出用抵抗１２１ｂのショート故障が発生していると判断する。具体的には、ＩＧＢＴ１１０ｄのゲート電圧の立ち上がり時ｔ２を基準として、所定時間Ｔ１経過後のｔ４におけるＩＧＢＴ１１０ｄのゲート電圧に基づいて異常を検出する。これにより、電流制御用ＦＥＴ１２１ａ又は電流検出用抵抗１２１ｂの異常を検出するころができる。 （もっと読む）

【課題】スイッチング素子駆動回路において、スイッチング素子のスイッチング損失を抑制する。
【解決手段】 ゲート電圧検出回路２０１は、スイッチング素子１１のゲート電圧Ｖｇｓを検出し、このゲート電圧がスイッチング素子１１の閾値電圧未満に設定された所定電圧未満のとき、Ｈレベルの昇圧指示信号を出力する。電圧制御回路１０３は、前記昇圧指示信号がＬレベルの間は、制御電源１０２の所定電圧Ｖ１をそのまま出力し、前記昇圧指示信号がＨレベルの間は、前記所定電圧Ｖ１を昇圧した電圧Ｖ２を出力する。駆動信号出力回路１０４は、ＰＷＭパルス出力回路１１１から出力されるＰＷＭパルスの電圧を電圧制御回路１０３から出力される電圧に増幅する。従って、駆動信号出力回路１０４からスイッチング素子１１への駆動信号は、前記ＰＷＭパルスがＨレベルになった時に、先ず昇圧された電圧Ｖ２となり、スイッチング素子１１のゲート電圧Ｖｇｓが所定電圧にまで上昇すると、所定電圧Ｖ１となる。 （もっと読む）

【課題】
サージ電圧を効果的に低減するとともに、簡易な回路構成で消費電力を低減した電源供給装置及び情報処理装置を提供する。
【解決手段】
電源供給装置は、交流電力が入力される入力端子と、前記入力端子に入力される交流電力を整流する整流回路と、前記整流回路で整流された電力を平滑化する平滑用キャパシタと、前記平滑用キャパシタの両端子間に直列に接続される、トランス用一次巻線及びスイッチング素子と、前記トランス用一次巻線に結合されるトランス用二次巻線と、前記トランス用二次巻線に接続される出力端子と、前記スイッチング素子に並列に接続されるスナバ回路であって、第１キャパシタ及び第２キャパシタの並列回路と、前記並列回路に直列に接続される抵抗器とを有するスナバ回路とを含む。 （もっと読む）

【課題】電源電圧の低下による外部出力信号のばらつきを抑制する。
【解決手段】内部入力信号Ａの電位がグランド側からＶＤＤ側、あるいはＶＤＤ側からグランド側へ変化するのに応じて、出力部１は外部出力信号ＥＢの電位を変化させる。差動部２は、外部出力信号ＥＢと、所定の基準信号ＶＲＥＦとに応じた出力信号を出力し、外部出力信号ＥＢが所定の基準信号ＶＲＥＦに応じた電位となるようボルテージフォロアとして機能する。これにより、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑制する。 （もっと読む）

【課題】入力電圧範囲の大きな半導体スイッチ装置を提供する。
【解決手段】外部から入力される制御電圧に応じて第１端子および第２端子間を電気的に接続または切断するスイッチ装置であって、第１端子および第２端子の間にソースおよびドレインが接続され、当該スイッチ装置に入力される入力電圧とゲート電圧との差に応じてオンまたはオフとなるメインスイッチと、制御電圧および入力電圧に応じて第１基準電圧を電圧シフトさせた駆動電圧をメインスイッチのゲートに供給する制御部と、を備えるスイッチ装置を提供する。 （もっと読む）

【課題】 負荷への通電を妨げることなく、昇圧した電圧が低下することを防止することができる負荷駆動装置を提供する。
【解決手段】 複数相の駆動回路のうちの少なくとも２相間において昇圧用コンデンサ４７，６７と第３の電源４５，６５との接続部に設けられ、昇圧された電圧が出力される昇圧電源端子１０，１３同士の電気的な接続または遮断を選択する少なくとも１つのスイッチ回路１０２と、少なくとも１つのスイッチ回路１０２を制御する少なくとも１つのスイッチ制御回路１１０とを備えている。 （もっと読む）

【課題】 スイッチ回路におけるリーク電流を低減すること。
【解決手段】 本電子回路は、一端がそれぞれの入力端子ＡＮ１〜ＡＮｎに接続され、他端が共通の出力端子ＯＵＴに接続された複数のスイッチ回路ＳＷ１〜ＳＷｎであって、入力端子ＡＮｉと出力端子ＯＵＴとの間に直列に接続された第１スイッチＳＷｉａ及び第２スイッチＳＷｉｂを含む複数のスイッチ回路ＳＷ１〜ＳＷｎと、第１スイッチＳＷｉａと第２スイッチＳＷｉｂとの中間に位置する中間ノードＭｉに対し、出力端子ＯＵＴの電圧を供給する電圧供給回路２０と、を備えることを特徴とする。 （もっと読む）

【課題】素子破壊などを抑制できる信頼性を有し、かつ、ＩＧＢＴなどのスイッチングデバイスへ供給する定電流の精度を確保できる負荷駆動装置を提供する。
【解決手段】第１抵抗３と第１ＰｃｈＭＯＳＦＥＴ４のソースとの間とオペアンプ５の出力端子との間に電圧制限回路６を備える。この電圧制限回路６により第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電位差が過大とならないように、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧を制御する。例えば、第１ＰｃｈＭＯＳＦＥＴ４のゲート電圧をクランプ電圧にてクランプすることにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の電圧が予め設定しておいた電圧となるようにする。これにより、第１ＰｃｈＭＯＳＦＥＴ４のゲート−ソース間の耐圧を超える電位差が発生することを防止することが可能となる。 （もっと読む）