半導体装置、ドライバ回路及び半導体装置の製造方法
【課題】トランジスタのしきい値電圧の上昇を抑えつつ、その耐圧を向上することが可能な半導体技術を提供する。
【解決手段】ＳＯＩ基板４におけるｎ-型の半導体層３にはｐチャネル型のＭＯＳトランジスタ２０のソース領域５及びドレイン領域６が形成されている。また、半導体層３内にはｎ型の不純物領域９が形成されている。不純物領域９は、ソース領域５の直下においてその底部の全領域に渡って形成され、ソース領域５とドレイン領域６との間の半導体層３の直下にも形成されている。ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域９における不純物濃度のピーク位置９ａは、ソース領域５の最下端５ａよりも下方に設定されている。
【解決手段】ＳＯＩ基板４におけるｎ-型の半導体層３にはｐチャネル型のＭＯＳトランジスタ２０のソース領域５及びドレイン領域６が形成されている。また、半導体層３内にはｎ型の不純物領域９が形成されている。不純物領域９は、ソース領域５の直下においてその底部の全領域に渡って形成され、ソース領域５とドレイン領域６との間の半導体層３の直下にも形成されている。ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域９における不純物濃度のピーク位置９ａは、ソース領域５の最下端５ａよりも下方に設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、絶縁層及び半導体層がこの順で積層された基板にトランジスタが形成された半導体装置と、当該半導体装置を備えるドライバ回路と、当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、デバイスの高性能化のために、半導体基板、絶縁層及び半導体層がこの順で積層されたＳＯＩ（Silicon On Insulator）基板にＭＯＳトランジスタを形成する技術が提案されている。例えば、特許文献１には、低電圧で高速動作が可能なＭＯＳトランジスタを有する半導体装置をＳＯＩ基板を利用して実現する技術が開示されている。また特許文献２には、低電圧動作が可能であり、かつリーク電流が少ないＭＯＳトランジスタを有する半導体装置をＳＯＩ基板を利用して実現する技術が開示されている。
【０００３】
【特許文献１】特開平１１−８７７２８号公報
【特許文献２】特開２００３−１９７９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、ＳＯＩ基板にｐチャネル型のＭＯＳトランジスタが形成された従来の半導体装置では、装置特性を安定化するために、ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタのドレイン領域の電位と、ＳＯＩ基板の裏面電位、つまりＳＯＩ基板が有する半導体基板の電位とが同電位に設定されることがある。このとき、ＳＯＩ基板の半導体層には絶縁層を介して電界が印加されるため、フィールドプレート効果により、当該半導体層が空乏化されやすくなる。そのため、ＭＯＳトランジスタのソース領域とドレイン領域との間にパンチスルーが生じやすくなり、それらの間の耐圧が低下することがある。
【０００５】
また、ＳＯＩ基板の半導体層の不純物濃度よりも高い不純物領域を当該半導体層の上面内に設けて、この不純物領域の上面内にソース領域を形成することによって空乏層の延びを抑制する方法も考えられるが、これでは、ＭＯＳトランジスタのチャネル層が形成される領域での不純物濃度が上昇し、ＭＯＳトランジスタのしきい値電圧が上昇してしまう。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体基板、絶縁層及び半導体層がこの順で積層された基板に形成されたトランジスタにおいて、しきい値電圧の上昇を抑制しつつ、耐圧を向上することが可能な半導体技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の第１の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成されたｎ型の半導体層と、前記半導体層に形成されたｐチャネル型のＭＯＳトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の不純物領域とを備え、前記ＭＯＳトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のソース領域及びドレイン領域を有し、前記不純物領域は、少なくとも、前記ソース領域の直下において前記ソース領域の底部の全領域に渡って形成されているとともに前記ソース領域と前記ドレイン領域との間の前記半導体層の直下に形成されており、前記ソース領域と前記ドレイン領域との間の前記半導体層における上面の直下では、前記不純物領域における不純物濃度のピークの位置は、前記ソース領域の最下端よりも下方に設定されている。
【０００８】
また、この発明の第１のドライバ回路は、第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、上述の半導体装置を備え、前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記ＭＯＳトランジスタが使用されている。
【０００９】
また、この発明の第１の半導体装置の製造方法は、上述の半導体装置の製造方法であって、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記半導体層に前記ＭＯＳトランジスタと前記不純物領域とを形成する工程とを備え、前記工程（ｂ）は、（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、（ｂ−２）前記半導体層の上面内に前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域を形成する工程とを有する。
【００１０】
また、この発明の第２の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＮＰＮトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域とをさらに備え、前記ＮＰＮトランジスタは、前記半導体層の上面内に形成されたｐ型のベース領域と、前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第３不純物領域とを有し、前記第２不純物領域は、少なくとも前記エミッタ領域及び前記ベース領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第３不純物領域とを形成する工程とを備える。
【００１１】
また、この発明の第３の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＰＮＰトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域とをさらに備え、前記ＰＮＰトランジスタは、前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第３不純物領域と、前記半導体層の上面内に形成されたｐ型のコレクタ領域と、前記第３不純物領域と前記コレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域とを有し、前記第２不純物領域は、少なくとも前記エミッタ領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＰＮＰトランジスタの前記第３不純物領域、前記コレクタ領域及び前記エミッタ領域とを形成する工程とを備える。
【００１２】
また、この発明の第２の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成されたｎ型の半導体層と、前記半導体層に形成されたｐチャネル型の絶縁ゲート型バイポーラトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第１不純物領域とを備え、前記絶縁ゲート型バイポーラトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のエミッタ領域及びｐ型の第２不純物領域と、前記第２不純物領域と接触して前記半導体層内に形成されたｎ型のコレクタ領域とを有し、前記第１不純物領域は、少なくとも、前記エミッタ領域の直下において前記エミッタ領域の底部の全領域に渡って形成されているとともに前記エミッタ領域と前記第２不純物領域との間の前記半導体層の直下に形成されており、前記エミッタ領域と前記第２不純物領域との間の前記半導体層における上面の直下では、前記第１不純物領域における不純物濃度のピークの位置は、前記エミッタ領域の最下端よりも下方に設定されている。
【００１３】
また、この発明の第２のドライバ回路は、第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置を備え、前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記絶縁ゲート型バイポーラトランジスタが使用されている。
【００１４】
また、この発明の第４の半導体装置の製造方法は、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置の製造方法であって、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記半導体層に前記絶縁ゲート型バイポーラトランジスタと前記第１不純物領域とを形成する工程とを備え、前記工程（ｂ）は、（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記第１不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、（ｂ−２）前記半導体層の上面内に前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域を形成する工程とを有する。
【００１５】
また、この発明の第５の半導体装置の製造方法は、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＮＰＮトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域とをさらに備え、前記ＮＰＮトランジスタは、前記半導体層の上面内に形成されたｐ型のベース領域と、前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第４不純物領域とを有し、前記第３不純物領域は、少なくとも前記ＮＰＮトランジスタの前記エミッタ領域及び前記ベース領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第４不純物領域とを形成する工程とを備える。
【００１６】
また、この発明の第６の半導体装置の製造方法は、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＰＮＰトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域とをさらに備え、前記ＰＮＰトランジスタは、前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第４不純物領域と、前記半導体層の上面内に形成されたｐ型のコレクタ領域と、前記第４不純物領域と前記ｐ型のコレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域とを有し、前記第３不純物領域は、少なくとも前記ＰＮＰトランジスタの前記エミッタ領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＰＮＰトランジスタの前記第４不純物領域、前記ｐ型のコレクタ領域及び前記エミッタ領域とを形成する工程とを備える。
【発明の効果】
【００１７】
この発明の第１の半導体装置によれば、半導体層よりも不純物濃度が高い不純物領域が、ソース領域の直下において当該ソース領域の底部の全領域に渡って形成されているとともに、ソース領域とドレイン領域との間の半導体層の直下に形成されている。そのため、装置特性の安定化を図るために、ドレイン領域の電位と半導体基板の電位とが同電位に設定された場合であっても、空乏層がソース領域まで延びにくくなるとともに、ソース領域とドレイン領域との間の半導体層にも延びにくくなる。従って、ソース領域とドレイン領域との間のパンチスルーの発生を抑制でき、それらの間の耐圧が向上する。
【００１８】
更に、ソース領域とドレイン領域との間の半導体層における上面の直下では、不純物領域における不純物濃度のピークの位置がソース領域の最下端よりも下方に設定されているため、ソース領域とドレイン領域との間のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、ＭＯＳトランジスタのしきい値電圧の上昇を抑えることができる。
【００１９】
また、この発明の第１及び第２のドライバ回路によれば、出力段の高電圧側のトランジスタとして、ゲート耐圧が高くかつしきい値電圧が低いトランジスタを使用しているため、当該高電圧側のトランジスタには高いゲート電圧を与えることができるとともに、当該高電圧側のトランジスタの出力電流を大きくすることができる。したがって、出力段の前段の回路から高電圧のゲート電圧が出力される場合であっても、当該ゲート電圧を直接出力段における高電圧側のトランジスタのゲート端子に与えることができ、本ドライバ回路の回路構成を簡素化できるとともに、当該高電圧側のトランジスタの動作速度を向上できる。
【００２０】
また、この発明の第１の半導体装置の製造方法によれば、不純物領域は、ｎ型の不純物を半導体層内にその上面から導入することによって、半導体層から露出しないようにその内部に埋め込んで形成される。そのため、不純物領域を半導体層の上面内に一度形成してから、当該半導体層の上に再度半導体層を形成して、半導体層内に不純物領域を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【００２１】
また、この発明の第２の半導体装置の製造方法によれば、不純物領域と第２不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタと、低抵抗のコレクタ領域を有するＮＰＮトランジスタとを形成することができる。
【００２２】
また、この発明の第３の半導体装置の製造方法によれば、不純物領域と第２不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタと、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタとを形成することができる。
【００２３】
また、この発明の第２の半導体装置によれば、半導体層よりも不純物濃度が高い第１不純物領域が、エミッタ領域の直下において当該エミッタ領域の底部の全領域に渡って形成されているとともに、エミッタ領域と第２不純物領域との間の半導体層の直下に形成されている。そのため、装置特性の安定化を図るために、コレクタ領域の電位と半導体基板の電位とが同電位に設定された場合であっても、空乏層がエミッタ領域まで延びにくくなるとともに、エミッタ領域と第２不純物領域との間の半導体層にも延びにくくなる。従って、エミッタ領域と第２不純物領域との間のパンチスルーの発生を抑制でき、それらの間の耐圧が向上する。
【００２４】
更に、エミッタ領域と第２不純物領域との間の半導体層における上面の直下では、第１不純物領域における不純物濃度のピークの位置がエミッタ領域の最下端よりも下方に設定されているため、エミッタ領域と第２不純物領域との間のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、絶縁ゲート型バイポーラトランジスタのしきい値電圧の上昇を抑えることができる。
【００２５】
また、この発明の第４の半導体装置の製造方法によれば、第１不純物領域は、ｎ型の不純物を半導体層内にその上面から導入することによって、半導体層から露出しないようにその内部に埋め込んで形成される。そのため、第１不純物領域を半導体層の上面内に一度形成してから、当該半導体層の上に再度半導体層を形成して、半導体層内に第１不純物領域を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【００２６】
また、この発明の第５の半導体装置の製造方法によれば、第１不純物領域と第３不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低い絶縁ゲート型バイポーラトランジスタと、低抵抗のコレクタ領域を有するＮＰＮトランジスタとを形成することができる。
【００２７】
また、この発明の第６の半導体装置の製造方法によれば、第１不純物領域と第３不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低い絶縁ゲート型バイポーラトランジスタと、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタとを形成することができる。
【発明を実施するための最良の形態】
【００２８】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。図１に示されるように、本実施の形態１に係る半導体装置は、ＳＯＩ基板４と、当該ＳＯＩ基板４に形成されたｐチャネル型のＭＯＳトランジスタ２０とを備えている。ＳＯＩ基板４は、半導体基板１と、当該半導体基板１上に形成された絶縁層２と、当該絶縁層２上に形成されたｎ-型の半導体層３とを有している。半導体基板１は例えばシリコン基板であり、絶縁層２は例えばシリコン酸化膜であり、半導体層３は例えばシリコン層である。
【００２９】
ＭＯＳトランジスタ２０はＳＯＩ基板４の半導体層３に形成されており、ｐ型のソース領域５及びドレイン領域６を備えている。ソース領域５及びドレイン領域６は、半導体層３の上面内に互いに離れて形成されている。ドレイン領域６は、ｐ型のオフセット領域６ａとｐ型の不純物領域６ｂとから成る。不純物領域６ｂは、ソース領域５と離れて形成されており、オフセット領域６ａは、不純物領域６ｂのソース領域５側の端部からソース領域５の方へ延びるように形成されている。
【００３０】
ソース領域５の上面内にはｐ+型の不純物領域７が形成され、ドレイン領域６における不純物領域６ｂの上面内にはｐ+型の不純物領域８が形成されている。不純物領域７，８上には、ともに図示しないソース電極及びドレイン電極がそれぞれ形成されている。
【００３１】
半導体層３の上面上には、不純物領域７，８の上面を避けて、フィールド酸化膜１０が形成されており、そのうちのソース領域５とドレイン領域６との間の半導体層３上に形成されている部分が、ＭＯＳトランジスタ２０のゲート絶縁膜として機能する。そして、ゲート絶縁膜として機能するフィールド酸化膜１０上には、上面視上で、ソース領域５のドレイン領域６側の端部と、オフセット領域６ａのソース領域５側の端部とを覆うように、ＭＯＳトランジスタ２０のゲート電極１１が形成されている。フィールド酸化膜１０は例えば膜厚２００ｎｍ以上のシリコン酸化膜であって、ゲート電極１１は例えばドープドポリシリコン膜とタングステンシリサイド膜との積層膜である。
【００３２】
本実施の形態１に係る半導体装置は、半導体層３内に形成され、当該半導体層３よりも不純物濃度が高いｎ型の不純物領域９を更に備えている。不純物領域９は、ソース領域５の直下において当該ソース領域５と離れてその底部の全領域に渡って形成されている。言い換えれば、不純物領域９は、下面視において、ソース領域５の底部の全領域を覆うように形成されている。更に、不純物領域９は、ソース領域５とドレイン領域６との間の半導体層３の直下にまで延びており、ソース領域５とドレイン領域６との間に形成されるＭＯＳトランジスタ２０のチャネル領域の直下に存在する。従って、不純物領域９の全領域において、不純物濃度のピークの位置９ａ（以後、「濃度ピーク位置９ａ」と呼ぶ）は、ソース領域５の最下端５ａよりも下方に存在する。
【００３３】
以上のような構造を備える本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間には、ソース領域５の方が高電位となるような電圧が印加され、ゲート電極１１には負のゲート電位が印加される。更に、装置特性を安定させるために、ＳＯＩ基板４の裏面の電位、つまり半導体基板１の電位はドレイン領域６の電位と同じ値に設定される。これにより、ソース領域５とドレイン領域６との間の半導体層３にはチャネル層が形成されてＭＯＳトランジスタ２０がオン状態となり、ソース領域５とドレイン領域６との間に電流が流れて、ＭＯＳトランジスタ２０は半導体スイッチとして機能する。
【００３４】
また、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のゲート絶縁膜として機能するフィールド酸化膜１０の膜厚が２００ｎｍ以上に設定されているため、ゲート電極１１には、絶対値が１００Ｖ以上の高電位を印加することが可能である。従って、本実施の形態１に係る半導体装置は、例えば、プラズマディスプレイパネル（ＰＤＰ）でのスキャンドライバＩＣで使用することができる。
【００３５】
次に、図１に示される本実施の形態１に係る半導体装置の製造方法について説明する。図２〜９は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図２に示されるように、まずＳＯＩ基板４を形成する。ここでのＳＯＩ基板４の半導体層３の厚みは、完成後の半導体層３の厚みの半分とする。本例では、完成後の半導体層３の厚みは例えば５μｍに設定されるため、ここでの半導体層３の厚みを２．５μｍに設定する。また、半導体層３の不純物濃度は、例えば２．０×１０15ｉｏｎｓ／ｃｍ3に設定されている。
【００３６】
次に図３に示されるように、所定の開口パターンを有するレジスト１００を半導体層３上に形成する。そして、レジスト１００をマスクに用いて、リン等のｎ型の不純物２００を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１００を除去する。このとき、例えば、注入エネルギーは５０ｋｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内には不純物領域９が選択的に形成される。なお、この不純物領域９は、後の熱処理工程において拡散される。
【００３７】
次に図４に示されるように、エピタキシャル成長法を用いて半導体層３の厚みを５．０μｍまで厚くする。これにより、不純物領域９は半導体層３の上面から露出することなく当該半導体層３内に埋め込まれる。その後、図５に示されるように、所定の開口パターンを有するレジスト１１０を半導体層３上に形成する。そして、レジスト１１０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１１０を除去する。このとき、例えば、注入エネルギーは１００ｋｅＶ程度に設定され、注入量は３．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはオフセット領域６ａが選択的に形成される。なお、このオフセット領域６ａは、後の熱処理工程において拡散される。
【００３８】
次に図６に示されるように、半導体層３の上面を選択的に熱酸化して、ＭＯＳトランジスタ２０のゲート絶縁膜としても機能するフィールド酸化膜１０を半導体層３の上面上に形成する。このとき、フィールド酸化膜１０の膜厚は例えば５００ｎｍ程度に設定される。また、このときの熱酸化で、オフセット領域６ａと不純物領域９とは拡散され、これによりオフセット領域６ａと不純物領域９とは完成する。なお、拡散後の不純物領域９の不純物濃度は５．０×１０16／ｃｍ3程度となり、半導体層３の不純物濃度よりも高くなる。
【００３９】
次に図７に示されるように、所定の開口パターンを有するレジスト１２０をフィールド酸化膜１０上に形成する。そして、レジスト１２０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１２０を除去する。このとき、例えば、注入エネルギーは３００ｋｅＶ程度に設定され、注入量は２．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはソース領域５とドレイン領域６の不純物領域６ｂとが選択的に形成される。その後、例えば８００℃で３０分間程度熱処理を行うことによって、図８に示されるように、ソース領域５と不純物領域６ｂが拡散して完成する。
【００４０】
次に図９に示されるように、フィールド酸化膜１０のうち、ソース領域５とドレイン領域６との間の半導体層３上に位置する領域上に、ＭＯＳトランジスタ２０のゲート電極１１を選択的に形成する。そして、ボロン等のｐ型の不純物を半導体層３の上面内にイオン注入して、ソース領域５の上面内に不純物領域７を、ドレイン領域６における不純物領域６ｂの上面内に不純物領域８をそれぞれ形成する。このときの注入エネルギーは例えば５０ｋｅＶ程度に設定され、注入量は例えば１．０×１０14ｉｏｎｓ／ｃｍ2程度に設定される。その後、８００℃程度で熱処理を行って不純物領域７，８を拡散し、図示しない層間絶縁膜、ドレイン電極、ソース電極、メタル配線等を形成する。これにより、図１に示される半導体装置が完成する。
【００４１】
以上のように、本実施の形態１に係る半導体装置は、半導体層３よりも不純物濃度が高い不純物領域９が、ソース領域５の直下において当該ソース領域５の底部の全領域に渡って形成されているとともに、ソース領域５とドレイン領域６との間の半導体層３の直下に形成されている。そのため、装置特性の安定化のために、ドレイン領域６の電位とＳＯＩ基板４の裏面電位とが同電位に設定された場合であっても、空乏層がソース領域５まで延びにくくなるとともに、ソース領域５とドレイン領域６との間の半導体層３にも延びにくくなる。従って、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。
【００４２】
更に、本実施の形態１では、ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域９の濃度ピーク位置９ａがソース領域５の最下端５ａよりも下方に設定されているため、ＭＯＳトランジスタ２０のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、ＭＯＳトランジスタ２０のしきい値電圧の上昇を抑えることができる。
【００４３】
次に、図１０〜１２に示される半導体装置と比較しながら、本実施の形態１に係る半導体装置の電気的特性について詳細に説明する。なお、図１０〜１２に示される装置を、それぞれ第１の比較対象装置、第２の比較対象装置、及び第３の比較対象装置と呼ぶ。
【００４４】
図１０に示されるように、第１の比較対象装置は、本実施の形態１に係る半導体装置において、ＳＯＩ基板４の替わりにｐ-型の半導体基板２１を備え、かつ不純物領域９が形成されていないものであって、ＭＯＳトランジスタ２０は半導体基板２１に形成されている。半導体基板２１の上面内にはｎ-型の不純物領域２３が形成されており、ＭＯＳトランジスタ２０のソース領域５及びドレイン領域６はこの不純物領域２３の上面内に形成されている。また、不純物領域２３の底部にはｎ+型の埋め込み不純物領域２２が形成されている。
【００４５】
図１１に示されるように、第２の比較対象装置は、本実施の形態１に係る半導体装置において不純物領域９が形成されていないものである。
【００４６】
図１２に示されるように、第３の比較対象装置は、第２の比較対象装置において、半導体層３よりも不純物濃度が高いｎ型の不純物領域１９を更に備えるものである。不純物領域１９は、半導体層３の上面内に形成されており、ソース領域５は不純物領域１９の上面内に形成されている。そして、ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域１９における不純物濃度のピークの位置１９ａがソース領域５の最下端５ａよりも上方に設定されている。つまり、ソース領域５とドレイン領域６との間には、不純物領域１９における不純物濃度のピークが存在している。
【００４７】
図１３，１４は、本実施の形態１に係る半導体装置及び第２の比較対象装置での電位分布をそれぞれ示す断面図である。図１３，１４では、ＭＯＳトランジスタ２０のソース領域５及びドレイン領域６にそれぞれ接地電位及び負の電位を印加し、更にドレイン領域６の電位とＳＯＩ基板４の裏面電位とを同電位に設定した際の電位分布を示している。なお、図１３，１４では、図１，１１では図示されていないソース電極２５、ドレイン電極２６及び層間絶縁膜３０を図示している。また、図１３，１４では、構成要素間の寸法比率を変更して図１，１１に示される装置をそれぞれ示している。
【００４８】
図１３の等電位線５０に示されるように、本実施の形態１に係る半導体装置では、ドレイン領域６のソース領域５側の端部付近で電界が集中している。これは、不純物領域９を設けることによって空乏層の延びが抑制され、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が十分に確保されているためである。
【００４９】
一方、第２の比較対象装置では、図１４の等電位線５１に示されるように、ドレイン領域６のソース領域５側の端部付近ではあまり電界が集中していない。これは、フィールドプレート効果により、ソース領域５とドレイン領域６との間の半導体層３が空乏化されて空乏層がソース領域５まで到達し、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間にパンチスルーが生じているためである。
【００５０】
このように、図１３，１４に示される電位分布からも、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が向上していることが理解できる。
【００５１】
図１５は、ＭＯＳトランジスタ２０におけるドレイン電位Ｖｄとドレイン電流Ｉｄとの関係を示す図であって、図１６は、ＭＯＳトランジスタ２０におけるゲート電位Ｖｇとドレイン電流Ｉｄとの関係を示す図である。図１５，１６中の黒丸印は第１の比較対象装置のデータを示しており、黒三角印は第２の比較対象装置のデータを示しており、白丸印は第３の比較対象装置のデータを示しており、バツ印は本実施の形態１に係る半導体装置のデータを示している。
【００５２】
図１５に示されるように、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧は、第１の比較対象装置では約７５Ｖ、第２の比較対象装置では約２５Ｖ、第３の比較対象装置では約１５０Ｖであるが、本実施の形態１に係る半導体装置では約１８０Ｖである。従って、この実験結果からも、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が向上していることが理解できる。
【００５３】
また、図１６に示されるように、第３の比較対象装置では、不純物領域１９を設けたことによりＭＯＳトランジスタ２０のチャネル層が形成される領域のｎ型不純物濃度が高くなり、ＭＯＳトランジスタ２０のしきい値電圧が約３０Ｖとなっているが、本実施の形態１に係る半導体装置でのしきい値電圧は、第１及び第２の比較対象装置と同等であり、約５Ｖとなっている。
【００５４】
以上のように、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のしきい値電圧の上昇を抑えつつ、ソース・ドレイン間の耐圧を向上することができるため、本半導体装置は、ＰＤＰのスキャンドライバＩＣのように、ソース・ドレイン間に高い耐圧が要求され、ＭＯＳトランジスタのしきい値電圧もできるだけ低い値であることが要求される回路に好適である。
【００５５】
なお、図１７に示されるように、不純物領域９は、ドレイン領域６の直下には形成されていない方が望ましい。言い換えれば、不純物領域９は、平面視上において、ドレイン領域６と重なって形成されていないことが望ましい。
【００５６】
ソース領域５にドレイン領域６よりも高い電位が印加されると、不純物領域９にもドレイン領域６よりも高い電位が印加される。そのため、ｎ型の不純物領域９と、ｐ型のドレイン領域６との間には逆電圧が印加される。従って、図１８に示されるように、不純物領域９がドレイン領域６の直下にまで延びている場合には、不純物領域９とドレイン領域６との距離が比較的近くなり、不純物領域９とドレイン領域６との間の耐圧が低下し、その結果、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が低下する可能性がある。
【００５７】
図１７に示されるように、不純物領域９がドレイン領域６の直下には形成されていない場合には、不純物領域９とドレイン領域６との距離を十分に確保することができ、不純物領域９とドレイン領域６との間の耐圧低下を確実に抑制できる。よって、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧の低下も確実に抑制できる。
【００５８】
また、本実施の形態１に係る半導体装置では、不純物領域９は、ソース領域５とは離れてその最下端５ａよりも下方に位置しているが、必ずしもその必要は無い。例えば、不純物領域９が図１よりも上方に位置し、ソース領域５の底部が不純物領域９によって取り囲まれてソース領域５とドレイン領域６との間の半導体層３にも不純物領域９が存在する場合であっても、ソース領域５とドレイン領域６との間の半導体層３における上面の直下において、不純物領域９の濃度ピーク位置９ａがソース領域５の最下端５ａよりも下方に設定されていれば、第３の比較対象装置よりもＭＯＳトランジスタ２０のしきい値電圧の上昇を抑制できる。ただし、本実施の形態１のように、不純物領域９を、ソース領域５とは離れてその最下端５ａよりも下方に形成した場合には、ソース領域５とドレイン領域６の間におけるｎ型不純物濃度の上昇を更に抑制できるため、ＭＯＳトランジスタ２０のしきい値電圧の上昇を更に抑えることができる。
【００５９】
実施の形態２．
図１９〜２１は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置の製造方法は、図１に示される半導体装置を、実施の形態１に係る製造方法とは異なる方法で製造するものである。
【００６０】
図１９に示されるように、まずＳＯＩ基板４を形成する。ここでのＳＯＩ基板４の半導体層３の厚みは、実施の形態１とは異なり、完成後の半導体層３の厚みと同じに設定され、例えば５μｍに設定される。また、半導体層３の不純物濃度は、実施の形態１と同様に、例えば２×１０15ｉｏｎｓ／ｃｍ3に設定される。
【００６１】
次に図２０に示されるように、所定の開口パターンを有するレジスト１５０を半導体層３上に形成する。そして、レジスト１５０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１５０を除去する。このとき、例えば、注入エネルギーは１００ｋｅＶ程度に設定され、注入量は３．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはオフセット領域６ａが選択的に形成される。なお、このオフセット領域６ａは、実施の形態１と同様に、後の熱処理工程において拡散される。
【００６２】
次に図２１に示されるように、所定の開口パターンを有するレジスト１６０を半導体層３上に形成する。そして、レジスト１６０をマスクに用いて、リン等のｎ型の不純物２００を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１６０を除去する。このとき、例えば、注入エネルギーは数ＭｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2に設定される。これにより、不純物領域９が、半導体層３から露出しないようにその内部に埋め込まれて形成される。また、後の工程で形成されるソース領域５の拡散深さと、不純物領域９の拡散量とを考慮して、不純物領域９の濃度ピーク位置９ａを、半導体層３の上面から０．５μｍ以上深い位置に設定する。
【００６３】
次に、実施の形態１と同様にして、半導体層３の上面を選択的に熱酸化してフィールド酸化膜１０を半導体層３の上面上に形成する。これにより、オフセット領域６ａ及び不純物領域９が拡散して、図６に示される構造が得られる。
【００６４】
次に、実施の形態１と同様にして、ソース領域５及びドレイン領域６を形成し（図７，８参照）、更にゲート電極１１を形成する（図９参照）。そして、不純物領域７，８、層間絶縁膜及びドレイン電極等を形成することにより、図１に示される半導体装置が完成する。
【００６５】
なお、本実施の形態２では、オフセット領域６ａを形成した後に不純物領域９を形成したが、それとは逆に、不純物領域９を形成した後にオフセット領域６ａを形成しても良い。
【００６６】
以上のように、本実施の形態２に係る半導体装置の製造方法では、不純物領域９は、ｎ型の不純物を半導体層３内にその上面から導入することによって、半導体層３から露出しないようにその内部に埋め込んで形成される。そのため、実施の形態１のように、不純物領域９を半導体層３の上面内に一度形成してから（図３参照）、当該半導体層３の上に再度半導体層３を形成して（図４参照）、半導体層３内に不純物領域９を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【００６７】
実施の形態３．
図２２は、上述の実施の形態１に係る半導体装置を使用したドライバ回路３５０の構成を示す図である。本実施の形態３に係るドライバ回路３５０は、図示しないＰＤＰ等のディスプレイパネルに対して駆動電圧ＤＶを出力して、当該ディスプレイパネルを駆動する。
【００６８】
図２２に示されるように、ドライバ回路３５０は、ｐチャネル型のＭＯＳトランジスタ３０１〜３０３と、ｎチャネル型のＭＯＳトランジスタ３０４〜３０６と、ロジック回路３０７とを備えている。ドライバ回路３５０は、図１に示される構造を複数備えており、当該複数の構造における複数のＭＯＳトランジスタ２０が、それぞれＭＯＳトランジスタ３０１〜３０３に使用されている。つまり、ＭＯＳトランジスタ３０１〜３０３のそれぞれは、上述のＳＯＩ基板４の半導体層３に形成されており、上述のソース領域５及びドレイン領域６を備えている。そして、ＭＯＳトランジスタ３０１〜３０３が形成されている半導体層３内には、ＭＯＳトランジスタ３０１〜３０３のそれぞれに対応して上述の不純物領域９が形成されている。したがって、ＭＯＳトランジスタ３０１〜３０３のそれぞれでは、ゲート耐圧が高い構造でもしきい値電圧が低く、ソース領域５とドレイン領域６との間のパンチスルーの発生が抑制される。
【００６９】
一方で、ｎチャネル型のＭＯＳトランジスタ３０４〜３０６のそれぞれは、ＤＭＯＳ（Double diffused MOS）トランジスタであって、例えば、ＭＯＳトランジスタ３０１〜３０３とともにＳＯＩ基板４の半導体層３に形成されている。
【００７０】
ＭＯＳトランジスタ３０１〜３０３のそれぞれのソース端子には、６０Ｖ以上の高電圧ＶＨが印加され、ＭＯＳトランジスタ３０４〜３０６のそれぞれのソース端子には高電圧ＶＨよりも低い接地電圧ＧＮＤが印加される。ＭＯＳトランジスタ３０１のドレイン端子と、ＭＯＳトランジスタ３０２，３０３のゲート端子と、ＭＯＳトランジスタ３０４のドレイン端子とは互いに接続されており、ＭＯＳトランジスタ３０１のゲート端子と、ＭＯＳトランジスタ３０２のドレイン端子と、ＭＯＳトランジスタ３０５のドレイン端子とは互いに接続されている。またＭＯＳトランジスタ３０３のドレイン端子と、ＭＯＳトランジスタ３０６のドレイン端子とは互いに接続されている。そして、ロジック回路３０７は、ＭＯＳトランジスタ３０４〜３０６のゲート端子のそれぞれに制御電圧を出力し、ＭＯＳトランジスタ３０４〜３０６のそれぞれのオン／オフを個別に制御する。
【００７１】
以上のような構成を成すドライバ回路３５０では、高電圧ＶＨと接地電圧ＧＮＤとの間でトーテムポール接続されたＭＯＳトランジスタ３０３，３０６で出力段３１０が構成されており、当該出力段３１０におけるＭＯＳトランジスタ３０３，３０６のドレイン端子の電圧が駆動電圧ＤＶとしてディスプレイパネルに出力され、当該ディスプレイパネルが駆動電圧ＤＶによって駆動される。以下に、本ドライバ回路３５０の動作について詳細に説明する。
【００７２】
ＭＯＳトランジスタ３０４〜３０６のゲート端子に、それぞれＬｏｗレベル、Ｈｉｇｈレベル及びＨｉｇｈレベルの信号がロジック回路３０７から入力されると、ＭＯＳトランジスタ３０４〜３０６は、それぞれオフ状態、オン状態及びオン状態となる。そうすると、ＭＯＳトランジスタ３０２，３０５のドレイン端子の電圧Ａは接地電圧ＧＮＤとなり、ＭＯＳトランジスタ３０１がオン状態となる。その結果、ＭＯＳトランジスタ３０１，３０４のドレイン端子の電圧Ｂは高電圧ＶＨとなり、ＭＯＳトランジスタ３０２がオフ状態となる。電圧Ｂが高電圧ＶＨとなると、出力段３１０の高電圧側のＭＯＳトランジスタ３０３はオフ状態となる。したがって、ＭＯＳトランジスタ３０３，３０６のドレイン端子の電圧が接地電圧ＧＮＤとなり、０Ｖの駆動電圧ＤＶが例えばＰＤＰにおけるアドレス電極や維持放電電極に印加される。
【００７３】
一方で、ＭＯＳトランジスタ３０４〜３０６のゲート端子に、それぞれＨｉｇｈレベル、Ｌｏｗレベル及びＬｏｗレベルの信号がロジック回路３０７から入力されると、ＭＯＳトランジスタ３０４〜３０６は、それぞれオン状態、オフ状態及びオフ状態となる。そうすると、ＭＯＳトランジスタ３０１，３０４のドレイン端子の電圧Ｂは接地電圧ＧＮＤとなり、ＭＯＳトランジスタ３０２はオン状態となる。その結果、ＭＯＳトランジスタ３０２，３０５のドレイン端子の電圧Ａは高電圧ＶＨとなり、ＭＯＳトランジスタ３０１がオフ状態となる。電圧Ｂが接地電圧ＧＮＤとなると、出力段３１０の高電圧側のＭＯＳトランジスタ３０３はオン状態となる。したがって、ＭＯＳトランジスタ３０３，３０６のドレイン端子の電圧が高電圧ＶＨとなり、６０Ｖ以上の駆動電圧ＤＶが例えばＰＤＰにおけるアドレス電極や維持放電電極に印加される。
【００７４】
以上のように、本実施の形態３に係るドライバ回路３５０では、出力段３１０の高電圧側のＭＯＳトランジスタ３０３には、ゲート耐圧が高くかつしきい値電圧の低いＭＯＳトランジスタ２０が使用されている。
【００７５】
一方で、本実施の形態３とは異なり、出力段３１０の高電圧側のＭＯＳトランジスタ３０３に、一般的にゲート耐圧があまり高くないＤＭＯＳトランジスタを使用した場合には、通常、ＭＯＳトランジスタ３０３のゲート端子には、出力段３１０の前段の回路から出力される６０Ｖ以上の高電圧ＶＨを直接印加することはできない。したがって、この場合には、ＭＯＳトランジスタ３０３におけるゲート端子とドレイン端子との間にクランプダイオードを挿入する必要があり、回路構成が複雑となる。
【００７６】
また、本実施の形態３とは異なり、ドライバ回路３５０が図１２に示される構造を有し、ＭＯＳトランジスタ３０３に図１２に示されるＭＯＳトランジスタ２０を使用した場合には、ＭＯＳトランジスタ３０３の耐圧は向上するものの、そのしきい値電圧が高いため、ＭＯＳトランジスタ３０３の出力電流を大きくすることが困難である。したがって、図１２に示されるＭＯＳトランジスタ２０は、ディスプレイパネルに高電圧ＶＨを出力する出力段３１０のＭＯＳトランジスタ３０３としては適していない。
【００７７】
本実施の形態３では、上述のように、出力段３１０の高電圧側のＭＯＳトランジスタ３０３として、ゲート耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタ２０を使用しているため、ＭＯＳトランジスタ３０３には高いゲート電圧を与えることができるとともに、ＭＯＳトランジスタ３０３の出力電流を大きくすることができる。したがって、本実施の形態３のように、出力段３１０の前段の回路から高電圧ＶＨのゲート電圧が出力される場合であっても、当該ゲート電圧を直接ＭＯＳトランジスタ３０３のゲート端子に与えることができ、ドライバ回路３５０の回路構成を簡素化できるとともに、ＭＯＳトランジスタ３０３の動作速度を向上できる。
【００７８】
実施の形態４．
図２３は本発明の実施の形態４に係る半導体装置の構造を示す断面図である。図２３に示されるように、本実施の形態４に係る半導体装置は、上述のＳＯＩ基板４を備えている。ＳＯＩ基板４の半導体層３には、上述のｐチャネル型のＭＯＳトランジスタ２０と、ＮＰＮトランジスタ１１１と、ＰＮＰトランジスタ２１１とが形成されている。半導体層３には、それを貫通して素子分離絶縁膜３００が形成されており、当該素子分離絶縁膜３００によって、半導体層３では、ＭＯＳトランジスタ２０が形成されている領域と、ＮＰＮトランジスタ１１１が形成されている領域と、ＰＮＰトランジスタ２１１が形成されている領域とが電気的に分離されている。素子分離絶縁膜３００は例えばシリコン酸化膜から成る。
【００７９】
実施の形態１と同様に、ＭＯＳトランジスタ２０では、ソース領域５の上面内にはｐ+型の不純物領域７が形成され、ドレイン領域６における不純物領域６ｂの上面内にはｐ+型の不純物領域８が形成されている。本実施の形態４に係るドレイン領域６のオフセット領域６ａはｐ-型の不純物領域である。半導体層３の上面内にはソース領域５と隣接してｎ型の不純物領域１２が形成されており、当該不純物領域１２の上面内にはｎ+型の不純物領域１３が形成されている。半導体層３において、ＭＯＳトランジスタ２０が形成されている領域には、上述の不純物領域９が形成されている。本実施の形態４に係る不純物領域９は、ソース領域５及び不純物領域１２の直下においてそれらの底部に接触しつつ当該底部の全領域に渡って形成されている。さらに、本実施の形態４に係る不純物領域９は、ソース領域５とドレイン領域６との間の半導体層３の直下にまで延びており、ソース領域５とドレイン領域６との間に形成されるＭＯＳトランジスタ２０のチャネル領域の直下に存在している。そして、実施の形態１と同様に、ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域９における不純物濃度のピークの位置は、ソース領域５の最下端よりも下方に設定されている。
【００８０】
ＮＰＮトランジスタ１１１は、コレクタ電極１０６と電気的に接続されるｎ型の不純物領域１０１と、ｐ型のベース領域１０３と、ｎ+型のエミッタ領域１０５とを備えている。不純物領域１０１とベース領域１０３とは、半導体層３の上面内に互いに離れて形成されており、エミッタ領域１０５はベース領域１０３の上面内に形成されている。不純物領域１０１の上面内にはｎ+型の不純物領域１０２が形成されており、ベース領域１０３の上面内にはエミッタ領域１０５と離れてｐ+型の不純物領域１０４が形成されている。半導体層３において、ＮＰＮトランジスタ１１１が形成されている領域には、半導体層３よりも不純物濃度が高いｎ型の不純物領域１０９が形成されている。不純物領域１０９は、不純物領域１０１及びベース領域１０３の底部に接触しつつ、不純物領域１０１の直下からベース領域１０３の直下まで延在しており、不純物領域１０４の直下にまで達している。したがって、エミッタ領域１０５の直下には不純物領域１０９が存在している。
【００８１】
ＰＮＰトランジスタ２１１は、ベース電極２０６と電気的に接続されるｎ型の不純物領域２０１と、ｐ+型のエミッタ領域２０３と、ｐ型のコレクタ領域２０４とを備えている。不純物領域２０１及びコレクタ領域２０４は半導体層３の上面内に互いに離れて形成されており、エミッタ領域２０３は、不純物領域２０１とコレクタ領域２０４との間においてそれらとは離れて半導体層３の上面内に形成されている。不純物領域２０１の上面内にはｎ+型の不純物領域２０２が形成されており、コレクタ領域２０４の上面内にはｐ+型の不純物領域２０５が形成されている。半導体層３において、ＰＮＰトランジスタ２１１が形成されている領域には、半導体層３よりも不純物濃度が高いｎ型の不純物領域２０９が形成されている。不純物領域２０９は、不純物領域２０１の底部に接触しつつ、不純物領域２０１の直下からエミッタ領域２０３の直下まで延在しており、さらにエミッタ領域２０３とコレクタ領域２０４との間の半導体層３の直下にまで延びている。
【００８２】
半導体層３の上面上には、不純物領域７，８，１３，１０２，１０４，２０２，２０５の上面と、エミッタ領域１０５，２０３の上面とを避けて、上述のフィールド酸化膜１０が形成されており、そのうちのソース領域５とドレイン領域６との間の半導体層３上に形成されている部分が、ＭＯＳトランジスタ２０のゲート絶縁膜として機能する。そして、ゲート絶縁膜として機能するフィールド酸化膜１０上には、上面視上で、ソース領域５のドレイン領域６側の端部と、オフセット領域６ａのソース領域５側の端部とを覆うように、ＭＯＳトランジスタ２０の上記ゲート電極１１が形成されている。
【００８３】
半導体層３の上面上には、フィールド酸化膜１０及び素子分離絶縁膜３００を覆って層間絶縁膜３０が形成されている。層間絶縁膜３０は例えばシリコン酸化膜である。層間絶縁膜３０内には、不純物領域８に達するドレイン電極２６と、不純物領域７，１３の両方に達するソース電極２５とが形成されている。また層間絶縁膜３０内には、不純物領域１０２に達するコレクタ電極１０６と、エミッタ領域１０５に達するエミッタ電極１０７と、不純物領域１０４に達するベース電極１０８とが形成されている。また層間絶縁膜３０内には、不純物領域２０２に達するベース電極２０６と、エミッタ領域２０３に達するエミッタ電極２０７と、不純物領域２０５に達するコレクタ電極２０８とが形成されている。そして、ソース電極２５、ドレイン電極２６、コレクタ電極１０６，２０８、エミッタ電極１０７，２０７及びベース電極１０８，２０６のそれぞれは、層間絶縁膜３０を貫通しており、当該層間絶縁膜３０の上面上にも設けられている。
【００８４】
以上のような構造を備える本実施の形態４に係る半導体装置では、実施の形態１と同様に、ＭＯＳトランジスタ２０においては、ソース電極２５とドレイン電極２６との間に所定の電圧が印加されることによって、ソース領域５とドレイン領域６との間には、ソース領域５の方が高電位となるような電圧が印加され、ゲート電極１１には負のゲート電位が印加される。これにより、ソース領域５とドレイン領域６との間の半導体層３にはチャネル層が形成されてＭＯＳトランジスタ２０がオン状態となり、ソース領域５とドレイン領域６との間に電流が流れて、ＭＯＳトランジスタ２０は半導体スイッチとして機能する。
【００８５】
また、半導体層３におけるＮＰＮトランジスタ１１１が形成されている領域と、不純物領域１０１，１０９とは、ＮＰＮトランジスタ１１１のコレクタ領域として機能する。コレクタ電極１０６とエミッタ電極１０７との間には、コレクタ電極１０６の方が高電位となるような電圧が印加され、ベース電極１０８には正のゲート電位が印加される。その結果、コレクタ領域とエミッタ領域１０５との間には、当該コレクタ領域の方が高電位となるような電圧が印加され、ベース領域１０３には正のベース電位が印加される。そうすると、図２３中の矢印ＡＲに示されるように、エミッタ領域１０５から、その直下の方向に向かって電子が移動して、ベース領域１０３を通って当該ベース領域１０３の直下に移動し、その後、不純物領域１０１に向かって進行して到達し、コレクタ電極１０６に達する。これにより、不純物領域１０１、半導体層３及び不純物領域１０９で構成されるコレクタ領域と、エミッタ領域１０５との間に電流が流れて、ＮＰＮトランジスタ１１１は半導体スイッチとして機能する。本実施の形態４では、少なくともエミッタ領域１０５及びベース領域１０３の直下において、半導体層３よりも不純物濃度が高い不純物領域１０９が設けられているため、不純物領域１０１とエミッタ領域１０５との間に流れる電子が通る経路の電気的抵抗を低減することができる。よって、低抵抗のコレクタ領域を有するＮＰＮトランジスタ１１１を実現でき、当該ＮＰＮトランジスタ１１１の出力電流を大きくすることができる。
【００８６】
また、半導体層３においてＰＮＰトランジスタ２１１が形成されている領域と、不純物領域２０１とは、ＰＮＰトランジスタ２１１のベース領域として機能する。エミッタ電極２０７とコレクタ電極２０８との間には、エミッタ電極２０７の方が高電位となるような電圧が印加され、ベース電極２０６には負のベース電位が印加される。その結果、エミッタ領域２０３とコレクタ領域２０４との間には、当該エミッタ領域２０３の方が高電位となるような電圧が印加され、不純物領域２０１と半導体層３とで構成されるベース領域には負のベース電位が印加される。これにより、エミッタ領域２０３とコレクタ領域２０４との間に電流が流れて、ＰＮＰトランジスタ２１１は半導体スイッチとして機能する。
【００８７】
本実施の形態４では、ＭＯＳトランジスタ２０のドレイン領域６の電位と、ＮＰＮトランジスタ１１１のエミッタ領域１０５の電位と、ＰＮＰトランジスタ２１１のコレクタ領域２０４の電位とは、互いに同じ値に設定される。そして、装置特性を安定させるために、ＳＯＩ基板４の裏面の電位、つまり半導体基板１の電位は、ドレイン領域６、エミッタ領域１０５及びコレクタ領域２０４の電位と同じ値に設定される。したがって、上述のように、フィールドプレート効果により、空乏層がソース領域５に向かってあるいはソース領域５とドレイン領域６との間の半導体層３に向かって延びようとするが、半導体層３よりも不純物濃度が高い不純物領域９の存在により当該空乏層は延びにくくなる。したがって、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。また、ＰＮＰトランジスタ２１１においても、空乏層がエミッタ領域２０３に向かって延びようとするが、本実施の形態４では、少なくともエミッタ領域２０３の直下に半導体層３よりも不純物濃度が高い不純物領域２０９が設けられているため、当該空乏層の延びは抑制される。したがって、エミッタ領域２０３とコレクタ領域２０４との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。
【００８８】
なお、本実施の形態４のように、不純物領域２０９は不純物領域２０１と接続される方が好ましい。この場合には、不純物領域２０９の電位は、ベース電極２０６に印加されるベース電位とほぼ等しくなる。通常、ＰＮＰトランジスタ２１１がオフ状態のときには、ベース電位と、エミッタ電極２０７に印加されるエミッタ電位とは同じ値に設定されていることから、ＰＮＰトランジスタ２１１がオフ状態のときには不純物領域２０９の電位はエミッタ領域２０３の電位とほぼ等しくなる。その結果、フィールドプレート効果による空乏層の延びをさらに抑制できる。
【００８９】
次に図２３に示される半導体装置の製造方法について説明する。図２４〜３３は本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、上述の実施の形態２と同様にしてＳＯＩ基板４を形成する。そして図２４に示されるように、所定の開口パターンを有するレジスト５００を半導体層３上に形成し、当該レジスト５００をマスクに用いて、リン等のｎ型の不純物２００を半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは数ＭｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、ｎ型の不純物領域９，１０９，２０９が、半導体層３から露出しないようにその内部に埋め込まれて同時に形成される。その後、レジスト５００を除去する。なお、不純物領域９，１０９，２０９は、後の熱処理工程において拡散される。
【００９０】
次に図２５に示されるように、所定の開口パターンを有するレジスト５１０を半導体層３上に形成し、当該レジスト５１０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは１００ｋｅＶ程度に設定され、注入量は３．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはオフセット領域６ａが選択的に形成される。その後、レジスト５１０を除去する。なお、オフセット領域６ａは、後の熱処理工程において拡散される。
【００９１】
次に図２６に示されるように、半導体層３の上面を選択的に熱酸化してフィールド酸化膜１０を半導体層３の上面上に形成する。このときの熱酸化で、オフセット領域６ａと不純物領域９，１０９，２０９とは拡散される。そして、図２７に示されるように、ＭＯＳトランジスタ２０が形成される領域と、ＮＰＮトランジスタ１１１が形成される領域と、ＰＮＰトランジスタ２１１が形成される領域とを電気的に分離する素子分離絶縁膜３００を半導体層３内に形成する。
【００９２】
次に図２８に示されるように、所定の開口パターンを有するレジスト５２０を半導体層３上に形成し、当該レジスト５２０をマスクに用いて、リン等のｎ型の不純物２００を、露出している半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは６００ｋｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内には不純物領域１２，１０１，２０１が形成される。その後、レジスト５２０を除去する。
【００９３】
次に図２９に示されるように、所定の開口パターンを有するレジスト５３０を半導体層３上に形成し、当該レジスト５３０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは３００ｋｅＶ程度に設定され、注入量は２．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはソース領域５、ドレイン領域６の不純物領域６ｂ、ベース領域１０３及びコレクタ領域２０４が形成される。その後、レジスト５３０を除去し、例えば８００℃で３０分間程度熱処理を行って、ソース領域５、不純物領域６ｂ、ベース領域１０３及びコレクタ領域２０４を拡散させる。
【００９４】
次に図３０に示されるように、フィールド酸化膜１０のうち、ソース領域５とドレイン領域６との間の半導体層３上に位置する領域上に、ＭＯＳトランジスタ２０のゲート電極１１を選択的に形成する。そして、図３１に示されるように、所定の開口パターンを有するレジスト５４０を半導体層３上に形成し、当該レジスト５４０とフィールド酸化膜１０とをマスクに用いて、リン等のｎ型の不純物２００を半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは５０ｋｅＶ程度に設定され、注入量は２．０×１０15ｉｏｎｓ／ｃｍ2程度に設定される。これにより、不純物領域１２，１０１，２０１の上面内には、それぞれ不純物領域１３，１０２，２０２が形成され、ベース領域１０３の上面内にはエミッタ領域１０５が形成される。その後、レジスト５４０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域１３，１０２，２０２及びエミッタ領域１０５を拡散させる。
【００９５】
次に図３２に示されるように、所定の開口パターンを有するレジスト５５０を半導体層３上に形成し、当該レジスト５５０とフィールド酸化膜１０とをマスクに用いて、ボロン等のｐ型の不純物２１０を半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは５０ｋｅＶ程度に設定され、注入量は１．０×１０14ｉｏｎｓ／ｃｍ2程度に設定される。これにより、ドレイン領域６の不純物領域６ｂの上面内には不純物領域８が形成され、ソース領域５の上面内には不純物領域７が形成され、ベース領域１０３の上面内には不純物領域１０４が形成され、半導体層３の上面内にはエミッタ領域２０３が形成され、コレクタ領域２０４の上面内には不純物領域２０５が形成される。その後、レジスト５５０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域７，８，１０４，２０５及びエミッタ領域２０３を拡散させる。
【００９６】
次に、層間絶縁膜３０を全面に形成し、当該層間絶縁膜３０上に所定の開口パターンを有する図示しないレジストを形成する。そして当該レジストをマスクに用いて層間絶縁膜３０をエッチングし、マスクに用いたレジストを除去する。これにより、図３３に示されるように、層間絶縁膜３０内には、それを貫通して、不純物領域８，１０２，１０４，２０２，２０５、及びエミッタ領域１０５，２０３にそれぞれ達する複数のコンタクトホール４３０が形成されるとともに、不純物領域７，１３の両方に達するコンタクトホール４３０が形成される。その後、複数のコンタクトホール４３０のそれぞれを充填する金属膜を全面に形成し、当該金属膜をエッチングする。これにより、ソース電極２５、ドレイン電極２６、コレクタ電極１０６，２０８、エミッタ電極１０７，２０７及びベース電極１０８，２０６が形成され、図２３に示される構造が完成する。
【００９７】
なお、電極と不純物領域との間のコンタクト抵抗を低減するために、不純物領域７，８，１３，１０２，１０４，２０２，２０５及びエミッタ領域１０５，２０３の上面をシリサイド化して、当該上面にコバルトシリサイド等のシリサイドを形成しても良い。
【００９８】
以上のように、本実施の形態４に係る半導体装置の製造方法では、不純物領域９と不純物領域１０９とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタ２０と、低抵抗のコレクタ領域を有するＮＰＮトランジスタ１１１とを形成することができる。
【００９９】
また、実施の形態４では、不純物領域９と不純物領域２０９とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタ２０と、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタ２１１とを形成することができる。
【０１００】
なお本実施の形態４では、実施の形態２と同様に、半導体層３の比較的深いところにｎ型の不純物２００を注入することによって、半導体層３の上面から露出しない不純物領域９，１０９，２０９を当該半導体層３内に形成しているが、実施の形態１のように、半導体層３を部分的に形成した後に、当該半導体層３の上面付近に不純物領域９，１０９，２０９を形成し、その後、エピタキシャル成長等によって半導体層３の残りの部分を形成することによって、半導体層３の上面から露出することなく当該半導体層３内に不純物領域９，１０９，２０９を形成しても良い。
【０１０１】
実施の形態５．
図３４は本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置の構造は、上述の図２３に示される、ＭＯＳトランジスタ２０が形成されている領域の構造とほぼ同一であり、図２３中の当該構造とは、ｐ+型の不純物領域８の替わりにｎ+型の不純物領域を備える点だけが異なっている。
【０１０２】
図３４に示されるように、本実施の形態５に係る半導体装置は、上述のＳＯＩ基板４と、当該ＳＯＩ基板４に形成されたｐチャネル型の絶縁ゲート型バイポーラトランジスタ（以後、「ＩＧＢＴ」と呼ぶ）４２０とを備えている。
【０１０３】
ＩＧＢＴ４２０は、ＳＯＩ基板４の半導体層３に形成されており、ｐ型のエミッタ領域４０５と、不純物領域４０６と、ｎ+型のコレクタ領域４０８とを備えている。エミッタ領域４０５及び不純物領域４０６は、半導体層３の上面内に互いに離れて形成されている。不純物領域４０６はｐ型の不純物領域４０６ｂとｐ-型のオフセット領域４０６ａとから成る。不純物領域４０６ｂは、エミッタ領域４０５と離れて形成されており、オフセット領域４０６ａは、不純物領域４０６ｂのエミッタ領域４０５側の端部からエミッタ領域４０５の方へ延びるように形成されている。コレクタ領域４０８は不純物領域４０６ｂの上面内に形成されている。したがって、コレクタ領域４０８と不純物領域４０６とは接触している。
【０１０４】
エミッタ領域４０５の上面内にはｐ+型の不純物領域４０７が形成されている。半導体層３の上面内にはエミッタ領域４０５と隣接してｎ型の不純物領域４１２が形成されている。不純物領域４１２の上面内にはｎ+型の不純物領域４１３が形成されている。
【０１０５】
半導体層３の上面上には、コレクタ領域４０８及び不純物領域４０７，４１３の上面を避けて、上述のフィールド酸化膜１０が形成されており、そのうちのオフセット領域４０６ａとエミッタ領域４０５との間の半導体層３上に形成されている部分が、ＩＧＢＴ４２０のゲート絶縁膜として機能する。そして、ゲート絶縁膜として機能するフィールド酸化膜１０上には、上面視上で、エミッタ領域４０５の不純物領域４０６側の端部と、オフセット領域４０６ａのエミッタ領域４０５側の端部とを覆うように、ＩＧＢＴ４２０のゲート電極４１１が形成されている。ゲート電極４１１は例えばドープドポリシリコン膜とタングステンシリサイド膜との積層膜である。
【０１０６】
半導体層３の上面上には、フィールド酸化膜１０及びゲート電極４１１を覆って上述の層間絶縁膜３０が形成されている。層間絶縁膜３０内には、コレクタ領域４０８に達するコレクタ電極４２６と、不純物領域４０７，４１３の両方に達するエミッタ電極４２５とが形成されている。エミッタ電極４２５及びコレクタ電極４２６のそれぞれは、層間絶縁膜３０を貫通しており、当該層間絶縁膜３０の上面上にも設けられている。
【０１０７】
本実施の形態５に係る半導体装置は、実施の形態１に係る半導体装置と同様に、半導体層３内に形成され、当該半導体層３よりも不純物濃度が高いｎ型の不純物領域４０９をさらに備えている。
【０１０８】
不純物領域４０９は、エミッタ領域４０５の直下において当該エミッタ領域４０５と接触しつつその底部の全領域に渡って形成されている。更に、不純物領域４０９は、エミッタ領域４０５と不純物領域４０６との間の半導体層３の直下にまで延びており、エミッタ領域４０５と不純物領域４０６との間に形成されるＩＧＢＴ４２０のチャネル領域の直下に存在する。そして、不純物領域４０９の全領域において、不純物濃度のピークの位置４０９ａは、エミッタ領域４０５の最下端４０５ａよりも下方に存在する。
【０１０９】
以上のような構造を備える本実施の形態５に係る半導体装置では、エミッタ電極４２５とコレクタ電極４２６との間に所定の電圧が印加されることによって、エミッタ領域４０５とコレクタ領域４０８との間には、エミッタ領域４０５の方が高電位となるような電圧が印加され、ゲート電極４１１には負のゲート電位が印加される。更に、装置特性を安定させるために、ＳＯＩ基板４の裏面の電位、つまり半導体基板１の電位はコレクタ領域４０８の電位と同じ値に設定される。これにより、エミッタ領域４０５がソースとして、不純物領域４０６がドレインとして機能し、エミッタ領域４０５と不純物領域４０６との間の半導体層３にはチャネル層が形成され、ＩＧＢＴ４２０がオン状態となる。その結果、エミッタ領域４０５とコレクタ領域４０８との間に電流が流れて、ＩＧＢＴ４２０は半導体スイッチとして機能する。
【０１１０】
以上のように、本実施の形態５に係る半導体装置では、半導体層３よりも不純物濃度が高い不純物領域４０９が、エミッタ領域４０５の直下において当該エミッタ領域４０５の底部の全領域に渡って形成されているとともに、エミッタ領域４０５と不純物領域４０６との間の半導体層３の直下に形成されている。そのため、装置特性の安定化のために、コレクタ領域４０８の電位とＳＯＩ基板４の裏面電位とが同電位に設定された場合であっても、空乏層がエミッタ領域４０５まで延びにくくなるとともに、エミッタ領域４０５と不純物領域４０６との間の半導体層３にも延びにくくなる。従って、ソースとして機能するエミッタ領域４０５と、ドレインとして機能する不純物領域４０６との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。
【０１１１】
更に、本実施の形態５では、エミッタ領域４０５と不純物領域４０６との間の半導体層３における上面の直下では、不純物領域４０９の濃度ピークの位置４０９ａがエミッタ領域４０５の最下端４０５ａよりも下方に設定されているためＩＧＢＴ４２０のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、ＩＧＢＴ４２０のしきい値電圧の上昇を抑えることができる。
【０１１２】
なお本実施の形態５では、不純物領域４０９はエミッタ領域４０５の底部と接触するように形成されているが、図３５に示されるように、不純物領域４０９はエミッタ領域４０５とは離れてその最下端４０５ａよりも下方に形成する方が好ましい。この場合には、エミッタ領域４０５と不純物領域４０６との間におけるｎ型不純物濃度の上昇を更に抑制できるため、ＩＧＢＴ４２０のしきい値電圧の上昇を更に抑えることができる。
【０１１３】
また本実施の形態５では、不純物領域４０９は不純物領域４０６の直下にも存在しているが、図３６に示されるように、不純物領域４０９は、不純物領域４０６の直下には位置していない方が好ましい。この場合には、不純物領域４０９と不純物領域４０６との距離を十分に確保することができるため、不純物領域４０９と不純物領域４０６との間の耐圧低下を確実に抑制できる。よって、ＩＧＢＴ４２０の耐圧低下を確実に抑制できる。
【０１１４】
また上述の実施の形態３に係るドライバ回路３５０において、実施の形態１に係る半導体装置を使用する替わりに本実施の形態５に係る半導体装置を使用しても良い。例えば、ドライバ回路３５０が、図３４に示される構造を複数備え、当該複数の構造における複数のｐチャネル型のＩＧＢＴ４２０をｐチャネル型のＭＯＳトランジスタ３０１〜３０３の替わりにそれぞれ使用しても良い。これにより、ディスプレイパネルに対して駆動電圧ＤＶを出力する出力段３１０では、高電圧側のトランジスタとしてＩＧＢＴ４２０が使用される。
【０１１５】
このように、出力段３１０の高電圧側のトランジスタとして、ゲート耐圧が高くかつしきい値電圧が低いＩＧＢＴ４２０を使用することによって、高電圧側のトランジスタに対して高いゲート電圧を与えることができるとともに、当該トランジスタの出力電流を大きくすることができる。したがって、実施の形態３のように出力段３１０の前段の回路から高電圧ＶＨのゲート電圧が出力される場合であっても、当該ゲート電圧を直接高電圧側のトランジスタのゲート端子に与えることができ、ドライバ回路３５０の回路構成を簡素化できるとともに、高電圧側のトランジスタの動作速度を向上できる。なお、ドライバ回路３５０において、ｎチャネル型のＭＯＳトランジスタ３０４〜３０６のそれぞれの替わりにｎチャネル型のＩＧＢＴを使用しても良い。
【０１１６】
また、上述の実施の形態４に係る半導体装置において、ＭＯＳトランジスタ２０が形成されている領域の構造の替わりに本実施の形態５に係る半導体装置を使用し、ＩＧＢＴ４２０と、ＮＰＮトランジスタ１１１と、ＰＮＰトランジスタ２１１とを備える半導体装置を実現しても良い。このような半導体装置は、実施の形態４に係る半導体装置の製造方法とほぼ同様の製造方法で作製することができる。以下に当該半導体装置の製造方法について図３７〜４３を参照して説明する。
【０１１７】
まず、実施の形態４と同様にしてＳＯＩ基板４を形成する。そして、図３７に示されるように、実施の形態４における不純物領域９，１０９，２０９を形成する際の製造方法と同様にｎ型の不純物２００を半導体層３の上面内にイオン注入し、半導体層３から露出しないように当該半導体層３の内部に不純物領域１０９，２０９，４０９を埋め込んで同時に形成する。
【０１１８】
次に、実施の形態４におけるオフセット領域６ａを形成する際の製造方法と同様にしてｐ型の不純物を半導体層３の上面内にイオン注入し、半導体層３の上面内にオフセット領域４０６ａを形成する。その後、実施の形態４に係る製造方法と同様にしてフィールド酸化膜１０を形成する。フィールド酸化膜１０を形成する際の熱酸化で、図３８に示されるように、オフセット領域４０６ａと不純物領域１０９，２０９，４０９とは拡散される。そして、ＩＧＢＴ４２０が形成される領域と、ＮＰＮトランジスタ１１１が形成される領域と、ＰＮＰトランジスタ２１１が形成される領域とを電気的に分離する素子分離絶縁膜３００を半導体層３内に形成する。
【０１１９】
次に、実施の形態４における不純物領域１２，１０１，２０１を形成する際の製造方法と同様にしてｎ型の不純物を半導体層３の上面内にイオン注入し、半導体層３の上面内に不純物領域１０１，２０１，４１２を形成する。そして、実施の形態４におけるソース領域５、不純物領域６ｂ、ベース領域１０３及びコレクタ領域２０４を形成する際の製造方法と同様にｐ型の不純物を半導体層３の上面内にイオン注入し、エミッタ領域４０５、不純物領域４０６ｂ、ベース領域１０３及びコレクタ領域２０４を半導体層３の上面内に形成する。その後、ゲート電極１１と同様にしてゲート電極４１１を形成すると、図３９に示される構造が得られる。
【０１２０】
次に図４０に示されるように、所定の開口パターンを有するレジスト６４０を半導体層３上に形成する。そして、レジスト６４０とフィールド酸化膜１０とをマスクに用いて、実施の形態４における不純物領域１３，１０２，２０２及びエミッタ領域１０５を形成する際のイオン注入条件にて、リン等のｎ型の不純物２００を半導体層３の上面内にイオン注入する。これにより、不純物領域１０１，２０１，４１２の上面内にはそれぞれ不純物領域１０２，２０２，４１３が形成され、不純物領域６ｂの上面内にはコレクタ領域４０８が形成され、ベース領域１０３の上面内にはエミッタ領域１０５が形成される。その後、レジスト６４０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域１０２，２０２，４１３、コレクタ領域４０８及びエミッタ領域１０５を拡散させる。
【０１２１】
次に図４１に示されるように、所定の開口パターンを有するレジスト６５０を半導体層３上に形成する。そして、レジスト６５０とフィールド酸化膜１０とをマスクに用いて、実施の形態４における不純物領域７，８，１０４，２０５及びエミッタ領域２０３を形成する際のイオン注入条件にて、ボロン等のｐ型の不純物２１０を半導体層３の上面内にイオン注入する。これにより、エミッタ領域４０５の上面内には不純物領域４０７が形成され、ベース領域１０３の上面内には不純物領域１０４が形成され、半導体層３の上面内にはエミッタ領域２０３が形成され、コレクタ領域２０４の上面内には不純物領域２０５が形成される。その後、レジスト６５０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域１０４，２０５，４０７及びエミッタ領域２０３を拡散させる。
【０１２２】
その後、層間絶縁膜３０を形成し、当該層間絶縁間膜３０内にコレクタ電極１０６，２０８，４２６、エミッタ電極１０７，２０７，４２５及びベース電極１０８，２０６を形成する。
【０１２３】
以上の製造方法では、ｎ型の不純物を半導体層３内にその上面から導入することによって、不純物領域４０９を半導体層３から露出しないようにその内部に埋め込んで形成している。したがって、実施の形態１の不純物領域９を形成するときと同様に、不純物領域４０９を半導体層３の上面内に一度形成してから、当該半導体層３の上に再度半導体層３を形成して、半導体層３内に不純物領域４０９を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【０１２４】
また、上記の製造方法のように、不純物領域４０９と不純物領域１０９とを同時に形成することによって、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＩＧＢＴ４２０と、低抵抗のコレクタ領域を有するＮＰＮトランジスタ１１１とを形成することができる。
【０１２５】
また、不純物領域４０９と不純物領域２０９とを同時に形成することによって、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＩＧＢＴ４２０と、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタ２１１とを形成することができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】第１の比較対象装置の構造を部分的に示す断面図である。
【図１１】第２の比較対象装置の構造を部分的に示す断面図である。
【図１２】第３の比較対象装置の構造を部分的に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置での電位分布を示す図である。
【図１４】第２の比較対象装置での電位分布を示す図である。
【図１５】ドレイン電位とドレイン電流との関係を示す図である。
【図１６】ゲート電位とドレイン電流との関係を示す図である。
【図１７】本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係るドライバ回路の構成を示す図である。
【図２３】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３５】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図３６】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図３７】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１２７】
１ 半導体基板、２ 絶縁層、３ 半導体層、５ ソース領域、５ａ，３０５ａ 最下端、６ ドレイン領域、９，１０１，１０９，２０１，２０９，４０６，４０９ 不純物領域、９ａ，４０９ａ 濃度ピークの位置、２０ ＭＯＳトランジスタ、１０３ ベース領域、１０５，２０３，４０５ エミッタ領域、１０６ コレクタ電極、１１１ ＮＰＮトランジスタ、２００ ｎ型不純物、２０６ ベース電極、２１１ ＰＮＰトランジスタ、３０３，３０６ ＭＯＳトランジスタ、３１０ 出力段、３５０ ドライバ回路、４０８ コレクタ領域、４２０ 絶縁ゲート型バイポーラトランジスタ。
【技術分野】
【０００１】
本発明は、半導体基板、絶縁層及び半導体層がこの順で積層された基板にトランジスタが形成された半導体装置と、当該半導体装置を備えるドライバ回路と、当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、デバイスの高性能化のために、半導体基板、絶縁層及び半導体層がこの順で積層されたＳＯＩ（Silicon On Insulator）基板にＭＯＳトランジスタを形成する技術が提案されている。例えば、特許文献１には、低電圧で高速動作が可能なＭＯＳトランジスタを有する半導体装置をＳＯＩ基板を利用して実現する技術が開示されている。また特許文献２には、低電圧動作が可能であり、かつリーク電流が少ないＭＯＳトランジスタを有する半導体装置をＳＯＩ基板を利用して実現する技術が開示されている。
【０００３】
【特許文献１】特開平１１−８７７２８号公報
【特許文献２】特開２００３−１９７９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、ＳＯＩ基板にｐチャネル型のＭＯＳトランジスタが形成された従来の半導体装置では、装置特性を安定化するために、ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタのドレイン領域の電位と、ＳＯＩ基板の裏面電位、つまりＳＯＩ基板が有する半導体基板の電位とが同電位に設定されることがある。このとき、ＳＯＩ基板の半導体層には絶縁層を介して電界が印加されるため、フィールドプレート効果により、当該半導体層が空乏化されやすくなる。そのため、ＭＯＳトランジスタのソース領域とドレイン領域との間にパンチスルーが生じやすくなり、それらの間の耐圧が低下することがある。
【０００５】
また、ＳＯＩ基板の半導体層の不純物濃度よりも高い不純物領域を当該半導体層の上面内に設けて、この不純物領域の上面内にソース領域を形成することによって空乏層の延びを抑制する方法も考えられるが、これでは、ＭＯＳトランジスタのチャネル層が形成される領域での不純物濃度が上昇し、ＭＯＳトランジスタのしきい値電圧が上昇してしまう。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体基板、絶縁層及び半導体層がこの順で積層された基板に形成されたトランジスタにおいて、しきい値電圧の上昇を抑制しつつ、耐圧を向上することが可能な半導体技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の第１の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成されたｎ型の半導体層と、前記半導体層に形成されたｐチャネル型のＭＯＳトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の不純物領域とを備え、前記ＭＯＳトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のソース領域及びドレイン領域を有し、前記不純物領域は、少なくとも、前記ソース領域の直下において前記ソース領域の底部の全領域に渡って形成されているとともに前記ソース領域と前記ドレイン領域との間の前記半導体層の直下に形成されており、前記ソース領域と前記ドレイン領域との間の前記半導体層における上面の直下では、前記不純物領域における不純物濃度のピークの位置は、前記ソース領域の最下端よりも下方に設定されている。
【０００８】
また、この発明の第１のドライバ回路は、第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、上述の半導体装置を備え、前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記ＭＯＳトランジスタが使用されている。
【０００９】
また、この発明の第１の半導体装置の製造方法は、上述の半導体装置の製造方法であって、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記半導体層に前記ＭＯＳトランジスタと前記不純物領域とを形成する工程とを備え、前記工程（ｂ）は、（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、（ｂ−２）前記半導体層の上面内に前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域を形成する工程とを有する。
【００１０】
また、この発明の第２の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＮＰＮトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域とをさらに備え、前記ＮＰＮトランジスタは、前記半導体層の上面内に形成されたｐ型のベース領域と、前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第３不純物領域とを有し、前記第２不純物領域は、少なくとも前記エミッタ領域及び前記ベース領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第３不純物領域とを形成する工程とを備える。
【００１１】
また、この発明の第３の半導体装置の製造方法は、上述の半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＰＮＰトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域とをさらに備え、前記ＰＮＰトランジスタは、前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第３不純物領域と、前記半導体層の上面内に形成されたｐ型のコレクタ領域と、前記第３不純物領域と前記コレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域とを有し、前記第２不純物領域は、少なくとも前記エミッタ領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＰＮＰトランジスタの前記第３不純物領域、前記コレクタ領域及び前記エミッタ領域とを形成する工程とを備える。
【００１２】
また、この発明の第２の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成されたｎ型の半導体層と、前記半導体層に形成されたｐチャネル型の絶縁ゲート型バイポーラトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第１不純物領域とを備え、前記絶縁ゲート型バイポーラトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のエミッタ領域及びｐ型の第２不純物領域と、前記第２不純物領域と接触して前記半導体層内に形成されたｎ型のコレクタ領域とを有し、前記第１不純物領域は、少なくとも、前記エミッタ領域の直下において前記エミッタ領域の底部の全領域に渡って形成されているとともに前記エミッタ領域と前記第２不純物領域との間の前記半導体層の直下に形成されており、前記エミッタ領域と前記第２不純物領域との間の前記半導体層における上面の直下では、前記第１不純物領域における不純物濃度のピークの位置は、前記エミッタ領域の最下端よりも下方に設定されている。
【００１３】
また、この発明の第２のドライバ回路は、第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置を備え、前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記絶縁ゲート型バイポーラトランジスタが使用されている。
【００１４】
また、この発明の第４の半導体装置の製造方法は、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置の製造方法であって、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記半導体層に前記絶縁ゲート型バイポーラトランジスタと前記第１不純物領域とを形成する工程とを備え、前記工程（ｂ）は、（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記第１不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、（ｂ−２）前記半導体層の上面内に前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域を形成する工程とを有する。
【００１５】
また、この発明の第５の半導体装置の製造方法は、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＮＰＮトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域とをさらに備え、前記ＮＰＮトランジスタは、前記半導体層の上面内に形成されたｐ型のベース領域と、前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第４不純物領域とを有し、前記第３不純物領域は、少なくとも前記ＮＰＮトランジスタの前記エミッタ領域及び前記ベース領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第４不純物領域とを形成する工程とを備える。
【００１６】
また、この発明の第６の半導体装置の製造方法は、上述の絶縁ゲート型バイポーラトランジスタを有する半導体装置の製造方法であって、前記半導体装置は、前記半導体層に形成されたＰＮＰトランジスタと、前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域とをさらに備え、前記ＰＮＰトランジスタは、前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第４不純物領域と、前記半導体層の上面内に形成されたｐ型のコレクタ領域と、前記第４不純物領域と前記ｐ型のコレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域とを有し、前記第３不純物領域は、少なくとも前記ＰＮＰトランジスタの前記エミッタ領域の直下に設けられており、（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＰＮＰトランジスタの前記第４不純物領域、前記ｐ型のコレクタ領域及び前記エミッタ領域とを形成する工程とを備える。
【発明の効果】
【００１７】
この発明の第１の半導体装置によれば、半導体層よりも不純物濃度が高い不純物領域が、ソース領域の直下において当該ソース領域の底部の全領域に渡って形成されているとともに、ソース領域とドレイン領域との間の半導体層の直下に形成されている。そのため、装置特性の安定化を図るために、ドレイン領域の電位と半導体基板の電位とが同電位に設定された場合であっても、空乏層がソース領域まで延びにくくなるとともに、ソース領域とドレイン領域との間の半導体層にも延びにくくなる。従って、ソース領域とドレイン領域との間のパンチスルーの発生を抑制でき、それらの間の耐圧が向上する。
【００１８】
更に、ソース領域とドレイン領域との間の半導体層における上面の直下では、不純物領域における不純物濃度のピークの位置がソース領域の最下端よりも下方に設定されているため、ソース領域とドレイン領域との間のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、ＭＯＳトランジスタのしきい値電圧の上昇を抑えることができる。
【００１９】
また、この発明の第１及び第２のドライバ回路によれば、出力段の高電圧側のトランジスタとして、ゲート耐圧が高くかつしきい値電圧が低いトランジスタを使用しているため、当該高電圧側のトランジスタには高いゲート電圧を与えることができるとともに、当該高電圧側のトランジスタの出力電流を大きくすることができる。したがって、出力段の前段の回路から高電圧のゲート電圧が出力される場合であっても、当該ゲート電圧を直接出力段における高電圧側のトランジスタのゲート端子に与えることができ、本ドライバ回路の回路構成を簡素化できるとともに、当該高電圧側のトランジスタの動作速度を向上できる。
【００２０】
また、この発明の第１の半導体装置の製造方法によれば、不純物領域は、ｎ型の不純物を半導体層内にその上面から導入することによって、半導体層から露出しないようにその内部に埋め込んで形成される。そのため、不純物領域を半導体層の上面内に一度形成してから、当該半導体層の上に再度半導体層を形成して、半導体層内に不純物領域を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【００２１】
また、この発明の第２の半導体装置の製造方法によれば、不純物領域と第２不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタと、低抵抗のコレクタ領域を有するＮＰＮトランジスタとを形成することができる。
【００２２】
また、この発明の第３の半導体装置の製造方法によれば、不純物領域と第２不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタと、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタとを形成することができる。
【００２３】
また、この発明の第２の半導体装置によれば、半導体層よりも不純物濃度が高い第１不純物領域が、エミッタ領域の直下において当該エミッタ領域の底部の全領域に渡って形成されているとともに、エミッタ領域と第２不純物領域との間の半導体層の直下に形成されている。そのため、装置特性の安定化を図るために、コレクタ領域の電位と半導体基板の電位とが同電位に設定された場合であっても、空乏層がエミッタ領域まで延びにくくなるとともに、エミッタ領域と第２不純物領域との間の半導体層にも延びにくくなる。従って、エミッタ領域と第２不純物領域との間のパンチスルーの発生を抑制でき、それらの間の耐圧が向上する。
【００２４】
更に、エミッタ領域と第２不純物領域との間の半導体層における上面の直下では、第１不純物領域における不純物濃度のピークの位置がエミッタ領域の最下端よりも下方に設定されているため、エミッタ領域と第２不純物領域との間のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、絶縁ゲート型バイポーラトランジスタのしきい値電圧の上昇を抑えることができる。
【００２５】
また、この発明の第４の半導体装置の製造方法によれば、第１不純物領域は、ｎ型の不純物を半導体層内にその上面から導入することによって、半導体層から露出しないようにその内部に埋め込んで形成される。そのため、第１不純物領域を半導体層の上面内に一度形成してから、当該半導体層の上に再度半導体層を形成して、半導体層内に第１不純物領域を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【００２６】
また、この発明の第５の半導体装置の製造方法によれば、第１不純物領域と第３不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低い絶縁ゲート型バイポーラトランジスタと、低抵抗のコレクタ領域を有するＮＰＮトランジスタとを形成することができる。
【００２７】
また、この発明の第６の半導体装置の製造方法によれば、第１不純物領域と第３不純物領域とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低い絶縁ゲート型バイポーラトランジスタと、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタとを形成することができる。
【発明を実施するための最良の形態】
【００２８】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。図１に示されるように、本実施の形態１に係る半導体装置は、ＳＯＩ基板４と、当該ＳＯＩ基板４に形成されたｐチャネル型のＭＯＳトランジスタ２０とを備えている。ＳＯＩ基板４は、半導体基板１と、当該半導体基板１上に形成された絶縁層２と、当該絶縁層２上に形成されたｎ-型の半導体層３とを有している。半導体基板１は例えばシリコン基板であり、絶縁層２は例えばシリコン酸化膜であり、半導体層３は例えばシリコン層である。
【００２９】
ＭＯＳトランジスタ２０はＳＯＩ基板４の半導体層３に形成されており、ｐ型のソース領域５及びドレイン領域６を備えている。ソース領域５及びドレイン領域６は、半導体層３の上面内に互いに離れて形成されている。ドレイン領域６は、ｐ型のオフセット領域６ａとｐ型の不純物領域６ｂとから成る。不純物領域６ｂは、ソース領域５と離れて形成されており、オフセット領域６ａは、不純物領域６ｂのソース領域５側の端部からソース領域５の方へ延びるように形成されている。
【００３０】
ソース領域５の上面内にはｐ+型の不純物領域７が形成され、ドレイン領域６における不純物領域６ｂの上面内にはｐ+型の不純物領域８が形成されている。不純物領域７，８上には、ともに図示しないソース電極及びドレイン電極がそれぞれ形成されている。
【００３１】
半導体層３の上面上には、不純物領域７，８の上面を避けて、フィールド酸化膜１０が形成されており、そのうちのソース領域５とドレイン領域６との間の半導体層３上に形成されている部分が、ＭＯＳトランジスタ２０のゲート絶縁膜として機能する。そして、ゲート絶縁膜として機能するフィールド酸化膜１０上には、上面視上で、ソース領域５のドレイン領域６側の端部と、オフセット領域６ａのソース領域５側の端部とを覆うように、ＭＯＳトランジスタ２０のゲート電極１１が形成されている。フィールド酸化膜１０は例えば膜厚２００ｎｍ以上のシリコン酸化膜であって、ゲート電極１１は例えばドープドポリシリコン膜とタングステンシリサイド膜との積層膜である。
【００３２】
本実施の形態１に係る半導体装置は、半導体層３内に形成され、当該半導体層３よりも不純物濃度が高いｎ型の不純物領域９を更に備えている。不純物領域９は、ソース領域５の直下において当該ソース領域５と離れてその底部の全領域に渡って形成されている。言い換えれば、不純物領域９は、下面視において、ソース領域５の底部の全領域を覆うように形成されている。更に、不純物領域９は、ソース領域５とドレイン領域６との間の半導体層３の直下にまで延びており、ソース領域５とドレイン領域６との間に形成されるＭＯＳトランジスタ２０のチャネル領域の直下に存在する。従って、不純物領域９の全領域において、不純物濃度のピークの位置９ａ（以後、「濃度ピーク位置９ａ」と呼ぶ）は、ソース領域５の最下端５ａよりも下方に存在する。
【００３３】
以上のような構造を備える本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間には、ソース領域５の方が高電位となるような電圧が印加され、ゲート電極１１には負のゲート電位が印加される。更に、装置特性を安定させるために、ＳＯＩ基板４の裏面の電位、つまり半導体基板１の電位はドレイン領域６の電位と同じ値に設定される。これにより、ソース領域５とドレイン領域６との間の半導体層３にはチャネル層が形成されてＭＯＳトランジスタ２０がオン状態となり、ソース領域５とドレイン領域６との間に電流が流れて、ＭＯＳトランジスタ２０は半導体スイッチとして機能する。
【００３４】
また、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のゲート絶縁膜として機能するフィールド酸化膜１０の膜厚が２００ｎｍ以上に設定されているため、ゲート電極１１には、絶対値が１００Ｖ以上の高電位を印加することが可能である。従って、本実施の形態１に係る半導体装置は、例えば、プラズマディスプレイパネル（ＰＤＰ）でのスキャンドライバＩＣで使用することができる。
【００３５】
次に、図１に示される本実施の形態１に係る半導体装置の製造方法について説明する。図２〜９は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図２に示されるように、まずＳＯＩ基板４を形成する。ここでのＳＯＩ基板４の半導体層３の厚みは、完成後の半導体層３の厚みの半分とする。本例では、完成後の半導体層３の厚みは例えば５μｍに設定されるため、ここでの半導体層３の厚みを２．５μｍに設定する。また、半導体層３の不純物濃度は、例えば２．０×１０15ｉｏｎｓ／ｃｍ3に設定されている。
【００３６】
次に図３に示されるように、所定の開口パターンを有するレジスト１００を半導体層３上に形成する。そして、レジスト１００をマスクに用いて、リン等のｎ型の不純物２００を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１００を除去する。このとき、例えば、注入エネルギーは５０ｋｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内には不純物領域９が選択的に形成される。なお、この不純物領域９は、後の熱処理工程において拡散される。
【００３７】
次に図４に示されるように、エピタキシャル成長法を用いて半導体層３の厚みを５．０μｍまで厚くする。これにより、不純物領域９は半導体層３の上面から露出することなく当該半導体層３内に埋め込まれる。その後、図５に示されるように、所定の開口パターンを有するレジスト１１０を半導体層３上に形成する。そして、レジスト１１０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１１０を除去する。このとき、例えば、注入エネルギーは１００ｋｅＶ程度に設定され、注入量は３．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはオフセット領域６ａが選択的に形成される。なお、このオフセット領域６ａは、後の熱処理工程において拡散される。
【００３８】
次に図６に示されるように、半導体層３の上面を選択的に熱酸化して、ＭＯＳトランジスタ２０のゲート絶縁膜としても機能するフィールド酸化膜１０を半導体層３の上面上に形成する。このとき、フィールド酸化膜１０の膜厚は例えば５００ｎｍ程度に設定される。また、このときの熱酸化で、オフセット領域６ａと不純物領域９とは拡散され、これによりオフセット領域６ａと不純物領域９とは完成する。なお、拡散後の不純物領域９の不純物濃度は５．０×１０16／ｃｍ3程度となり、半導体層３の不純物濃度よりも高くなる。
【００３９】
次に図７に示されるように、所定の開口パターンを有するレジスト１２０をフィールド酸化膜１０上に形成する。そして、レジスト１２０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１２０を除去する。このとき、例えば、注入エネルギーは３００ｋｅＶ程度に設定され、注入量は２．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはソース領域５とドレイン領域６の不純物領域６ｂとが選択的に形成される。その後、例えば８００℃で３０分間程度熱処理を行うことによって、図８に示されるように、ソース領域５と不純物領域６ｂが拡散して完成する。
【００４０】
次に図９に示されるように、フィールド酸化膜１０のうち、ソース領域５とドレイン領域６との間の半導体層３上に位置する領域上に、ＭＯＳトランジスタ２０のゲート電極１１を選択的に形成する。そして、ボロン等のｐ型の不純物を半導体層３の上面内にイオン注入して、ソース領域５の上面内に不純物領域７を、ドレイン領域６における不純物領域６ｂの上面内に不純物領域８をそれぞれ形成する。このときの注入エネルギーは例えば５０ｋｅＶ程度に設定され、注入量は例えば１．０×１０14ｉｏｎｓ／ｃｍ2程度に設定される。その後、８００℃程度で熱処理を行って不純物領域７，８を拡散し、図示しない層間絶縁膜、ドレイン電極、ソース電極、メタル配線等を形成する。これにより、図１に示される半導体装置が完成する。
【００４１】
以上のように、本実施の形態１に係る半導体装置は、半導体層３よりも不純物濃度が高い不純物領域９が、ソース領域５の直下において当該ソース領域５の底部の全領域に渡って形成されているとともに、ソース領域５とドレイン領域６との間の半導体層３の直下に形成されている。そのため、装置特性の安定化のために、ドレイン領域６の電位とＳＯＩ基板４の裏面電位とが同電位に設定された場合であっても、空乏層がソース領域５まで延びにくくなるとともに、ソース領域５とドレイン領域６との間の半導体層３にも延びにくくなる。従って、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。
【００４２】
更に、本実施の形態１では、ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域９の濃度ピーク位置９ａがソース領域５の最下端５ａよりも下方に設定されているため、ＭＯＳトランジスタ２０のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、ＭＯＳトランジスタ２０のしきい値電圧の上昇を抑えることができる。
【００４３】
次に、図１０〜１２に示される半導体装置と比較しながら、本実施の形態１に係る半導体装置の電気的特性について詳細に説明する。なお、図１０〜１２に示される装置を、それぞれ第１の比較対象装置、第２の比較対象装置、及び第３の比較対象装置と呼ぶ。
【００４４】
図１０に示されるように、第１の比較対象装置は、本実施の形態１に係る半導体装置において、ＳＯＩ基板４の替わりにｐ-型の半導体基板２１を備え、かつ不純物領域９が形成されていないものであって、ＭＯＳトランジスタ２０は半導体基板２１に形成されている。半導体基板２１の上面内にはｎ-型の不純物領域２３が形成されており、ＭＯＳトランジスタ２０のソース領域５及びドレイン領域６はこの不純物領域２３の上面内に形成されている。また、不純物領域２３の底部にはｎ+型の埋め込み不純物領域２２が形成されている。
【００４５】
図１１に示されるように、第２の比較対象装置は、本実施の形態１に係る半導体装置において不純物領域９が形成されていないものである。
【００４６】
図１２に示されるように、第３の比較対象装置は、第２の比較対象装置において、半導体層３よりも不純物濃度が高いｎ型の不純物領域１９を更に備えるものである。不純物領域１９は、半導体層３の上面内に形成されており、ソース領域５は不純物領域１９の上面内に形成されている。そして、ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域１９における不純物濃度のピークの位置１９ａがソース領域５の最下端５ａよりも上方に設定されている。つまり、ソース領域５とドレイン領域６との間には、不純物領域１９における不純物濃度のピークが存在している。
【００４７】
図１３，１４は、本実施の形態１に係る半導体装置及び第２の比較対象装置での電位分布をそれぞれ示す断面図である。図１３，１４では、ＭＯＳトランジスタ２０のソース領域５及びドレイン領域６にそれぞれ接地電位及び負の電位を印加し、更にドレイン領域６の電位とＳＯＩ基板４の裏面電位とを同電位に設定した際の電位分布を示している。なお、図１３，１４では、図１，１１では図示されていないソース電極２５、ドレイン電極２６及び層間絶縁膜３０を図示している。また、図１３，１４では、構成要素間の寸法比率を変更して図１，１１に示される装置をそれぞれ示している。
【００４８】
図１３の等電位線５０に示されるように、本実施の形態１に係る半導体装置では、ドレイン領域６のソース領域５側の端部付近で電界が集中している。これは、不純物領域９を設けることによって空乏層の延びが抑制され、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が十分に確保されているためである。
【００４９】
一方、第２の比較対象装置では、図１４の等電位線５１に示されるように、ドレイン領域６のソース領域５側の端部付近ではあまり電界が集中していない。これは、フィールドプレート効果により、ソース領域５とドレイン領域６との間の半導体層３が空乏化されて空乏層がソース領域５まで到達し、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間にパンチスルーが生じているためである。
【００５０】
このように、図１３，１４に示される電位分布からも、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が向上していることが理解できる。
【００５１】
図１５は、ＭＯＳトランジスタ２０におけるドレイン電位Ｖｄとドレイン電流Ｉｄとの関係を示す図であって、図１６は、ＭＯＳトランジスタ２０におけるゲート電位Ｖｇとドレイン電流Ｉｄとの関係を示す図である。図１５，１６中の黒丸印は第１の比較対象装置のデータを示しており、黒三角印は第２の比較対象装置のデータを示しており、白丸印は第３の比較対象装置のデータを示しており、バツ印は本実施の形態１に係る半導体装置のデータを示している。
【００５２】
図１５に示されるように、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧は、第１の比較対象装置では約７５Ｖ、第２の比較対象装置では約２５Ｖ、第３の比較対象装置では約１５０Ｖであるが、本実施の形態１に係る半導体装置では約１８０Ｖである。従って、この実験結果からも、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が向上していることが理解できる。
【００５３】
また、図１６に示されるように、第３の比較対象装置では、不純物領域１９を設けたことによりＭＯＳトランジスタ２０のチャネル層が形成される領域のｎ型不純物濃度が高くなり、ＭＯＳトランジスタ２０のしきい値電圧が約３０Ｖとなっているが、本実施の形態１に係る半導体装置でのしきい値電圧は、第１及び第２の比較対象装置と同等であり、約５Ｖとなっている。
【００５４】
以上のように、本実施の形態１に係る半導体装置では、ＭＯＳトランジスタ２０のしきい値電圧の上昇を抑えつつ、ソース・ドレイン間の耐圧を向上することができるため、本半導体装置は、ＰＤＰのスキャンドライバＩＣのように、ソース・ドレイン間に高い耐圧が要求され、ＭＯＳトランジスタのしきい値電圧もできるだけ低い値であることが要求される回路に好適である。
【００５５】
なお、図１７に示されるように、不純物領域９は、ドレイン領域６の直下には形成されていない方が望ましい。言い換えれば、不純物領域９は、平面視上において、ドレイン領域６と重なって形成されていないことが望ましい。
【００５６】
ソース領域５にドレイン領域６よりも高い電位が印加されると、不純物領域９にもドレイン領域６よりも高い電位が印加される。そのため、ｎ型の不純物領域９と、ｐ型のドレイン領域６との間には逆電圧が印加される。従って、図１８に示されるように、不純物領域９がドレイン領域６の直下にまで延びている場合には、不純物領域９とドレイン領域６との距離が比較的近くなり、不純物領域９とドレイン領域６との間の耐圧が低下し、その結果、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧が低下する可能性がある。
【００５７】
図１７に示されるように、不純物領域９がドレイン領域６の直下には形成されていない場合には、不純物領域９とドレイン領域６との距離を十分に確保することができ、不純物領域９とドレイン領域６との間の耐圧低下を確実に抑制できる。よって、ＭＯＳトランジスタ２０のソース・ドレイン間の耐圧の低下も確実に抑制できる。
【００５８】
また、本実施の形態１に係る半導体装置では、不純物領域９は、ソース領域５とは離れてその最下端５ａよりも下方に位置しているが、必ずしもその必要は無い。例えば、不純物領域９が図１よりも上方に位置し、ソース領域５の底部が不純物領域９によって取り囲まれてソース領域５とドレイン領域６との間の半導体層３にも不純物領域９が存在する場合であっても、ソース領域５とドレイン領域６との間の半導体層３における上面の直下において、不純物領域９の濃度ピーク位置９ａがソース領域５の最下端５ａよりも下方に設定されていれば、第３の比較対象装置よりもＭＯＳトランジスタ２０のしきい値電圧の上昇を抑制できる。ただし、本実施の形態１のように、不純物領域９を、ソース領域５とは離れてその最下端５ａよりも下方に形成した場合には、ソース領域５とドレイン領域６の間におけるｎ型不純物濃度の上昇を更に抑制できるため、ＭＯＳトランジスタ２０のしきい値電圧の上昇を更に抑えることができる。
【００５９】
実施の形態２．
図１９〜２１は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置の製造方法は、図１に示される半導体装置を、実施の形態１に係る製造方法とは異なる方法で製造するものである。
【００６０】
図１９に示されるように、まずＳＯＩ基板４を形成する。ここでのＳＯＩ基板４の半導体層３の厚みは、実施の形態１とは異なり、完成後の半導体層３の厚みと同じに設定され、例えば５μｍに設定される。また、半導体層３の不純物濃度は、実施の形態１と同様に、例えば２×１０15ｉｏｎｓ／ｃｍ3に設定される。
【００６１】
次に図２０に示されるように、所定の開口パターンを有するレジスト１５０を半導体層３上に形成する。そして、レジスト１５０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１５０を除去する。このとき、例えば、注入エネルギーは１００ｋｅＶ程度に設定され、注入量は３．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはオフセット領域６ａが選択的に形成される。なお、このオフセット領域６ａは、実施の形態１と同様に、後の熱処理工程において拡散される。
【００６２】
次に図２１に示されるように、所定の開口パターンを有するレジスト１６０を半導体層３上に形成する。そして、レジスト１６０をマスクに用いて、リン等のｎ型の不純物２００を、露出している半導体層３の上面内にイオン注入して、マスクに用いたレジスト１６０を除去する。このとき、例えば、注入エネルギーは数ＭｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2に設定される。これにより、不純物領域９が、半導体層３から露出しないようにその内部に埋め込まれて形成される。また、後の工程で形成されるソース領域５の拡散深さと、不純物領域９の拡散量とを考慮して、不純物領域９の濃度ピーク位置９ａを、半導体層３の上面から０．５μｍ以上深い位置に設定する。
【００６３】
次に、実施の形態１と同様にして、半導体層３の上面を選択的に熱酸化してフィールド酸化膜１０を半導体層３の上面上に形成する。これにより、オフセット領域６ａ及び不純物領域９が拡散して、図６に示される構造が得られる。
【００６４】
次に、実施の形態１と同様にして、ソース領域５及びドレイン領域６を形成し（図７，８参照）、更にゲート電極１１を形成する（図９参照）。そして、不純物領域７，８、層間絶縁膜及びドレイン電極等を形成することにより、図１に示される半導体装置が完成する。
【００６５】
なお、本実施の形態２では、オフセット領域６ａを形成した後に不純物領域９を形成したが、それとは逆に、不純物領域９を形成した後にオフセット領域６ａを形成しても良い。
【００６６】
以上のように、本実施の形態２に係る半導体装置の製造方法では、不純物領域９は、ｎ型の不純物を半導体層３内にその上面から導入することによって、半導体層３から露出しないようにその内部に埋め込んで形成される。そのため、実施の形態１のように、不純物領域９を半導体層３の上面内に一度形成してから（図３参照）、当該半導体層３の上に再度半導体層３を形成して（図４参照）、半導体層３内に不純物領域９を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【００６７】
実施の形態３．
図２２は、上述の実施の形態１に係る半導体装置を使用したドライバ回路３５０の構成を示す図である。本実施の形態３に係るドライバ回路３５０は、図示しないＰＤＰ等のディスプレイパネルに対して駆動電圧ＤＶを出力して、当該ディスプレイパネルを駆動する。
【００６８】
図２２に示されるように、ドライバ回路３５０は、ｐチャネル型のＭＯＳトランジスタ３０１〜３０３と、ｎチャネル型のＭＯＳトランジスタ３０４〜３０６と、ロジック回路３０７とを備えている。ドライバ回路３５０は、図１に示される構造を複数備えており、当該複数の構造における複数のＭＯＳトランジスタ２０が、それぞれＭＯＳトランジスタ３０１〜３０３に使用されている。つまり、ＭＯＳトランジスタ３０１〜３０３のそれぞれは、上述のＳＯＩ基板４の半導体層３に形成されており、上述のソース領域５及びドレイン領域６を備えている。そして、ＭＯＳトランジスタ３０１〜３０３が形成されている半導体層３内には、ＭＯＳトランジスタ３０１〜３０３のそれぞれに対応して上述の不純物領域９が形成されている。したがって、ＭＯＳトランジスタ３０１〜３０３のそれぞれでは、ゲート耐圧が高い構造でもしきい値電圧が低く、ソース領域５とドレイン領域６との間のパンチスルーの発生が抑制される。
【００６９】
一方で、ｎチャネル型のＭＯＳトランジスタ３０４〜３０６のそれぞれは、ＤＭＯＳ（Double diffused MOS）トランジスタであって、例えば、ＭＯＳトランジスタ３０１〜３０３とともにＳＯＩ基板４の半導体層３に形成されている。
【００７０】
ＭＯＳトランジスタ３０１〜３０３のそれぞれのソース端子には、６０Ｖ以上の高電圧ＶＨが印加され、ＭＯＳトランジスタ３０４〜３０６のそれぞれのソース端子には高電圧ＶＨよりも低い接地電圧ＧＮＤが印加される。ＭＯＳトランジスタ３０１のドレイン端子と、ＭＯＳトランジスタ３０２，３０３のゲート端子と、ＭＯＳトランジスタ３０４のドレイン端子とは互いに接続されており、ＭＯＳトランジスタ３０１のゲート端子と、ＭＯＳトランジスタ３０２のドレイン端子と、ＭＯＳトランジスタ３０５のドレイン端子とは互いに接続されている。またＭＯＳトランジスタ３０３のドレイン端子と、ＭＯＳトランジスタ３０６のドレイン端子とは互いに接続されている。そして、ロジック回路３０７は、ＭＯＳトランジスタ３０４〜３０６のゲート端子のそれぞれに制御電圧を出力し、ＭＯＳトランジスタ３０４〜３０６のそれぞれのオン／オフを個別に制御する。
【００７１】
以上のような構成を成すドライバ回路３５０では、高電圧ＶＨと接地電圧ＧＮＤとの間でトーテムポール接続されたＭＯＳトランジスタ３０３，３０６で出力段３１０が構成されており、当該出力段３１０におけるＭＯＳトランジスタ３０３，３０６のドレイン端子の電圧が駆動電圧ＤＶとしてディスプレイパネルに出力され、当該ディスプレイパネルが駆動電圧ＤＶによって駆動される。以下に、本ドライバ回路３５０の動作について詳細に説明する。
【００７２】
ＭＯＳトランジスタ３０４〜３０６のゲート端子に、それぞれＬｏｗレベル、Ｈｉｇｈレベル及びＨｉｇｈレベルの信号がロジック回路３０７から入力されると、ＭＯＳトランジスタ３０４〜３０６は、それぞれオフ状態、オン状態及びオン状態となる。そうすると、ＭＯＳトランジスタ３０２，３０５のドレイン端子の電圧Ａは接地電圧ＧＮＤとなり、ＭＯＳトランジスタ３０１がオン状態となる。その結果、ＭＯＳトランジスタ３０１，３０４のドレイン端子の電圧Ｂは高電圧ＶＨとなり、ＭＯＳトランジスタ３０２がオフ状態となる。電圧Ｂが高電圧ＶＨとなると、出力段３１０の高電圧側のＭＯＳトランジスタ３０３はオフ状態となる。したがって、ＭＯＳトランジスタ３０３，３０６のドレイン端子の電圧が接地電圧ＧＮＤとなり、０Ｖの駆動電圧ＤＶが例えばＰＤＰにおけるアドレス電極や維持放電電極に印加される。
【００７３】
一方で、ＭＯＳトランジスタ３０４〜３０６のゲート端子に、それぞれＨｉｇｈレベル、Ｌｏｗレベル及びＬｏｗレベルの信号がロジック回路３０７から入力されると、ＭＯＳトランジスタ３０４〜３０６は、それぞれオン状態、オフ状態及びオフ状態となる。そうすると、ＭＯＳトランジスタ３０１，３０４のドレイン端子の電圧Ｂは接地電圧ＧＮＤとなり、ＭＯＳトランジスタ３０２はオン状態となる。その結果、ＭＯＳトランジスタ３０２，３０５のドレイン端子の電圧Ａは高電圧ＶＨとなり、ＭＯＳトランジスタ３０１がオフ状態となる。電圧Ｂが接地電圧ＧＮＤとなると、出力段３１０の高電圧側のＭＯＳトランジスタ３０３はオン状態となる。したがって、ＭＯＳトランジスタ３０３，３０６のドレイン端子の電圧が高電圧ＶＨとなり、６０Ｖ以上の駆動電圧ＤＶが例えばＰＤＰにおけるアドレス電極や維持放電電極に印加される。
【００７４】
以上のように、本実施の形態３に係るドライバ回路３５０では、出力段３１０の高電圧側のＭＯＳトランジスタ３０３には、ゲート耐圧が高くかつしきい値電圧の低いＭＯＳトランジスタ２０が使用されている。
【００７５】
一方で、本実施の形態３とは異なり、出力段３１０の高電圧側のＭＯＳトランジスタ３０３に、一般的にゲート耐圧があまり高くないＤＭＯＳトランジスタを使用した場合には、通常、ＭＯＳトランジスタ３０３のゲート端子には、出力段３１０の前段の回路から出力される６０Ｖ以上の高電圧ＶＨを直接印加することはできない。したがって、この場合には、ＭＯＳトランジスタ３０３におけるゲート端子とドレイン端子との間にクランプダイオードを挿入する必要があり、回路構成が複雑となる。
【００７６】
また、本実施の形態３とは異なり、ドライバ回路３５０が図１２に示される構造を有し、ＭＯＳトランジスタ３０３に図１２に示されるＭＯＳトランジスタ２０を使用した場合には、ＭＯＳトランジスタ３０３の耐圧は向上するものの、そのしきい値電圧が高いため、ＭＯＳトランジスタ３０３の出力電流を大きくすることが困難である。したがって、図１２に示されるＭＯＳトランジスタ２０は、ディスプレイパネルに高電圧ＶＨを出力する出力段３１０のＭＯＳトランジスタ３０３としては適していない。
【００７７】
本実施の形態３では、上述のように、出力段３１０の高電圧側のＭＯＳトランジスタ３０３として、ゲート耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタ２０を使用しているため、ＭＯＳトランジスタ３０３には高いゲート電圧を与えることができるとともに、ＭＯＳトランジスタ３０３の出力電流を大きくすることができる。したがって、本実施の形態３のように、出力段３１０の前段の回路から高電圧ＶＨのゲート電圧が出力される場合であっても、当該ゲート電圧を直接ＭＯＳトランジスタ３０３のゲート端子に与えることができ、ドライバ回路３５０の回路構成を簡素化できるとともに、ＭＯＳトランジスタ３０３の動作速度を向上できる。
【００７８】
実施の形態４．
図２３は本発明の実施の形態４に係る半導体装置の構造を示す断面図である。図２３に示されるように、本実施の形態４に係る半導体装置は、上述のＳＯＩ基板４を備えている。ＳＯＩ基板４の半導体層３には、上述のｐチャネル型のＭＯＳトランジスタ２０と、ＮＰＮトランジスタ１１１と、ＰＮＰトランジスタ２１１とが形成されている。半導体層３には、それを貫通して素子分離絶縁膜３００が形成されており、当該素子分離絶縁膜３００によって、半導体層３では、ＭＯＳトランジスタ２０が形成されている領域と、ＮＰＮトランジスタ１１１が形成されている領域と、ＰＮＰトランジスタ２１１が形成されている領域とが電気的に分離されている。素子分離絶縁膜３００は例えばシリコン酸化膜から成る。
【００７９】
実施の形態１と同様に、ＭＯＳトランジスタ２０では、ソース領域５の上面内にはｐ+型の不純物領域７が形成され、ドレイン領域６における不純物領域６ｂの上面内にはｐ+型の不純物領域８が形成されている。本実施の形態４に係るドレイン領域６のオフセット領域６ａはｐ-型の不純物領域である。半導体層３の上面内にはソース領域５と隣接してｎ型の不純物領域１２が形成されており、当該不純物領域１２の上面内にはｎ+型の不純物領域１３が形成されている。半導体層３において、ＭＯＳトランジスタ２０が形成されている領域には、上述の不純物領域９が形成されている。本実施の形態４に係る不純物領域９は、ソース領域５及び不純物領域１２の直下においてそれらの底部に接触しつつ当該底部の全領域に渡って形成されている。さらに、本実施の形態４に係る不純物領域９は、ソース領域５とドレイン領域６との間の半導体層３の直下にまで延びており、ソース領域５とドレイン領域６との間に形成されるＭＯＳトランジスタ２０のチャネル領域の直下に存在している。そして、実施の形態１と同様に、ソース領域５とドレイン領域６との間の半導体層３における上面の直下では、不純物領域９における不純物濃度のピークの位置は、ソース領域５の最下端よりも下方に設定されている。
【００８０】
ＮＰＮトランジスタ１１１は、コレクタ電極１０６と電気的に接続されるｎ型の不純物領域１０１と、ｐ型のベース領域１０３と、ｎ+型のエミッタ領域１０５とを備えている。不純物領域１０１とベース領域１０３とは、半導体層３の上面内に互いに離れて形成されており、エミッタ領域１０５はベース領域１０３の上面内に形成されている。不純物領域１０１の上面内にはｎ+型の不純物領域１０２が形成されており、ベース領域１０３の上面内にはエミッタ領域１０５と離れてｐ+型の不純物領域１０４が形成されている。半導体層３において、ＮＰＮトランジスタ１１１が形成されている領域には、半導体層３よりも不純物濃度が高いｎ型の不純物領域１０９が形成されている。不純物領域１０９は、不純物領域１０１及びベース領域１０３の底部に接触しつつ、不純物領域１０１の直下からベース領域１０３の直下まで延在しており、不純物領域１０４の直下にまで達している。したがって、エミッタ領域１０５の直下には不純物領域１０９が存在している。
【００８１】
ＰＮＰトランジスタ２１１は、ベース電極２０６と電気的に接続されるｎ型の不純物領域２０１と、ｐ+型のエミッタ領域２０３と、ｐ型のコレクタ領域２０４とを備えている。不純物領域２０１及びコレクタ領域２０４は半導体層３の上面内に互いに離れて形成されており、エミッタ領域２０３は、不純物領域２０１とコレクタ領域２０４との間においてそれらとは離れて半導体層３の上面内に形成されている。不純物領域２０１の上面内にはｎ+型の不純物領域２０２が形成されており、コレクタ領域２０４の上面内にはｐ+型の不純物領域２０５が形成されている。半導体層３において、ＰＮＰトランジスタ２１１が形成されている領域には、半導体層３よりも不純物濃度が高いｎ型の不純物領域２０９が形成されている。不純物領域２０９は、不純物領域２０１の底部に接触しつつ、不純物領域２０１の直下からエミッタ領域２０３の直下まで延在しており、さらにエミッタ領域２０３とコレクタ領域２０４との間の半導体層３の直下にまで延びている。
【００８２】
半導体層３の上面上には、不純物領域７，８，１３，１０２，１０４，２０２，２０５の上面と、エミッタ領域１０５，２０３の上面とを避けて、上述のフィールド酸化膜１０が形成されており、そのうちのソース領域５とドレイン領域６との間の半導体層３上に形成されている部分が、ＭＯＳトランジスタ２０のゲート絶縁膜として機能する。そして、ゲート絶縁膜として機能するフィールド酸化膜１０上には、上面視上で、ソース領域５のドレイン領域６側の端部と、オフセット領域６ａのソース領域５側の端部とを覆うように、ＭＯＳトランジスタ２０の上記ゲート電極１１が形成されている。
【００８３】
半導体層３の上面上には、フィールド酸化膜１０及び素子分離絶縁膜３００を覆って層間絶縁膜３０が形成されている。層間絶縁膜３０は例えばシリコン酸化膜である。層間絶縁膜３０内には、不純物領域８に達するドレイン電極２６と、不純物領域７，１３の両方に達するソース電極２５とが形成されている。また層間絶縁膜３０内には、不純物領域１０２に達するコレクタ電極１０６と、エミッタ領域１０５に達するエミッタ電極１０７と、不純物領域１０４に達するベース電極１０８とが形成されている。また層間絶縁膜３０内には、不純物領域２０２に達するベース電極２０６と、エミッタ領域２０３に達するエミッタ電極２０７と、不純物領域２０５に達するコレクタ電極２０８とが形成されている。そして、ソース電極２５、ドレイン電極２６、コレクタ電極１０６，２０８、エミッタ電極１０７，２０７及びベース電極１０８，２０６のそれぞれは、層間絶縁膜３０を貫通しており、当該層間絶縁膜３０の上面上にも設けられている。
【００８４】
以上のような構造を備える本実施の形態４に係る半導体装置では、実施の形態１と同様に、ＭＯＳトランジスタ２０においては、ソース電極２５とドレイン電極２６との間に所定の電圧が印加されることによって、ソース領域５とドレイン領域６との間には、ソース領域５の方が高電位となるような電圧が印加され、ゲート電極１１には負のゲート電位が印加される。これにより、ソース領域５とドレイン領域６との間の半導体層３にはチャネル層が形成されてＭＯＳトランジスタ２０がオン状態となり、ソース領域５とドレイン領域６との間に電流が流れて、ＭＯＳトランジスタ２０は半導体スイッチとして機能する。
【００８５】
また、半導体層３におけるＮＰＮトランジスタ１１１が形成されている領域と、不純物領域１０１，１０９とは、ＮＰＮトランジスタ１１１のコレクタ領域として機能する。コレクタ電極１０６とエミッタ電極１０７との間には、コレクタ電極１０６の方が高電位となるような電圧が印加され、ベース電極１０８には正のゲート電位が印加される。その結果、コレクタ領域とエミッタ領域１０５との間には、当該コレクタ領域の方が高電位となるような電圧が印加され、ベース領域１０３には正のベース電位が印加される。そうすると、図２３中の矢印ＡＲに示されるように、エミッタ領域１０５から、その直下の方向に向かって電子が移動して、ベース領域１０３を通って当該ベース領域１０３の直下に移動し、その後、不純物領域１０１に向かって進行して到達し、コレクタ電極１０６に達する。これにより、不純物領域１０１、半導体層３及び不純物領域１０９で構成されるコレクタ領域と、エミッタ領域１０５との間に電流が流れて、ＮＰＮトランジスタ１１１は半導体スイッチとして機能する。本実施の形態４では、少なくともエミッタ領域１０５及びベース領域１０３の直下において、半導体層３よりも不純物濃度が高い不純物領域１０９が設けられているため、不純物領域１０１とエミッタ領域１０５との間に流れる電子が通る経路の電気的抵抗を低減することができる。よって、低抵抗のコレクタ領域を有するＮＰＮトランジスタ１１１を実現でき、当該ＮＰＮトランジスタ１１１の出力電流を大きくすることができる。
【００８６】
また、半導体層３においてＰＮＰトランジスタ２１１が形成されている領域と、不純物領域２０１とは、ＰＮＰトランジスタ２１１のベース領域として機能する。エミッタ電極２０７とコレクタ電極２０８との間には、エミッタ電極２０７の方が高電位となるような電圧が印加され、ベース電極２０６には負のベース電位が印加される。その結果、エミッタ領域２０３とコレクタ領域２０４との間には、当該エミッタ領域２０３の方が高電位となるような電圧が印加され、不純物領域２０１と半導体層３とで構成されるベース領域には負のベース電位が印加される。これにより、エミッタ領域２０３とコレクタ領域２０４との間に電流が流れて、ＰＮＰトランジスタ２１１は半導体スイッチとして機能する。
【００８７】
本実施の形態４では、ＭＯＳトランジスタ２０のドレイン領域６の電位と、ＮＰＮトランジスタ１１１のエミッタ領域１０５の電位と、ＰＮＰトランジスタ２１１のコレクタ領域２０４の電位とは、互いに同じ値に設定される。そして、装置特性を安定させるために、ＳＯＩ基板４の裏面の電位、つまり半導体基板１の電位は、ドレイン領域６、エミッタ領域１０５及びコレクタ領域２０４の電位と同じ値に設定される。したがって、上述のように、フィールドプレート効果により、空乏層がソース領域５に向かってあるいはソース領域５とドレイン領域６との間の半導体層３に向かって延びようとするが、半導体層３よりも不純物濃度が高い不純物領域９の存在により当該空乏層は延びにくくなる。したがって、ＭＯＳトランジスタ２０のソース領域５とドレイン領域６との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。また、ＰＮＰトランジスタ２１１においても、空乏層がエミッタ領域２０３に向かって延びようとするが、本実施の形態４では、少なくともエミッタ領域２０３の直下に半導体層３よりも不純物濃度が高い不純物領域２０９が設けられているため、当該空乏層の延びは抑制される。したがって、エミッタ領域２０３とコレクタ領域２０４との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。
【００８８】
なお、本実施の形態４のように、不純物領域２０９は不純物領域２０１と接続される方が好ましい。この場合には、不純物領域２０９の電位は、ベース電極２０６に印加されるベース電位とほぼ等しくなる。通常、ＰＮＰトランジスタ２１１がオフ状態のときには、ベース電位と、エミッタ電極２０７に印加されるエミッタ電位とは同じ値に設定されていることから、ＰＮＰトランジスタ２１１がオフ状態のときには不純物領域２０９の電位はエミッタ領域２０３の電位とほぼ等しくなる。その結果、フィールドプレート効果による空乏層の延びをさらに抑制できる。
【００８９】
次に図２３に示される半導体装置の製造方法について説明する。図２４〜３３は本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、上述の実施の形態２と同様にしてＳＯＩ基板４を形成する。そして図２４に示されるように、所定の開口パターンを有するレジスト５００を半導体層３上に形成し、当該レジスト５００をマスクに用いて、リン等のｎ型の不純物２００を半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは数ＭｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、ｎ型の不純物領域９，１０９，２０９が、半導体層３から露出しないようにその内部に埋め込まれて同時に形成される。その後、レジスト５００を除去する。なお、不純物領域９，１０９，２０９は、後の熱処理工程において拡散される。
【００９０】
次に図２５に示されるように、所定の開口パターンを有するレジスト５１０を半導体層３上に形成し、当該レジスト５１０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは１００ｋｅＶ程度に設定され、注入量は３．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはオフセット領域６ａが選択的に形成される。その後、レジスト５１０を除去する。なお、オフセット領域６ａは、後の熱処理工程において拡散される。
【００９１】
次に図２６に示されるように、半導体層３の上面を選択的に熱酸化してフィールド酸化膜１０を半導体層３の上面上に形成する。このときの熱酸化で、オフセット領域６ａと不純物領域９，１０９，２０９とは拡散される。そして、図２７に示されるように、ＭＯＳトランジスタ２０が形成される領域と、ＮＰＮトランジスタ１１１が形成される領域と、ＰＮＰトランジスタ２１１が形成される領域とを電気的に分離する素子分離絶縁膜３００を半導体層３内に形成する。
【００９２】
次に図２８に示されるように、所定の開口パターンを有するレジスト５２０を半導体層３上に形成し、当該レジスト５２０をマスクに用いて、リン等のｎ型の不純物２００を、露出している半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは６００ｋｅＶ程度に設定され、注入量は５．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内には不純物領域１２，１０１，２０１が形成される。その後、レジスト５２０を除去する。
【００９３】
次に図２９に示されるように、所定の開口パターンを有するレジスト５３０を半導体層３上に形成し、当該レジスト５３０をマスクに用いて、ボロン等のｐ型の不純物２１０を、露出している半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは３００ｋｅＶ程度に設定され、注入量は２．０×１０12ｉｏｎｓ／ｃｍ2程度に設定される。これにより、半導体層３の上面内にはソース領域５、ドレイン領域６の不純物領域６ｂ、ベース領域１０３及びコレクタ領域２０４が形成される。その後、レジスト５３０を除去し、例えば８００℃で３０分間程度熱処理を行って、ソース領域５、不純物領域６ｂ、ベース領域１０３及びコレクタ領域２０４を拡散させる。
【００９４】
次に図３０に示されるように、フィールド酸化膜１０のうち、ソース領域５とドレイン領域６との間の半導体層３上に位置する領域上に、ＭＯＳトランジスタ２０のゲート電極１１を選択的に形成する。そして、図３１に示されるように、所定の開口パターンを有するレジスト５４０を半導体層３上に形成し、当該レジスト５４０とフィールド酸化膜１０とをマスクに用いて、リン等のｎ型の不純物２００を半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは５０ｋｅＶ程度に設定され、注入量は２．０×１０15ｉｏｎｓ／ｃｍ2程度に設定される。これにより、不純物領域１２，１０１，２０１の上面内には、それぞれ不純物領域１３，１０２，２０２が形成され、ベース領域１０３の上面内にはエミッタ領域１０５が形成される。その後、レジスト５４０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域１３，１０２，２０２及びエミッタ領域１０５を拡散させる。
【００９５】
次に図３２に示されるように、所定の開口パターンを有するレジスト５５０を半導体層３上に形成し、当該レジスト５５０とフィールド酸化膜１０とをマスクに用いて、ボロン等のｐ型の不純物２１０を半導体層３の上面内にイオン注入する。このとき、例えば、注入エネルギーは５０ｋｅＶ程度に設定され、注入量は１．０×１０14ｉｏｎｓ／ｃｍ2程度に設定される。これにより、ドレイン領域６の不純物領域６ｂの上面内には不純物領域８が形成され、ソース領域５の上面内には不純物領域７が形成され、ベース領域１０３の上面内には不純物領域１０４が形成され、半導体層３の上面内にはエミッタ領域２０３が形成され、コレクタ領域２０４の上面内には不純物領域２０５が形成される。その後、レジスト５５０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域７，８，１０４，２０５及びエミッタ領域２０３を拡散させる。
【００９６】
次に、層間絶縁膜３０を全面に形成し、当該層間絶縁膜３０上に所定の開口パターンを有する図示しないレジストを形成する。そして当該レジストをマスクに用いて層間絶縁膜３０をエッチングし、マスクに用いたレジストを除去する。これにより、図３３に示されるように、層間絶縁膜３０内には、それを貫通して、不純物領域８，１０２，１０４，２０２，２０５、及びエミッタ領域１０５，２０３にそれぞれ達する複数のコンタクトホール４３０が形成されるとともに、不純物領域７，１３の両方に達するコンタクトホール４３０が形成される。その後、複数のコンタクトホール４３０のそれぞれを充填する金属膜を全面に形成し、当該金属膜をエッチングする。これにより、ソース電極２５、ドレイン電極２６、コレクタ電極１０６，２０８、エミッタ電極１０７，２０７及びベース電極１０８，２０６が形成され、図２３に示される構造が完成する。
【００９７】
なお、電極と不純物領域との間のコンタクト抵抗を低減するために、不純物領域７，８，１３，１０２，１０４，２０２，２０５及びエミッタ領域１０５，２０３の上面をシリサイド化して、当該上面にコバルトシリサイド等のシリサイドを形成しても良い。
【００９８】
以上のように、本実施の形態４に係る半導体装置の製造方法では、不純物領域９と不純物領域１０９とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタ２０と、低抵抗のコレクタ領域を有するＮＰＮトランジスタ１１１とを形成することができる。
【００９９】
また、実施の形態４では、不純物領域９と不純物領域２０９とを同時に形成しているため、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＭＯＳトランジスタ２０と、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタ２１１とを形成することができる。
【０１００】
なお本実施の形態４では、実施の形態２と同様に、半導体層３の比較的深いところにｎ型の不純物２００を注入することによって、半導体層３の上面から露出しない不純物領域９，１０９，２０９を当該半導体層３内に形成しているが、実施の形態１のように、半導体層３を部分的に形成した後に、当該半導体層３の上面付近に不純物領域９，１０９，２０９を形成し、その後、エピタキシャル成長等によって半導体層３の残りの部分を形成することによって、半導体層３の上面から露出することなく当該半導体層３内に不純物領域９，１０９，２０９を形成しても良い。
【０１０１】
実施の形態５．
図３４は本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置の構造は、上述の図２３に示される、ＭＯＳトランジスタ２０が形成されている領域の構造とほぼ同一であり、図２３中の当該構造とは、ｐ+型の不純物領域８の替わりにｎ+型の不純物領域を備える点だけが異なっている。
【０１０２】
図３４に示されるように、本実施の形態５に係る半導体装置は、上述のＳＯＩ基板４と、当該ＳＯＩ基板４に形成されたｐチャネル型の絶縁ゲート型バイポーラトランジスタ（以後、「ＩＧＢＴ」と呼ぶ）４２０とを備えている。
【０１０３】
ＩＧＢＴ４２０は、ＳＯＩ基板４の半導体層３に形成されており、ｐ型のエミッタ領域４０５と、不純物領域４０６と、ｎ+型のコレクタ領域４０８とを備えている。エミッタ領域４０５及び不純物領域４０６は、半導体層３の上面内に互いに離れて形成されている。不純物領域４０６はｐ型の不純物領域４０６ｂとｐ-型のオフセット領域４０６ａとから成る。不純物領域４０６ｂは、エミッタ領域４０５と離れて形成されており、オフセット領域４０６ａは、不純物領域４０６ｂのエミッタ領域４０５側の端部からエミッタ領域４０５の方へ延びるように形成されている。コレクタ領域４０８は不純物領域４０６ｂの上面内に形成されている。したがって、コレクタ領域４０８と不純物領域４０６とは接触している。
【０１０４】
エミッタ領域４０５の上面内にはｐ+型の不純物領域４０７が形成されている。半導体層３の上面内にはエミッタ領域４０５と隣接してｎ型の不純物領域４１２が形成されている。不純物領域４１２の上面内にはｎ+型の不純物領域４１３が形成されている。
【０１０５】
半導体層３の上面上には、コレクタ領域４０８及び不純物領域４０７，４１３の上面を避けて、上述のフィールド酸化膜１０が形成されており、そのうちのオフセット領域４０６ａとエミッタ領域４０５との間の半導体層３上に形成されている部分が、ＩＧＢＴ４２０のゲート絶縁膜として機能する。そして、ゲート絶縁膜として機能するフィールド酸化膜１０上には、上面視上で、エミッタ領域４０５の不純物領域４０６側の端部と、オフセット領域４０６ａのエミッタ領域４０５側の端部とを覆うように、ＩＧＢＴ４２０のゲート電極４１１が形成されている。ゲート電極４１１は例えばドープドポリシリコン膜とタングステンシリサイド膜との積層膜である。
【０１０６】
半導体層３の上面上には、フィールド酸化膜１０及びゲート電極４１１を覆って上述の層間絶縁膜３０が形成されている。層間絶縁膜３０内には、コレクタ領域４０８に達するコレクタ電極４２６と、不純物領域４０７，４１３の両方に達するエミッタ電極４２５とが形成されている。エミッタ電極４２５及びコレクタ電極４２６のそれぞれは、層間絶縁膜３０を貫通しており、当該層間絶縁膜３０の上面上にも設けられている。
【０１０７】
本実施の形態５に係る半導体装置は、実施の形態１に係る半導体装置と同様に、半導体層３内に形成され、当該半導体層３よりも不純物濃度が高いｎ型の不純物領域４０９をさらに備えている。
【０１０８】
不純物領域４０９は、エミッタ領域４０５の直下において当該エミッタ領域４０５と接触しつつその底部の全領域に渡って形成されている。更に、不純物領域４０９は、エミッタ領域４０５と不純物領域４０６との間の半導体層３の直下にまで延びており、エミッタ領域４０５と不純物領域４０６との間に形成されるＩＧＢＴ４２０のチャネル領域の直下に存在する。そして、不純物領域４０９の全領域において、不純物濃度のピークの位置４０９ａは、エミッタ領域４０５の最下端４０５ａよりも下方に存在する。
【０１０９】
以上のような構造を備える本実施の形態５に係る半導体装置では、エミッタ電極４２５とコレクタ電極４２６との間に所定の電圧が印加されることによって、エミッタ領域４０５とコレクタ領域４０８との間には、エミッタ領域４０５の方が高電位となるような電圧が印加され、ゲート電極４１１には負のゲート電位が印加される。更に、装置特性を安定させるために、ＳＯＩ基板４の裏面の電位、つまり半導体基板１の電位はコレクタ領域４０８の電位と同じ値に設定される。これにより、エミッタ領域４０５がソースとして、不純物領域４０６がドレインとして機能し、エミッタ領域４０５と不純物領域４０６との間の半導体層３にはチャネル層が形成され、ＩＧＢＴ４２０がオン状態となる。その結果、エミッタ領域４０５とコレクタ領域４０８との間に電流が流れて、ＩＧＢＴ４２０は半導体スイッチとして機能する。
【０１１０】
以上のように、本実施の形態５に係る半導体装置では、半導体層３よりも不純物濃度が高い不純物領域４０９が、エミッタ領域４０５の直下において当該エミッタ領域４０５の底部の全領域に渡って形成されているとともに、エミッタ領域４０５と不純物領域４０６との間の半導体層３の直下に形成されている。そのため、装置特性の安定化のために、コレクタ領域４０８の電位とＳＯＩ基板４の裏面電位とが同電位に設定された場合であっても、空乏層がエミッタ領域４０５まで延びにくくなるとともに、エミッタ領域４０５と不純物領域４０６との間の半導体層３にも延びにくくなる。従って、ソースとして機能するエミッタ領域４０５と、ドレインとして機能する不純物領域４０６との間のパンチスルーの発生を抑制でき、それらの間の耐圧を向上できる。
【０１１１】
更に、本実施の形態５では、エミッタ領域４０５と不純物領域４０６との間の半導体層３における上面の直下では、不純物領域４０９の濃度ピークの位置４０９ａがエミッタ領域４０５の最下端４０５ａよりも下方に設定されているためＩＧＢＴ４２０のチャネル層が形成される領域でのｎ型不純物濃度の上昇を抑制することができる。従って、ＩＧＢＴ４２０のしきい値電圧の上昇を抑えることができる。
【０１１２】
なお本実施の形態５では、不純物領域４０９はエミッタ領域４０５の底部と接触するように形成されているが、図３５に示されるように、不純物領域４０９はエミッタ領域４０５とは離れてその最下端４０５ａよりも下方に形成する方が好ましい。この場合には、エミッタ領域４０５と不純物領域４０６との間におけるｎ型不純物濃度の上昇を更に抑制できるため、ＩＧＢＴ４２０のしきい値電圧の上昇を更に抑えることができる。
【０１１３】
また本実施の形態５では、不純物領域４０９は不純物領域４０６の直下にも存在しているが、図３６に示されるように、不純物領域４０９は、不純物領域４０６の直下には位置していない方が好ましい。この場合には、不純物領域４０９と不純物領域４０６との距離を十分に確保することができるため、不純物領域４０９と不純物領域４０６との間の耐圧低下を確実に抑制できる。よって、ＩＧＢＴ４２０の耐圧低下を確実に抑制できる。
【０１１４】
また上述の実施の形態３に係るドライバ回路３５０において、実施の形態１に係る半導体装置を使用する替わりに本実施の形態５に係る半導体装置を使用しても良い。例えば、ドライバ回路３５０が、図３４に示される構造を複数備え、当該複数の構造における複数のｐチャネル型のＩＧＢＴ４２０をｐチャネル型のＭＯＳトランジスタ３０１〜３０３の替わりにそれぞれ使用しても良い。これにより、ディスプレイパネルに対して駆動電圧ＤＶを出力する出力段３１０では、高電圧側のトランジスタとしてＩＧＢＴ４２０が使用される。
【０１１５】
このように、出力段３１０の高電圧側のトランジスタとして、ゲート耐圧が高くかつしきい値電圧が低いＩＧＢＴ４２０を使用することによって、高電圧側のトランジスタに対して高いゲート電圧を与えることができるとともに、当該トランジスタの出力電流を大きくすることができる。したがって、実施の形態３のように出力段３１０の前段の回路から高電圧ＶＨのゲート電圧が出力される場合であっても、当該ゲート電圧を直接高電圧側のトランジスタのゲート端子に与えることができ、ドライバ回路３５０の回路構成を簡素化できるとともに、高電圧側のトランジスタの動作速度を向上できる。なお、ドライバ回路３５０において、ｎチャネル型のＭＯＳトランジスタ３０４〜３０６のそれぞれの替わりにｎチャネル型のＩＧＢＴを使用しても良い。
【０１１６】
また、上述の実施の形態４に係る半導体装置において、ＭＯＳトランジスタ２０が形成されている領域の構造の替わりに本実施の形態５に係る半導体装置を使用し、ＩＧＢＴ４２０と、ＮＰＮトランジスタ１１１と、ＰＮＰトランジスタ２１１とを備える半導体装置を実現しても良い。このような半導体装置は、実施の形態４に係る半導体装置の製造方法とほぼ同様の製造方法で作製することができる。以下に当該半導体装置の製造方法について図３７〜４３を参照して説明する。
【０１１７】
まず、実施の形態４と同様にしてＳＯＩ基板４を形成する。そして、図３７に示されるように、実施の形態４における不純物領域９，１０９，２０９を形成する際の製造方法と同様にｎ型の不純物２００を半導体層３の上面内にイオン注入し、半導体層３から露出しないように当該半導体層３の内部に不純物領域１０９，２０９，４０９を埋め込んで同時に形成する。
【０１１８】
次に、実施の形態４におけるオフセット領域６ａを形成する際の製造方法と同様にしてｐ型の不純物を半導体層３の上面内にイオン注入し、半導体層３の上面内にオフセット領域４０６ａを形成する。その後、実施の形態４に係る製造方法と同様にしてフィールド酸化膜１０を形成する。フィールド酸化膜１０を形成する際の熱酸化で、図３８に示されるように、オフセット領域４０６ａと不純物領域１０９，２０９，４０９とは拡散される。そして、ＩＧＢＴ４２０が形成される領域と、ＮＰＮトランジスタ１１１が形成される領域と、ＰＮＰトランジスタ２１１が形成される領域とを電気的に分離する素子分離絶縁膜３００を半導体層３内に形成する。
【０１１９】
次に、実施の形態４における不純物領域１２，１０１，２０１を形成する際の製造方法と同様にしてｎ型の不純物を半導体層３の上面内にイオン注入し、半導体層３の上面内に不純物領域１０１，２０１，４１２を形成する。そして、実施の形態４におけるソース領域５、不純物領域６ｂ、ベース領域１０３及びコレクタ領域２０４を形成する際の製造方法と同様にｐ型の不純物を半導体層３の上面内にイオン注入し、エミッタ領域４０５、不純物領域４０６ｂ、ベース領域１０３及びコレクタ領域２０４を半導体層３の上面内に形成する。その後、ゲート電極１１と同様にしてゲート電極４１１を形成すると、図３９に示される構造が得られる。
【０１２０】
次に図４０に示されるように、所定の開口パターンを有するレジスト６４０を半導体層３上に形成する。そして、レジスト６４０とフィールド酸化膜１０とをマスクに用いて、実施の形態４における不純物領域１３，１０２，２０２及びエミッタ領域１０５を形成する際のイオン注入条件にて、リン等のｎ型の不純物２００を半導体層３の上面内にイオン注入する。これにより、不純物領域１０１，２０１，４１２の上面内にはそれぞれ不純物領域１０２，２０２，４１３が形成され、不純物領域６ｂの上面内にはコレクタ領域４０８が形成され、ベース領域１０３の上面内にはエミッタ領域１０５が形成される。その後、レジスト６４０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域１０２，２０２，４１３、コレクタ領域４０８及びエミッタ領域１０５を拡散させる。
【０１２１】
次に図４１に示されるように、所定の開口パターンを有するレジスト６５０を半導体層３上に形成する。そして、レジスト６５０とフィールド酸化膜１０とをマスクに用いて、実施の形態４における不純物領域７，８，１０４，２０５及びエミッタ領域２０３を形成する際のイオン注入条件にて、ボロン等のｐ型の不純物２１０を半導体層３の上面内にイオン注入する。これにより、エミッタ領域４０５の上面内には不純物領域４０７が形成され、ベース領域１０３の上面内には不純物領域１０４が形成され、半導体層３の上面内にはエミッタ領域２０３が形成され、コレクタ領域２０４の上面内には不純物領域２０５が形成される。その後、レジスト６５０を除去し、例えば８００℃で３０分間程度熱処理を行って、不純物領域１０４，２０５，４０７及びエミッタ領域２０３を拡散させる。
【０１２２】
その後、層間絶縁膜３０を形成し、当該層間絶縁間膜３０内にコレクタ電極１０６，２０８，４２６、エミッタ電極１０７，２０７，４２５及びベース電極１０８，２０６を形成する。
【０１２３】
以上の製造方法では、ｎ型の不純物を半導体層３内にその上面から導入することによって、不純物領域４０９を半導体層３から露出しないようにその内部に埋め込んで形成している。したがって、実施の形態１の不純物領域９を形成するときと同様に、不純物領域４０９を半導体層３の上面内に一度形成してから、当該半導体層３の上に再度半導体層３を形成して、半導体層３内に不純物領域４０９を埋め込む場合よりも、製造方法が簡素化でき、プロセスコストを低減できる。
【０１２４】
また、上記の製造方法のように、不純物領域４０９と不純物領域１０９とを同時に形成することによって、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＩＧＢＴ４２０と、低抵抗のコレクタ領域を有するＮＰＮトランジスタ１１１とを形成することができる。
【０１２５】
また、不純物領域４０９と不純物領域２０９とを同時に形成することによって、工程数を増加させることなく、耐圧が高くかつしきい値電圧が低いＩＧＢＴ４２０と、エミッタとコレクタ間の耐圧の高いＰＮＰトランジスタ２１１とを形成することができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】第１の比較対象装置の構造を部分的に示す断面図である。
【図１１】第２の比較対象装置の構造を部分的に示す断面図である。
【図１２】第３の比較対象装置の構造を部分的に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置での電位分布を示す図である。
【図１４】第２の比較対象装置での電位分布を示す図である。
【図１５】ドレイン電位とドレイン電流との関係を示す図である。
【図１６】ゲート電位とドレイン電流との関係を示す図である。
【図１７】本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の構造を部分的に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係るドライバ回路の構成を示す図である。
【図２３】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３５】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図３６】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図３７】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１２７】
１ 半導体基板、２ 絶縁層、３ 半導体層、５ ソース領域、５ａ，３０５ａ 最下端、６ ドレイン領域、９，１０１，１０９，２０１，２０９，４０６，４０９ 不純物領域、９ａ，４０９ａ 濃度ピークの位置、２０ ＭＯＳトランジスタ、１０３ ベース領域、１０５，２０３，４０５ エミッタ領域、１０６ コレクタ電極、１１１ ＮＰＮトランジスタ、２００ ｎ型不純物、２０６ ベース電極、２１１ ＰＮＰトランジスタ、３０３，３０６ ＭＯＳトランジスタ、３１０ 出力段、３５０ ドライバ回路、４０８ コレクタ領域、４２０ 絶縁ゲート型バイポーラトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成されたｎ型の半導体層と、
前記半導体層に形成されたｐチャネル型のＭＯＳトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の不純物領域と
を備え、
前記ＭＯＳトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のソース領域及びドレイン領域を有し、
前記不純物領域は、少なくとも、前記ソース領域の直下において前記ソース領域の底部の全領域に渡って形成されているとともに前記ソース領域と前記ドレイン領域との間の前記半導体層の直下に形成されており、
前記ソース領域と前記ドレイン領域との間の前記半導体層における上面の直下では、前記不純物領域における不純物濃度のピークの位置は、前記ソース領域の最下端よりも下方に設定されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記不純物領域は、前記ソース領域とは離れて前記最下端よりも下方に位置している、半導体装置。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
前記不純物領域は、前記ドレイン領域の直下には位置していない、半導体装置。
【請求項４】
第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、
請求項１乃至請求項３のいずれか一つに記載の半導体装置を備え、
前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記ＭＯＳトランジスタが使用されている、ドライバ回路。
【請求項５】
請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法であって、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層に前記ＭＯＳトランジスタと前記不純物領域とを形成する工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、
（ｂ−２）前記半導体層の上面内に前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域を形成する工程と
を有する、半導体装置の製造方法。
【請求項６】
請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＮＰＮトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域と
をさらに備え、
前記ＮＰＮトランジスタは、
前記半導体層の上面内に形成されたｐ型のベース領域と、
前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、
前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第３不純物領域と
を有し、
前記第２不純物領域は、少なくとも前記エミッタ領域及び前記ベース領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、
（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第３不純物領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項７】
請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＰＮＰトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域と
をさらに備え、
前記ＰＮＰトランジスタは、
前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第３不純物領域と、
前記半導体層の上面内に形成されたｐ型のコレクタ領域と、
前記第３不純物領域と前記コレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域と
を有し、
前記第２不純物領域は、少なくとも前記エミッタ領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、
（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＰＮＰトランジスタの前記第３不純物領域、前記コレクタ領域及び前記エミッタ領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成されたｎ型の半導体層と、
前記半導体層に形成されたｐチャネル型の絶縁ゲート型バイポーラトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第１不純物領域と
を備え、
前記絶縁ゲート型バイポーラトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のエミッタ領域及びｐ型の第２不純物領域と、前記第２不純物領域と接触して前記半導体層内に形成されたｎ型のコレクタ領域とを有し、
前記第１不純物領域は、少なくとも、前記エミッタ領域の直下において前記エミッタ領域の底部の全領域に渡って形成されているとともに前記エミッタ領域と前記第２不純物領域との間の前記半導体層の直下に形成されており、
前記エミッタ領域と前記第２不純物領域との間の前記半導体層における上面の直下では、前記第１不純物領域における不純物濃度のピークの位置は、前記エミッタ領域の最下端よりも下方に設定されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第１不純物領域は、前記エミッタ領域とは離れて前記最下端よりも下方に位置している、半導体装置。
【請求項１０】
請求項８及び請求項９のいずれか一つに記載の半導体装置であって、
前記第１不純物領域は、前記第２不純物領域の直下には位置していない、半導体装置。
【請求項１１】
第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、
請求項８乃至請求項１０のいずれか一つに記載の半導体装置を備え、
前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記絶縁ゲート型バイポーラトランジスタが使用されている、ドライバ回路。
【請求項１２】
請求項８乃至請求項１０のいずれか一つに記載の半導体装置の製造方法であって、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層に前記絶縁ゲート型バイポーラトランジスタと前記第１不純物領域とを形成する工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記第１不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、
（ｂ−２）前記半導体層の上面内に、前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域を形成する工程と
を有する、半導体装置の製造方法。
【請求項１３】
請求項８乃至請求項１０のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＮＰＮトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域と
をさらに備え、
前記ＮＰＮトランジスタは、
前記半導体層の上面内に形成されたｐ型のベース領域と、
前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、
前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第４不純物領域と
を有し、
前記第３不純物領域は、少なくとも前記ＮＰＮトランジスタの前記エミッタ領域及び前記ベース領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、
（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第４不純物領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項１４】
請求項８乃至請求項１０のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＰＮＰトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域と
をさらに備え、
前記ＰＮＰトランジスタは、
前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第４不純物領域と、
前記半導体層の上面内に形成されたｐ型のコレクタ領域と、
前記第４不純物領域と前記ｐ型のコレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域と
を有し、
前記第３不純物領域は、少なくとも前記ＰＮＰトランジスタの前記エミッタ領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、
（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＰＮＰトランジスタの前記第４不純物領域、前記ｐ型のコレクタ領域及び前記エミッタ領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成されたｎ型の半導体層と、
前記半導体層に形成されたｐチャネル型のＭＯＳトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の不純物領域と
を備え、
前記ＭＯＳトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のソース領域及びドレイン領域を有し、
前記不純物領域は、少なくとも、前記ソース領域の直下において前記ソース領域の底部の全領域に渡って形成されているとともに前記ソース領域と前記ドレイン領域との間の前記半導体層の直下に形成されており、
前記ソース領域と前記ドレイン領域との間の前記半導体層における上面の直下では、前記不純物領域における不純物濃度のピークの位置は、前記ソース領域の最下端よりも下方に設定されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記不純物領域は、前記ソース領域とは離れて前記最下端よりも下方に位置している、半導体装置。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
前記不純物領域は、前記ドレイン領域の直下には位置していない、半導体装置。
【請求項４】
第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、
請求項１乃至請求項３のいずれか一つに記載の半導体装置を備え、
前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記ＭＯＳトランジスタが使用されている、ドライバ回路。
【請求項５】
請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法であって、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層に前記ＭＯＳトランジスタと前記不純物領域とを形成する工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、
（ｂ−２）前記半導体層の上面内に前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域を形成する工程と
を有する、半導体装置の製造方法。
【請求項６】
請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＮＰＮトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域と
をさらに備え、
前記ＮＰＮトランジスタは、
前記半導体層の上面内に形成されたｐ型のベース領域と、
前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、
前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第３不純物領域と
を有し、
前記第２不純物領域は、少なくとも前記エミッタ領域及び前記ベース領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、
（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第３不純物領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項７】
請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＰＮＰトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第２不純物領域と
をさらに備え、
前記ＰＮＰトランジスタは、
前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第３不純物領域と、
前記半導体層の上面内に形成されたｐ型のコレクタ領域と、
前記第３不純物領域と前記コレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域と
を有し、
前記第２不純物領域は、少なくとも前記エミッタ領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記不純物領域と前記第２不純物領域とを同時に形成する工程と、
（ｃ）前記ＭＯＳトランジスタの前記ドレイン領域及び前記ソース領域と、前記ＰＮＰトランジスタの前記第３不純物領域、前記コレクタ領域及び前記エミッタ領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成されたｎ型の半導体層と、
前記半導体層に形成されたｐチャネル型の絶縁ゲート型バイポーラトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第１不純物領域と
を備え、
前記絶縁ゲート型バイポーラトランジスタは、前記半導体層の上面内に互いに離れて形成されたｐ型のエミッタ領域及びｐ型の第２不純物領域と、前記第２不純物領域と接触して前記半導体層内に形成されたｎ型のコレクタ領域とを有し、
前記第１不純物領域は、少なくとも、前記エミッタ領域の直下において前記エミッタ領域の底部の全領域に渡って形成されているとともに前記エミッタ領域と前記第２不純物領域との間の前記半導体層の直下に形成されており、
前記エミッタ領域と前記第２不純物領域との間の前記半導体層における上面の直下では、前記第１不純物領域における不純物濃度のピークの位置は、前記エミッタ領域の最下端よりも下方に設定されている、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第１不純物領域は、前記エミッタ領域とは離れて前記最下端よりも下方に位置している、半導体装置。
【請求項１０】
請求項８及び請求項９のいずれか一つに記載の半導体装置であって、
前記第１不純物領域は、前記第２不純物領域の直下には位置していない、半導体装置。
【請求項１１】
第１電圧と、当該第１電圧よりも低い第２電圧との間でトーテムポール接続された２つのトランジスタで構成される出力段を有し、当該出力段からディスプレイパネルに駆動電圧を出力するドライバ回路であって、
請求項８乃至請求項１０のいずれか一つに記載の半導体装置を備え、
前記出力段における前記第１電圧側の前記トランジスタには、前記半導体装置における前記絶縁ゲート型バイポーラトランジスタが使用されている、ドライバ回路。
【請求項１２】
請求項８乃至請求項１０のいずれか一つに記載の半導体装置の製造方法であって、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層に前記絶縁ゲート型バイポーラトランジスタと前記第１不純物領域とを形成する工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）ｎ型の不純物を前記半導体層内にその上面から導入することによって、前記第１不純物領域を、前記半導体層から露出しないようにその内部に埋め込んで形成する工程と、
（ｂ−２）前記半導体層の上面内に、前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域を形成する工程と
を有する、半導体装置の製造方法。
【請求項１３】
請求項８乃至請求項１０のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＮＰＮトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域と
をさらに備え、
前記ＮＰＮトランジスタは、
前記半導体層の上面内に形成されたｐ型のベース領域と、
前記ベース領域の上面内に形成されたｎ型のエミッタ領域と、
前記半導体層の上面内に前記ベース領域と離れて形成され、コレクタ電極と電気的に接続されるｎ型の第４不純物領域と
を有し、
前記第３不純物領域は、少なくとも前記ＮＰＮトランジスタの前記エミッタ領域及び前記ベース領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、
（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＮＰＮトランジスタの前記ベース領域、前記エミッタ領域及び前記第４不純物領域とを形成する工程と
を備える、半導体装置の製造方法。
【請求項１４】
請求項８乃至請求項１０のいずれか一つに記載の半導体装置の製造方法であって、
前記半導体装置は、
前記半導体層に形成されたＰＮＰトランジスタと、
前記半導体層内に形成され、前記半導体層よりも不純物濃度が高いｎ型の第３不純物領域と
をさらに備え、
前記ＰＮＰトランジスタは、
前記半導体層の上面内に形成され、ベース電極と電気的に接続されるｎ型の第４不純物領域と、
前記半導体層の上面内に形成されたｐ型のコレクタ領域と、
前記第４不純物領域と前記ｐ型のコレクタ領域との間において前記半導体層の上面内に形成されたｐ型のエミッタ領域と
を有し、
前記第３不純物領域は、少なくとも前記ＰＮＰトランジスタの前記エミッタ領域の直下に設けられており、
（ａ）前記半導体基板、前記絶縁層及び前記半導体層から成るＳＯＩ基板を準備する工程と、
（ｂ）前記第１不純物領域と前記第３不純物領域とを同時に形成する工程と、
（ｃ）前記絶縁ゲート型バイポーラトランジスタの前記エミッタ領域、前記コレクタ領域及び前記第２不純物領域と、前記ＰＮＰトランジスタの前記第４不純物領域、前記ｐ型のコレクタ領域及び前記エミッタ領域とを形成する工程と
を備える、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２００６−２６１６３９（Ｐ２００６−２６１６３９Ａ）
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願番号】特願２００５−３７４３０６（Ｐ２００５−３７４３０６）
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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