【課題】制御電極層のない素子のレイアウトサイズを増加させることなく、ＣＭＰによる平坦化での過研磨を防ぐことができる半導体装置を提供すること。
【解決手段】半導体基板上に配されるとともに拡散層で構成された拡散層抵抗７と、拡散層抵抗７の外周を囲むように配されるとともに拡散層で構成されたＰウェルコンタクト６と、Ｐウェルコンタクト６の外周を囲むように配されるとともに拡散層で構成されたＮウェルコンタクト４と、を備えた抵抗セルを有する半導体装置であって、Ｐウェルコンタクト６及びＮウェルコンタクト４は、それぞれ複数に分断されており、隣り合うＰウェルコンタクト６間の領域に制御電極層９ｂが配されてＰウェルコンタクト６と制御電極層９ｂが交互に配置され、隣り合うＮウェルコンタクト４間の領域に制御電極層９ａが配されてＮウェルコンタクト４と制御電極層９ａが交互に配置されている。 （もっと読む）

【課題】結晶薄膜の膜質および膜厚を均一にする。
【解決手段】半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部と、犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を備えた。保護膜はポリイミドであってもよい。 （もっと読む）

【課題】正・負のどちらのサージ電圧に対してもＥＳＤ保護回路として対応することができ、かつ素子面積の小さいＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、コレクタ１１１が第１の端子Ｔ１に接続され、エミッタ１１２が第２の端子Ｔ２に接続され、ベース１１３が抵抗１２０を介して第２の端子Ｔ２に接続されたバイポーラトランジスタ１１０と、ドレイン１０１がベース１１３に接続され、ソース１０２と、ゲート１０３と、バックゲート１０４が第２の端子Ｔ２に接続されたｎＭＯＳトランジスタ１００を有する。 （もっと読む）

【解決手段】ベースコンタクト接続部（１２）、エミッタ部（４、５）及びコレクタ部がｎ層（３）上に配置され、当該ｎ層は、更なるｎｐｎバイポーラトランジスタために用いることができる。当該コレクタ部はエミッタ部に対して側方に配置され、当該エミッタ部及びコレクタ部の少なくとも一方は、当該ｎ層の表面領域上でショットキーコンタクト（１４）を備える。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】表示パネル駆動用の半導体集積装置に適した、保持電圧が高い静電保護素子を提供する。
【解決手段】静電保護素子は、Ｐ型半導体基板１の表面側に形成されたＮウェル領域２と、Ｎウェル領域の上に形成された第１のＰ型高濃度不純物領域８と、Ｐ型半導体基板の表面上に形成されたＮ型高濃度不純物領域５と、Ｎウェル領域とＰ型半導体基板１との境界を跨いでＮウェル領域と前記Ｐ型半導体基板との双方に接触して形成された第２のＰ型高濃度不純物領域６とを備えている。すなわち、第２のＰ型高濃度不純物領域６がＰ型半導体基板１と接触するため、Ｐ型半導体基板１におけるＰ型不純物の濃度が高くなり、従って静電気保護素子の保持電圧が高くなる。 （もっと読む）

【課題】複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、ＢＣＤ（複合高圧）素子及びその製造方法を提供する。
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板１００の上側の一部に形成された埋込層１１０と、上記半導体基板の上に形成されたエピ層１２０と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域１３０と、上記エピ層の上側の一部に形成されたベース領域１４０と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域１７０と、を含む。実施の形態に係るＢＣＤ素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含む。 （もっと読む）

【課題】特殊な工程や、保護抵抗の挿入なしに被保護回路を保護できる静電気保護素子を提供する。
【解決手段】Ｐ型の半導体基板１と、半導体基板１に形成された、Ｎ型の第１不純物層３を備える。第１不純物層３内には、ゲートとして動作するＰ型の第２不純物層５を備える。第２不純物層５には、カソードとして動作するＮ型の第３不純物層６を備える。また、第２不純物層５から一定距離離間した第１不純物層３内には、Ｎ型の第４不純物層４を備える。第４不純物層４内には、アノードとして動作するＰ型の第５不純物層８と、Ｎ型の第６不純物層９とを備える。そして、本静電気保護素子は、第４不純物層４の不純物濃度が第１不純物層３の不純物濃度よりも高く、かつ第４不純物層４の底部が第２不純物層５の底部より深くなっている。 （もっと読む）

【課題】本発明は、発光素子アレイの構造を利用して信号線の引き回しの複雑化を軽減した発光素子チップを提供する。
【解決手段】発光素子チップ５１ａは、ＧａＡｓ系の半導体で構成され、基板２００上に形成されたｐｎｐｎ構造からなる、発光部１２０の発光サイリスタ４０１と、設定部１３０の転送サイリスタ４０２と、制御部１４０の論理演算素子４０３とを備え、基板２００上にｐ型の第１半導体層２０１とｎ型の第２半導体層２０２と、ｐ型の第３半導体層２０３と、ｎ型の第４半導体層２０４とを積層し、その後、予め定められた箇所をエッチングして形成される。 （もっと読む）

【課題】 エミッタ注入効率が大きく、差動増幅回路の入力トランジスタとして利用可能で、かつＢｉ−ＣＭＯＳプロセスにおいてＭＯＳトランジスタと同一基板上に搭載することが可能なバイポーラトランジスタの構造とその製造方法を提供する。
【解決手段】 半導体基板１上に第二導電型の深いウェル層２が形成され、深いウェル層２よりは浅い所定の深さで第一導電型の埋め込み層３が形成され、バイポーラトランジスタのエミッタ領域が、第一導電型の埋め込み層３の上に、第二導電型のウェル層４、及びＭＯＳトランジスタのソース・ドレイン領域と同時形成される高濃度の第二導電型の不純物層１５の２層構造として形成されている。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】３−５集積回路とシリコン集積回路とは別々の集積回路上に設けられてきた。３−５集積回路とシリコン集積回路等の相違する基板を必要とする複数の回路を１つの集積回路において組み合わせることを可能にするハイブリッド基板回路を提供すること。
【解決手段】ハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、第１半導体材料内に形成された第１回路と、第２半導体材料内に形成された第２回路と、第１回路と第２回路との間のシャロー・トレンチ・アイソレーション領域１０３と、を含んでいる。第１半導体材料はシリコンを含み、第２半導体材料はシリコンを含んでいない。第１回路はＣＭＯＳ回路１０１であり、第２回路は高電子移動度トランジスタ回路１０２である。 （もっと読む）

トランジスタデバイス（６００）の製造方法であって、この製造方法が、基板（１０２）中に溝（１０６）を形成するステップと、この溝（１０６）を電気絶縁材料（２０２）により部分的にのみ充填するステップと、部分的にのみ充填された溝（１０６）を介して前記トランジスタデバイス（６００）のバイポーラトランジスタ（６０８）のコレクタ領域（３０４）にインプラント処理するステップとを有するトランジスタデバイスの製造方法を提供する。
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【課題】 本発明の目的はＥＳＤ保護素子の平面サイズの増大を図ることなく、良好なＥＳＤ特性を得る。
【解決手段】 第１導電型の第１半導体領域１と、所定の間隔を有してそれぞれ設けられた第１電極１１および第２電極１２と、第１半導体領域の表面側に設けられた第２導電型の第２半導体領域２と、当該領域の表面側にそれぞれ設けられた第１導電型の第３半導体領域３および第４半導体領域４と、第３半導体領域内であって当該領域の表面側に設けられて、第１電極と電気的に接続された第２導電型の第５半導体領域５と、第４半導体領域内であって当該領域の表面側に設けられて、第２電極と電気的に接続された第２導電型の第６半導体領域６と、を備えており、第２半導体領域、前記第３半導体領域および前記第４半導体領域は、それぞれが浮遊電位に保たれていることを特徴とする。 （もっと読む）

【課題】同一基板上に形成された縦型ＰＮＰトランジスタとＮＰＮトランジスタの両方の特性向上が図られた半導体装置を提供する。
【解決手段】半導体装置はＰＮＰトランジスタ５０を備えている。ＰＮＰトランジスタ５０は、第１のＰ型コレクタ領域３ｂと、第１のＰ型コレクタ領域３ｂの底面を覆い、第１のＰ型コレクタ領域３ｂの不純物濃度のピークよりも深い位置に不純物濃度のピークを有する第１のＮ型埋め込み領域２と、第１のＰ型コレクタ領域３ｂ上に形成された第２のＰ型コレクタ領域５ｂとを備えている。第１のＰ型コレクタ領域３ｂの側面もＮ型領域に囲まれている。このため、ＰＮＰトランジスタ５０におけるパンチスルーの発生が抑えられるとともに、コレクタ領域内のキャリア通過経路を短くしてコレクタ抵抗の低減を図ることができる。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）

【課題】本発明は、スーパージャンクション構造を有し双方向スイッチングが可能な半導体双方向スイッチング装置を提供する。
【解決手段】二つの主電極の両方に電子とホールの制御部を設け、スーパージャンクションを構成するｎ形半導体層とｐ形半導体層における電流を制御する。 （もっと読む）

【課題】追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供する。
【解決手段】この半導体装置では、エピタキシャル層４Ａを覆う表面保護膜１１が高抵抗ＧａＡｓ層(素子間絶縁層)５の外周側の外周エピタキシャル層４Ａ−１の一部を覆って上記一部に接しているので、表面保護膜１１の端部の密着性が向上して外部からの水分侵入を防止できる。 （もっと読む）

【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。 （もっと読む）

【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板に低濃度の第１半導体層と、第１半導体層より高濃度の第２半導体層を積層する基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。 （もっと読む）