半導体装置の製造方法
【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置100の製造方法は、シリコン基板11の領域A上にプレーナ型のバイポーラトランジスタ1を形成する工程と、プレーナ型バイポーラトランジスタ1が形成される領域を覆うようにシリコン窒化膜からなるカバー膜32aを形成する工程と、その後、プレーナ型のバイポーラトランジスタ1が形成される領域Aがカバー膜32aに覆われた状態で、バイポーラトランジスタ1が形成される領域にイオン注入する工程とを備える。
【解決手段】この半導体装置100の製造方法は、シリコン基板11の領域A上にプレーナ型のバイポーラトランジスタ1を形成する工程と、プレーナ型バイポーラトランジスタ1が形成される領域を覆うようにシリコン窒化膜からなるカバー膜32aを形成する工程と、その後、プレーナ型のバイポーラトランジスタ1が形成される領域Aがカバー膜32aに覆われた状態で、バイポーラトランジスタ1が形成される領域にイオン注入する工程とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、半導体基板の表面にバイポーラトランジスタやCMOSトランジスタなどの複数の素子が形成された半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体基板の表面にバイポーラトランジスタやCMOSトランジスタなどの複数の素子が形成された半導体装置の製造方法が知られている(たとえば、特許文献1参照)。この特許文献1に開示された半導体装置の製造方法では、バイポーラトランジスタの外部ベース層が形成される領域やCMOSトランジスタのソースおよびドレインが形成される領域上にSiO2からなるカバー膜を形成し、そのカバー膜の上面からイオン注入を行っている。
【0003】
【特許文献1】特開2002−26033号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記のような従来の半導体装置の製造方法では、イオン注入する際に、SiO2膜に含まれているOが注入イオンと共にトランジスタ電極が形成される領域に注入されてしまうという現象があり、それが電極の形成不良を引き起こすという不都合がある。この結果、バイポーラトランジスタやCMOSトランジスタの特性が劣化する原因になるという問題点がある。
【0005】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0006】
この発明の半導体装置の製造方法は、半導体基板の第1領域上にバイポーラトランジスタを形成する工程と、バイポーラトランジスタが形成される領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、その後、バイポーラトランジスタが形成される第1領域がカバー膜に覆われた状態で、バイポーラトランジスタが形成される第1領域にイオン注入する工程とを備える。
【発明の効果】
【0007】
本発明では、上記のように、バイポーラトランジスタが形成される領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、その後、バイポーラトランジスタが形成される領域がカバー膜に覆われた状態で、バイポーラトランジスタが形成される領域にイオン注入する工程とを備えることによって、バイポーラトランジスタの表面が荒れるのを抑制することができる。また、イオン注入する際にシリコン窒化膜の成分は基板に注入されにくいので、O原子の混入の防止(ノックオン防止)をしながら確実にイオンのみを注入することができる。これにより、バイポーラトランジスタが劣化するのを抑制することができる。
【発明を実施するための最良の形態】
【0008】
以下、本発明の実施形態を図面に基づいて説明する。
【0009】
図1は、本発明の一実施形態による半導体装置100の断面図である。なお、本実施形態では、シリコン基板11の表面にnpn型のプレーナ型のバイポーラトランジスタ1とp型の電界効果型トランジスタ2とが形成される半導体装置100について説明する。なお、シリコン基板11は、本発明の「半導体基板」の一例であり、プレーナ型のバイポーラトランジスタ1は、本発明の「バイポーラトランジスタ」の一例であり、電界効果型トランジスタ2は、本発明の「半導体素子」の一例である。
【0010】
本実施形態による半導体装置100は、図1に示すように、プレーナ型のバイポーラトランジスタ1が形成される領域Aと、電界効果型トランジスタ2が形成される領域Bとから構成されている。p型のシリコン基板11の表面には、リーチスルー領域12aを含むn+型のサブコレクタ領域12、素子分離用のpウェル13およびnウェル14が形成されている。また、サブコレクタ領域12の表面には、n型のコレクタ領域15が形成されている。また、pウェル13の表面と、nウェル14およびシリコン基板11の表面とには、素子分離絶縁膜16が形成されている。
【0011】
また、プレーナ型のバイポーラトランジスタ1が形成される領域Aに位置するコレクタ領域15の表面上には、シリコンゲルマニウム(SiGe)からなるp型の真性ベース層19と、シリコンゲルマニウム(SiGe)からなるp+型の外部ベース層20および21とが形成されている。また、真性ベース層19の表面には、n型拡散層からなるエミッタ層22が形成されている。また、エミッタ層22の表面には、島状の構造を有するポリシリコンからなるn+型のエミッタ電極25が形成されている。また、エミッタ電極25の側方を覆うように、サイドウォール絶縁膜26が形成されている。
【0012】
また、外部ベース層20および21と、エミッタ電極25と、リーチスルー領域12aとの表面には、シリサイド膜31が形成されている。また、リーチスルー領域12aと、リーチスルー領域12aの上面部に形成されたシリサイド膜31との間には、n+型の高濃度の不純物領域12bが形成されている。
【0013】
また、電界効果型トランジスタ2が形成される領域Bに位置するnウェル14の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ2のソースとして機能するp+型の高濃度の不純物領域17aおよびp−型の低濃度の不純物領域18aと、ドレインとして機能するp+型の高濃度の不純物領域17bおよびp−型の低濃度の不純物領域18bとが形成されている。また、電界効果型トランジスタ2が形成される領域Bのシリコン基板11の表面にはゲート絶縁膜27を介してゲート電極28が形成されている。
【0014】
また、ゲート電極28の側方を覆うように絶縁膜29が形成されている。また、絶縁膜29の側方を覆うように、サイドウォール絶縁膜60が形成されている。このサイドウォール絶縁膜60は、絶縁膜からなる外側サイドウォール部分30aおよび絶縁膜からなる内側サイドウォール部分42aからなる。また、電界効果型トランジスタ2のソースとして機能する不純物領域17aおよびドレインとして機能する不純物領域17bと、ゲート電極28との表面にもシリサイド膜31が形成されている。
【0015】
次に、図2〜図22は、それぞれ、本発明の一実施形態による半導体装置100の製造プロセスを説明するための断面図である。
【0016】
まず、図2に示すように、シリコン基板11上にLOCOS(Local Oxidation of Silicon)法を用いて素子分離絶縁膜16を形成する。その後、熱酸化法を用いてSiO2からなる酸化膜41を形成する。
【0017】
次に、酸化膜41の表面と素子分離絶縁膜16の表面との所定領域にレジスト膜(図示せず)を形成した後、領域Aの所定領域にリン(P)をイオン注入することにより、リーチスルー領域12aを形成する。この後、レジスト膜を除去する。
【0018】
また、酸化膜41の表面および素子分離絶縁膜16の表面の領域B以外の領域にレジスト膜(図示せず)を形成した後、領域Bにリン(P)をイオン注入することにより、nウェル14を形成する。この後、レジスト膜を除去する。
【0019】
この後、酸化膜41の表面と素子分離絶縁膜16の表面との所定領域にレジスト膜(図示せず)を形成した後、ホウ素(B)イオンを注入することにより、素子分離絶縁膜16の下部に素子分離のためのpウェル13を形成する。この後、レジスト膜を除去する。
【0020】
そして、酸化膜41の表面と素子分離絶縁膜16の表面との全面に多結晶シリコン膜(図示せず)を形成した後、その多結晶シリコン膜をエッチングによりパターニングすることにより多結晶シリコン膜28aを形成する。この後、熱酸化法により、多結晶シリコン膜28aの上面上および側面上にSiO2からなる絶縁膜29を形成する。
【0021】
この後、酸化膜41の表面および素子分離絶縁膜16の表面の領域B以外の領域にレジスト膜(図示せず)を形成した後、シリコン基板11の領域Bの所定領域の表面にホウ素(B)をイオン注入する。これにより、nウェル14の多結晶シリコン膜28aが形成されない表面にLDD(Light Doped Drain)となる低濃度の不純物領域18aおよび18bが形成される。この後、レジスト膜を除去する。
【0022】
そして、図3に示すように、素子分離絶縁膜16と、絶縁膜29と、酸化膜41との表面の全面に、約30nm〜約70nmの厚みを有するSiO2からなる保護絶縁膜42を形成する。この保護絶縁膜42の厚みは、サブコレクタ領域12(図1参照)と、外部ベース層20および21(図1参照)とに不純物を導入する際の注入マスク(保護膜)として機能する厚みであればよい。
【0023】
次に、図4に示すように、保護絶縁膜42の所定領域にレジスト膜(図示せず)を形成した後、バイポーラトランジスタ1が形成される領域Aの所定領域にリン(P)をイオン注入することにより電気的に活性化するとともに、サブコレクタ領域12が形成される。このとき、リーチスルー領域12aと、サブコレクタ領域12とが電気的に接続される。リン(P)がイオン注入される際、プレーナ型バイポーラトランジスタ1が形成される領域Aに残っている保護絶縁膜42は、チャネリングの発生の防止および洗浄時の金属汚染抑制のための膜として機能する。この後、レジスト膜を除去する。
【0024】
この後、保護絶縁膜42の所定領域にレジスト膜(図示せず)を形成した後、サブコレクタ領域12が形成されるシリコン基板11の表面の所定領域にリン(P)をイオン注入することにより、コレクタ領域15が形成される。ここでも、保護絶縁膜42は、シリコン基板11の表面にイオン注入によるダメージが発生するのを抑制するための膜として機能する。この後、レジスト膜を除去する。また、保護絶縁膜42の表面を覆うように多結晶シリコン膜43を形成する。
【0025】
次に、図5に示すように、フォトリソグラフィ法を用いてレジスト膜44を形成した後、レジスト膜44をマスクとして、バイポーラトランジスタ1が形成されるシリコン基板11の表面の多結晶シリコン膜43をドライエッチング法により除去するとともに、保護絶縁膜42および酸化膜41をウェットエッチング法により除去する。この後、レジスト膜44を除去する。その結果、領域Aの所定の領域のシリコン基板11の表面が露出した状態となるとともに、領域Bには多結晶シリコン膜43および保護絶縁膜42が残された状態となる。
【0026】
次に、図6に示すように、領域Aおよび領域Bの表面上に、ホウ素(B)をドーピングしたシリコンゲルマニウム(SiGe)層をエピタキシャル成長させたエピタキシャル層19aを形成する。
【0027】
次に、図7に示すように、フォトリソグラフィ法を用いてレジスト膜45を形成した後、そのレジスト膜45をマスクとしてエピタキシャル層19aをエッチングすることにより不要な部分を除去する。このとき、領域Bの絶縁膜29を覆う保護絶縁膜42の側方を覆うように、エッチング残渣19bおよび43aが形成される。この後、レジスト膜45を除去する。
【0028】
次に、図8に示すように、減圧CVD法により、エピタキシャル層19aと、素子分離絶縁膜16と、保護絶縁膜42と、エッチング残渣19bおよび43aとの表面上にポリシリコン膜25aを形成した後、n型の不純物である砒素(As)またはリン(P)をポリシリコン膜25aにイオン注入する。これにより、ポリシリコン膜25aは、n+型のポリシリコン膜25aになる。
【0029】
次に、図9に示すように、ポリシリコン膜25aの表面上に、シリコン窒化膜47を形成する。そして、フォトリソグラフィ法を用いてシリコン窒化膜47の表面上にレジスト膜48(図10参照)を形成した後、ドライエッチング法によりシリコン窒化膜47およびポリシリコン膜25aを除去する。これにより、エピタキシャル層19a上の所定領域に、シリコン窒化膜47aおよびn+型の島状の構造を有するポリシリコンからなるエミッタ電極25が形成される。その後、レジスト膜48を除去する。
【0030】
次に、図11に示すように、フォトリソグラフィ法を用いてレジスト膜52を形成した後、塩素ガスまたはHBrガスを使用したドライエッチング法により、領域Bの保護絶縁膜42の側面に形成されたエッチング残渣19bおよび43aを除去する。この後、レジスト膜52を除去する。
【0031】
次に、図12に示すように、減圧CVD法により、領域Aのエピタキシャル層19aおよびシリコン窒化膜47aの表面と、領域Bの保護絶縁膜42の表面とを覆うようにシリコン酸化膜49を形成する。
【0032】
この後、ドライエッチング法により、シリコン酸化膜49をエッチングすることにより、領域Aのエミッタ電極25およびシリコン窒化膜47aの側方にサイドウォール絶縁膜26(図13参照)が形成されるとともに、領域Bに外側サイドウォール部分となる外側サイドウォール部分30a(図13参照)が形成される。
【0033】
次に、図14に示すように、領域Aの所定の領域にレジスト膜53を形成する。その後、酸化膜41および保護絶縁膜42をエッチングすることにより、領域Bの酸化膜41および保護絶縁膜42の所定の領域が除去される。これにより、図15に示すように、ゲート絶縁膜27が形成されるとともに保護絶縁膜42の多結晶シリコン膜28aの側方に位置する内側サイドウォール部分42aが形成される。なお、外側サイドウォール部分30aと、内側サイドウォール部分42aとによりサイドウォール絶縁膜60が形成される。この後、レジスト膜53を除去する。
【0034】
次に、本実施形態では、図16に示すように、領域A上のプレーナ型バイポーラトランジスタ1が形成される領域および領域B上の電界効果型トランジスタ2が形成される領域を覆うように、SiN膜(シリコン窒化膜)からなるカバー膜32aをシリコン基板11上に形成する。具体的には、素子分離絶縁膜16と、エピタキシャル層19aと、シリコン窒化膜47aが形成されたエミッタ電極25と、サイドウォール絶縁膜26と、リーチスルー領域12aと、絶縁膜29に覆われた多結晶シリコン膜28aと、サイドウォール絶縁膜60と、ソースとして機能する不純物領域18aおよびドレインとして機能する18bとを覆うように、SiN膜(シリコン窒化膜)からなるカバー膜32aをシリコン基板11上に形成する。
【0035】
次に、図17に示すように、領域Aおよび領域Bの所定の領域にレジスト膜54を形成する。その後、シリコン基板11上にヒ素(As)をイオン注入することにより、シリコン基板11上にn+型の高濃度の不純物領域12bが形成される。この後、レジスト膜54を除去する。
【0036】
次に、本実施形態では、図18に示すように、SiN膜からなるカバー膜32a上の所定の領域にレジスト膜55を形成する。その後、本実施形態では、領域A上のバイポーラトランジスタ1が形成される領域と、領域B上の電界効果型トランジスタ2が形成される領域とがカバー膜32aに覆われた状態で、プレーナ型バイポーラトランジスタ1の外部ベース層20および21が形成される領域と、電界効果型トランジスタ2のソースおよびドレインが形成される領域(不純物領域18aおよび18b)とに同時にホウ素(B)のイオン注入を行う。これにより、電界効果型トランジスタ2のソースとして機能する不純物領域17aおよびドレインとして機能する不純物領域17bが形成される。また、多結晶シリコン膜28a(図17参照)へのホウ素のイオン注入により、電界効果型トランジスタ2のゲート電極28が形成される。その後、SiN膜からなるカバー膜32a上に形成したレジスト膜55を除去する。
【0037】
その後、本実施形態では、プレーナ型バイポーラトランジスタ1と電界効果型トランジスタ2とが、カバー膜32aに覆われた状態で熱処理することによって、エミッタ電極25のn型の不純物をエピタキシャル層19a(図14参照)に拡散させることにより、エミッタ層22および真性ベース層19を形成する。
【0038】
この後、カバー膜32aおよびシリコン窒化膜47aを除去することによって、図19に示すような構造が得られる。
【0039】
この後、図20〜図22に示すように、上記した領域AおよびBに加えて、同一ウエハ上の別の領域Cを有している構造において、サリサイドプロセスによりシリサイド膜31を形成する。
【0040】
具体的には、図20に示すように、バイポーラトランジスタ1および電界効果型トランジスタ2の形成と同時に、領域Cにはラテラル(横型)のPNPトランジスタ3が形成されている。領域Bと領域Cとの境界部分のシリコン基板11上の素子分離絶縁膜16の下部には、pウェル13が形成されている。この素子分離絶縁膜16に隣接する領域の表面には、pウェル13aが形成されている。このpウェル13aの表面には、PNPトランジスタの基板電位固定用として機能するp+型の不純物領域34aが形成されている。また、pウェル13aおよび不純物領域34aに隣接する領域には、素子分離絶縁膜16aが形成されている。この素子分離絶縁膜16aに隣接するシリコン基板11の表面上にはnウェル14が形成されている。このnウェル14の表面の所定の領域には、p+型のエミッタとして機能する不純物領域34bと、p+型のコレクタとして機能する34cと、n+型のベース引き出しとして機能する不純物領域17cとが形成されている。また、p+型の不純物領域34bおよび34cと、n+型の不純物領域17cとは、素子分離絶縁膜16bにより素子分離されている。また、n+型の不純物領域17cに隣接する領域には、素子分離絶縁膜16cが形成されている。
【0041】
次に、図20に示した状態から、図21に示すように、バイポーラトランジスタ1、電界効果型トランジスタ2およびラテラル(横型)のPNPトランジスタ3が形成される領域(領域A、BおよびC)上にSiO2からなるTEOS膜(図示せず)を形成した後、そのTEOS膜の所定の領域をパターニングすることにより、シリサイド膜31を形成するための領域が開口される。そして、図22に示すように、コバルト(Co)またはチタン(Ti)からなるシリサイド膜31を各トランジスタの電極となる領域表面に形成する。
【0042】
このようにして、図1に示したような、本実施形態による半導体装置100が形成される。なお、図1では、領域Cは図示していない。
【0043】
本実施形態では、上記のように、プレーナ型のバイポーラトランジスタ1が形成される領域を覆うようにシリコン窒化膜からなるカバー膜32aを形成する工程と、その後、バイポーラトランジスタ1が形成される領域がカバー膜32aに覆われた状態で、バイポーラトランジスタ1が形成される領域にイオン注入する工程とを備えることによって、イオン注入する際にシリコン窒化膜の成分が基板に注入されにくいので、確実にイオンのみを注入することができる。これにより、バイポーラトランジスタ1が劣化するのを抑制することができる。
【0044】
また、本実施形態では、上記のように、イオン注入する工程の後に、バイポーラトランジスタ1を形成する領域をカバー膜32aで覆った状態で熱処理する工程を備えることによって、熱処理によるイオンの外部への拡散(外方拡散)を抑制することができる。また、カバー膜32aで覆うことにより、基板表面が荒れることを抑制することができる。
【0045】
また、本実施形態では、上記のように、外部ベース層20および21が形成される領域をカバー膜32aで覆った状態で、外部ベース層20および21を形成する領域にイオン注入することによって、外部ベース層20および21の表面が直接外側に露出しないので、外部ベース層20および21の表面を保護した状態でイオン注入することができる。これにより、表面荒れを抑制した外部ベース層20および21を形成することができる。
【0046】
また、本実施形態では、上記のように、バイポーラトランジスタ1を形成する領域および電界効果型トランジスタ2を形成する領域をカバー膜32aで覆った状態で、バイポーラトランジスタ1を形成する領域および電界効果型トランジスタ2を形成する領域に同時にイオン注入する工程を含むことによって、別個にイオン注入する場合と比べ、製造工程数の増加を抑制することができる。
【0047】
また、本実施形態では、上記のように、カバー膜32a上にレジスト膜を形成する工程と、その後、イオン注入する工程の後に、レジスト膜を除去する工程とを備えることによって、カバー膜32aにより、レジスト膜の除去に起因して基板の表面が荒れることを抑制することができる。
【0048】
また、本実施形態では、上記のように、バイポーラトランジスタ1を形成する領域および電界効果型トランジスタ2を形成する領域をカバー膜32aで覆った状態で熱処理する工程を備えることによって、熱処理によるイオンの外部への拡散(外方拡散)を抑制することができる。また、カバー膜32aで覆うことにより、基板表面が荒れることを抑制することができる。
【0049】
また、本実施形態では、上記のように、外部ベース層20および21と、ソースとして機能する不純物領域17aおよび18aと、ドレインとして機能する不純物領域17bおよび18bとを形成する領域をカバー膜32aで覆った状態で、同時にイオン注入する工程を含むことによって、バイポーラトランジスタ1の外部ベース層20および21と、電界効果型トランジスタ2のソースおよびドレインとを同時に形成することができるので、製造工程数の増加を抑制することができる。
【0050】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0051】
たとえば、上記実施形態では、本発明のバイポーラトランジスタの一例として、プレーナ型のバイポーラトランジスタを示したが、本発明はこれに限らず、プレーナ型のバイポーラトランジスタ以外のバイポーラトランジスタでも適用可能である。
【0052】
また、上記実施形態では、本発明の半導体素子の一例として、電界効果型トランジスタを示したが、本発明はこれに限らず、半導体素子として電界効果型トランジスタ以外の半導体素子でも適用可能である。
【0053】
また、上記実施形態では、本発明の一例として、プレーナ型のバイポーラトランジスタおよび電界効果型トランジスタにホウ素(B)のイオン注入する例を示したが、本発明はこれに限らず、プレーナ型のバイポーラトランジスタおよび電界効果型トランジスタにホウ素(B)以外のイオンを注入してもよい。
【0054】
また、上記実施形態では、領域Cにラテラル(横型)のPNPトランジスタを形成して、PNPトランジスタ上にシリサイド膜を形成する例を示したが、本発明はこれに限らず、領域Cに抵抗素子等の受動素子を形成してもよい。
【図面の簡単な説明】
【0055】
【図1】本発明の一実施形態による半導体装置の断面図である。
【図2】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図3】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図4】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図5】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図6】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図7】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図8】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図9】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図10】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図11】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図12】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図13】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図14】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図15】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図16】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図17】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図18】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図19】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図20】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図21】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図22】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【0056】
1 バイポーラトランジスタ
2 電界効果型トランジスタ(半導体素子)
11 シリコン基板(半導体基板)
17a、18a 不純物領域(ソース)
17b、18b 不純物領域(ドレイン)
20、21 外部ベース層
25 エミッタ電極
32a カバー膜
55 レジスト膜
100 半導体装置
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特に、半導体基板の表面にバイポーラトランジスタやCMOSトランジスタなどの複数の素子が形成された半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体基板の表面にバイポーラトランジスタやCMOSトランジスタなどの複数の素子が形成された半導体装置の製造方法が知られている(たとえば、特許文献1参照)。この特許文献1に開示された半導体装置の製造方法では、バイポーラトランジスタの外部ベース層が形成される領域やCMOSトランジスタのソースおよびドレインが形成される領域上にSiO2からなるカバー膜を形成し、そのカバー膜の上面からイオン注入を行っている。
【0003】
【特許文献1】特開2002−26033号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記のような従来の半導体装置の製造方法では、イオン注入する際に、SiO2膜に含まれているOが注入イオンと共にトランジスタ電極が形成される領域に注入されてしまうという現象があり、それが電極の形成不良を引き起こすという不都合がある。この結果、バイポーラトランジスタやCMOSトランジスタの特性が劣化する原因になるという問題点がある。
【0005】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0006】
この発明の半導体装置の製造方法は、半導体基板の第1領域上にバイポーラトランジスタを形成する工程と、バイポーラトランジスタが形成される領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、その後、バイポーラトランジスタが形成される第1領域がカバー膜に覆われた状態で、バイポーラトランジスタが形成される第1領域にイオン注入する工程とを備える。
【発明の効果】
【0007】
本発明では、上記のように、バイポーラトランジスタが形成される領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、その後、バイポーラトランジスタが形成される領域がカバー膜に覆われた状態で、バイポーラトランジスタが形成される領域にイオン注入する工程とを備えることによって、バイポーラトランジスタの表面が荒れるのを抑制することができる。また、イオン注入する際にシリコン窒化膜の成分は基板に注入されにくいので、O原子の混入の防止(ノックオン防止)をしながら確実にイオンのみを注入することができる。これにより、バイポーラトランジスタが劣化するのを抑制することができる。
【発明を実施するための最良の形態】
【0008】
以下、本発明の実施形態を図面に基づいて説明する。
【0009】
図1は、本発明の一実施形態による半導体装置100の断面図である。なお、本実施形態では、シリコン基板11の表面にnpn型のプレーナ型のバイポーラトランジスタ1とp型の電界効果型トランジスタ2とが形成される半導体装置100について説明する。なお、シリコン基板11は、本発明の「半導体基板」の一例であり、プレーナ型のバイポーラトランジスタ1は、本発明の「バイポーラトランジスタ」の一例であり、電界効果型トランジスタ2は、本発明の「半導体素子」の一例である。
【0010】
本実施形態による半導体装置100は、図1に示すように、プレーナ型のバイポーラトランジスタ1が形成される領域Aと、電界効果型トランジスタ2が形成される領域Bとから構成されている。p型のシリコン基板11の表面には、リーチスルー領域12aを含むn+型のサブコレクタ領域12、素子分離用のpウェル13およびnウェル14が形成されている。また、サブコレクタ領域12の表面には、n型のコレクタ領域15が形成されている。また、pウェル13の表面と、nウェル14およびシリコン基板11の表面とには、素子分離絶縁膜16が形成されている。
【0011】
また、プレーナ型のバイポーラトランジスタ1が形成される領域Aに位置するコレクタ領域15の表面上には、シリコンゲルマニウム(SiGe)からなるp型の真性ベース層19と、シリコンゲルマニウム(SiGe)からなるp+型の外部ベース層20および21とが形成されている。また、真性ベース層19の表面には、n型拡散層からなるエミッタ層22が形成されている。また、エミッタ層22の表面には、島状の構造を有するポリシリコンからなるn+型のエミッタ電極25が形成されている。また、エミッタ電極25の側方を覆うように、サイドウォール絶縁膜26が形成されている。
【0012】
また、外部ベース層20および21と、エミッタ電極25と、リーチスルー領域12aとの表面には、シリサイド膜31が形成されている。また、リーチスルー領域12aと、リーチスルー領域12aの上面部に形成されたシリサイド膜31との間には、n+型の高濃度の不純物領域12bが形成されている。
【0013】
また、電界効果型トランジスタ2が形成される領域Bに位置するnウェル14の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ2のソースとして機能するp+型の高濃度の不純物領域17aおよびp−型の低濃度の不純物領域18aと、ドレインとして機能するp+型の高濃度の不純物領域17bおよびp−型の低濃度の不純物領域18bとが形成されている。また、電界効果型トランジスタ2が形成される領域Bのシリコン基板11の表面にはゲート絶縁膜27を介してゲート電極28が形成されている。
【0014】
また、ゲート電極28の側方を覆うように絶縁膜29が形成されている。また、絶縁膜29の側方を覆うように、サイドウォール絶縁膜60が形成されている。このサイドウォール絶縁膜60は、絶縁膜からなる外側サイドウォール部分30aおよび絶縁膜からなる内側サイドウォール部分42aからなる。また、電界効果型トランジスタ2のソースとして機能する不純物領域17aおよびドレインとして機能する不純物領域17bと、ゲート電極28との表面にもシリサイド膜31が形成されている。
【0015】
次に、図2〜図22は、それぞれ、本発明の一実施形態による半導体装置100の製造プロセスを説明するための断面図である。
【0016】
まず、図2に示すように、シリコン基板11上にLOCOS(Local Oxidation of Silicon)法を用いて素子分離絶縁膜16を形成する。その後、熱酸化法を用いてSiO2からなる酸化膜41を形成する。
【0017】
次に、酸化膜41の表面と素子分離絶縁膜16の表面との所定領域にレジスト膜(図示せず)を形成した後、領域Aの所定領域にリン(P)をイオン注入することにより、リーチスルー領域12aを形成する。この後、レジスト膜を除去する。
【0018】
また、酸化膜41の表面および素子分離絶縁膜16の表面の領域B以外の領域にレジスト膜(図示せず)を形成した後、領域Bにリン(P)をイオン注入することにより、nウェル14を形成する。この後、レジスト膜を除去する。
【0019】
この後、酸化膜41の表面と素子分離絶縁膜16の表面との所定領域にレジスト膜(図示せず)を形成した後、ホウ素(B)イオンを注入することにより、素子分離絶縁膜16の下部に素子分離のためのpウェル13を形成する。この後、レジスト膜を除去する。
【0020】
そして、酸化膜41の表面と素子分離絶縁膜16の表面との全面に多結晶シリコン膜(図示せず)を形成した後、その多結晶シリコン膜をエッチングによりパターニングすることにより多結晶シリコン膜28aを形成する。この後、熱酸化法により、多結晶シリコン膜28aの上面上および側面上にSiO2からなる絶縁膜29を形成する。
【0021】
この後、酸化膜41の表面および素子分離絶縁膜16の表面の領域B以外の領域にレジスト膜(図示せず)を形成した後、シリコン基板11の領域Bの所定領域の表面にホウ素(B)をイオン注入する。これにより、nウェル14の多結晶シリコン膜28aが形成されない表面にLDD(Light Doped Drain)となる低濃度の不純物領域18aおよび18bが形成される。この後、レジスト膜を除去する。
【0022】
そして、図3に示すように、素子分離絶縁膜16と、絶縁膜29と、酸化膜41との表面の全面に、約30nm〜約70nmの厚みを有するSiO2からなる保護絶縁膜42を形成する。この保護絶縁膜42の厚みは、サブコレクタ領域12(図1参照)と、外部ベース層20および21(図1参照)とに不純物を導入する際の注入マスク(保護膜)として機能する厚みであればよい。
【0023】
次に、図4に示すように、保護絶縁膜42の所定領域にレジスト膜(図示せず)を形成した後、バイポーラトランジスタ1が形成される領域Aの所定領域にリン(P)をイオン注入することにより電気的に活性化するとともに、サブコレクタ領域12が形成される。このとき、リーチスルー領域12aと、サブコレクタ領域12とが電気的に接続される。リン(P)がイオン注入される際、プレーナ型バイポーラトランジスタ1が形成される領域Aに残っている保護絶縁膜42は、チャネリングの発生の防止および洗浄時の金属汚染抑制のための膜として機能する。この後、レジスト膜を除去する。
【0024】
この後、保護絶縁膜42の所定領域にレジスト膜(図示せず)を形成した後、サブコレクタ領域12が形成されるシリコン基板11の表面の所定領域にリン(P)をイオン注入することにより、コレクタ領域15が形成される。ここでも、保護絶縁膜42は、シリコン基板11の表面にイオン注入によるダメージが発生するのを抑制するための膜として機能する。この後、レジスト膜を除去する。また、保護絶縁膜42の表面を覆うように多結晶シリコン膜43を形成する。
【0025】
次に、図5に示すように、フォトリソグラフィ法を用いてレジスト膜44を形成した後、レジスト膜44をマスクとして、バイポーラトランジスタ1が形成されるシリコン基板11の表面の多結晶シリコン膜43をドライエッチング法により除去するとともに、保護絶縁膜42および酸化膜41をウェットエッチング法により除去する。この後、レジスト膜44を除去する。その結果、領域Aの所定の領域のシリコン基板11の表面が露出した状態となるとともに、領域Bには多結晶シリコン膜43および保護絶縁膜42が残された状態となる。
【0026】
次に、図6に示すように、領域Aおよび領域Bの表面上に、ホウ素(B)をドーピングしたシリコンゲルマニウム(SiGe)層をエピタキシャル成長させたエピタキシャル層19aを形成する。
【0027】
次に、図7に示すように、フォトリソグラフィ法を用いてレジスト膜45を形成した後、そのレジスト膜45をマスクとしてエピタキシャル層19aをエッチングすることにより不要な部分を除去する。このとき、領域Bの絶縁膜29を覆う保護絶縁膜42の側方を覆うように、エッチング残渣19bおよび43aが形成される。この後、レジスト膜45を除去する。
【0028】
次に、図8に示すように、減圧CVD法により、エピタキシャル層19aと、素子分離絶縁膜16と、保護絶縁膜42と、エッチング残渣19bおよび43aとの表面上にポリシリコン膜25aを形成した後、n型の不純物である砒素(As)またはリン(P)をポリシリコン膜25aにイオン注入する。これにより、ポリシリコン膜25aは、n+型のポリシリコン膜25aになる。
【0029】
次に、図9に示すように、ポリシリコン膜25aの表面上に、シリコン窒化膜47を形成する。そして、フォトリソグラフィ法を用いてシリコン窒化膜47の表面上にレジスト膜48(図10参照)を形成した後、ドライエッチング法によりシリコン窒化膜47およびポリシリコン膜25aを除去する。これにより、エピタキシャル層19a上の所定領域に、シリコン窒化膜47aおよびn+型の島状の構造を有するポリシリコンからなるエミッタ電極25が形成される。その後、レジスト膜48を除去する。
【0030】
次に、図11に示すように、フォトリソグラフィ法を用いてレジスト膜52を形成した後、塩素ガスまたはHBrガスを使用したドライエッチング法により、領域Bの保護絶縁膜42の側面に形成されたエッチング残渣19bおよび43aを除去する。この後、レジスト膜52を除去する。
【0031】
次に、図12に示すように、減圧CVD法により、領域Aのエピタキシャル層19aおよびシリコン窒化膜47aの表面と、領域Bの保護絶縁膜42の表面とを覆うようにシリコン酸化膜49を形成する。
【0032】
この後、ドライエッチング法により、シリコン酸化膜49をエッチングすることにより、領域Aのエミッタ電極25およびシリコン窒化膜47aの側方にサイドウォール絶縁膜26(図13参照)が形成されるとともに、領域Bに外側サイドウォール部分となる外側サイドウォール部分30a(図13参照)が形成される。
【0033】
次に、図14に示すように、領域Aの所定の領域にレジスト膜53を形成する。その後、酸化膜41および保護絶縁膜42をエッチングすることにより、領域Bの酸化膜41および保護絶縁膜42の所定の領域が除去される。これにより、図15に示すように、ゲート絶縁膜27が形成されるとともに保護絶縁膜42の多結晶シリコン膜28aの側方に位置する内側サイドウォール部分42aが形成される。なお、外側サイドウォール部分30aと、内側サイドウォール部分42aとによりサイドウォール絶縁膜60が形成される。この後、レジスト膜53を除去する。
【0034】
次に、本実施形態では、図16に示すように、領域A上のプレーナ型バイポーラトランジスタ1が形成される領域および領域B上の電界効果型トランジスタ2が形成される領域を覆うように、SiN膜(シリコン窒化膜)からなるカバー膜32aをシリコン基板11上に形成する。具体的には、素子分離絶縁膜16と、エピタキシャル層19aと、シリコン窒化膜47aが形成されたエミッタ電極25と、サイドウォール絶縁膜26と、リーチスルー領域12aと、絶縁膜29に覆われた多結晶シリコン膜28aと、サイドウォール絶縁膜60と、ソースとして機能する不純物領域18aおよびドレインとして機能する18bとを覆うように、SiN膜(シリコン窒化膜)からなるカバー膜32aをシリコン基板11上に形成する。
【0035】
次に、図17に示すように、領域Aおよび領域Bの所定の領域にレジスト膜54を形成する。その後、シリコン基板11上にヒ素(As)をイオン注入することにより、シリコン基板11上にn+型の高濃度の不純物領域12bが形成される。この後、レジスト膜54を除去する。
【0036】
次に、本実施形態では、図18に示すように、SiN膜からなるカバー膜32a上の所定の領域にレジスト膜55を形成する。その後、本実施形態では、領域A上のバイポーラトランジスタ1が形成される領域と、領域B上の電界効果型トランジスタ2が形成される領域とがカバー膜32aに覆われた状態で、プレーナ型バイポーラトランジスタ1の外部ベース層20および21が形成される領域と、電界効果型トランジスタ2のソースおよびドレインが形成される領域(不純物領域18aおよび18b)とに同時にホウ素(B)のイオン注入を行う。これにより、電界効果型トランジスタ2のソースとして機能する不純物領域17aおよびドレインとして機能する不純物領域17bが形成される。また、多結晶シリコン膜28a(図17参照)へのホウ素のイオン注入により、電界効果型トランジスタ2のゲート電極28が形成される。その後、SiN膜からなるカバー膜32a上に形成したレジスト膜55を除去する。
【0037】
その後、本実施形態では、プレーナ型バイポーラトランジスタ1と電界効果型トランジスタ2とが、カバー膜32aに覆われた状態で熱処理することによって、エミッタ電極25のn型の不純物をエピタキシャル層19a(図14参照)に拡散させることにより、エミッタ層22および真性ベース層19を形成する。
【0038】
この後、カバー膜32aおよびシリコン窒化膜47aを除去することによって、図19に示すような構造が得られる。
【0039】
この後、図20〜図22に示すように、上記した領域AおよびBに加えて、同一ウエハ上の別の領域Cを有している構造において、サリサイドプロセスによりシリサイド膜31を形成する。
【0040】
具体的には、図20に示すように、バイポーラトランジスタ1および電界効果型トランジスタ2の形成と同時に、領域Cにはラテラル(横型)のPNPトランジスタ3が形成されている。領域Bと領域Cとの境界部分のシリコン基板11上の素子分離絶縁膜16の下部には、pウェル13が形成されている。この素子分離絶縁膜16に隣接する領域の表面には、pウェル13aが形成されている。このpウェル13aの表面には、PNPトランジスタの基板電位固定用として機能するp+型の不純物領域34aが形成されている。また、pウェル13aおよび不純物領域34aに隣接する領域には、素子分離絶縁膜16aが形成されている。この素子分離絶縁膜16aに隣接するシリコン基板11の表面上にはnウェル14が形成されている。このnウェル14の表面の所定の領域には、p+型のエミッタとして機能する不純物領域34bと、p+型のコレクタとして機能する34cと、n+型のベース引き出しとして機能する不純物領域17cとが形成されている。また、p+型の不純物領域34bおよび34cと、n+型の不純物領域17cとは、素子分離絶縁膜16bにより素子分離されている。また、n+型の不純物領域17cに隣接する領域には、素子分離絶縁膜16cが形成されている。
【0041】
次に、図20に示した状態から、図21に示すように、バイポーラトランジスタ1、電界効果型トランジスタ2およびラテラル(横型)のPNPトランジスタ3が形成される領域(領域A、BおよびC)上にSiO2からなるTEOS膜(図示せず)を形成した後、そのTEOS膜の所定の領域をパターニングすることにより、シリサイド膜31を形成するための領域が開口される。そして、図22に示すように、コバルト(Co)またはチタン(Ti)からなるシリサイド膜31を各トランジスタの電極となる領域表面に形成する。
【0042】
このようにして、図1に示したような、本実施形態による半導体装置100が形成される。なお、図1では、領域Cは図示していない。
【0043】
本実施形態では、上記のように、プレーナ型のバイポーラトランジスタ1が形成される領域を覆うようにシリコン窒化膜からなるカバー膜32aを形成する工程と、その後、バイポーラトランジスタ1が形成される領域がカバー膜32aに覆われた状態で、バイポーラトランジスタ1が形成される領域にイオン注入する工程とを備えることによって、イオン注入する際にシリコン窒化膜の成分が基板に注入されにくいので、確実にイオンのみを注入することができる。これにより、バイポーラトランジスタ1が劣化するのを抑制することができる。
【0044】
また、本実施形態では、上記のように、イオン注入する工程の後に、バイポーラトランジスタ1を形成する領域をカバー膜32aで覆った状態で熱処理する工程を備えることによって、熱処理によるイオンの外部への拡散(外方拡散)を抑制することができる。また、カバー膜32aで覆うことにより、基板表面が荒れることを抑制することができる。
【0045】
また、本実施形態では、上記のように、外部ベース層20および21が形成される領域をカバー膜32aで覆った状態で、外部ベース層20および21を形成する領域にイオン注入することによって、外部ベース層20および21の表面が直接外側に露出しないので、外部ベース層20および21の表面を保護した状態でイオン注入することができる。これにより、表面荒れを抑制した外部ベース層20および21を形成することができる。
【0046】
また、本実施形態では、上記のように、バイポーラトランジスタ1を形成する領域および電界効果型トランジスタ2を形成する領域をカバー膜32aで覆った状態で、バイポーラトランジスタ1を形成する領域および電界効果型トランジスタ2を形成する領域に同時にイオン注入する工程を含むことによって、別個にイオン注入する場合と比べ、製造工程数の増加を抑制することができる。
【0047】
また、本実施形態では、上記のように、カバー膜32a上にレジスト膜を形成する工程と、その後、イオン注入する工程の後に、レジスト膜を除去する工程とを備えることによって、カバー膜32aにより、レジスト膜の除去に起因して基板の表面が荒れることを抑制することができる。
【0048】
また、本実施形態では、上記のように、バイポーラトランジスタ1を形成する領域および電界効果型トランジスタ2を形成する領域をカバー膜32aで覆った状態で熱処理する工程を備えることによって、熱処理によるイオンの外部への拡散(外方拡散)を抑制することができる。また、カバー膜32aで覆うことにより、基板表面が荒れることを抑制することができる。
【0049】
また、本実施形態では、上記のように、外部ベース層20および21と、ソースとして機能する不純物領域17aおよび18aと、ドレインとして機能する不純物領域17bおよび18bとを形成する領域をカバー膜32aで覆った状態で、同時にイオン注入する工程を含むことによって、バイポーラトランジスタ1の外部ベース層20および21と、電界効果型トランジスタ2のソースおよびドレインとを同時に形成することができるので、製造工程数の増加を抑制することができる。
【0050】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0051】
たとえば、上記実施形態では、本発明のバイポーラトランジスタの一例として、プレーナ型のバイポーラトランジスタを示したが、本発明はこれに限らず、プレーナ型のバイポーラトランジスタ以外のバイポーラトランジスタでも適用可能である。
【0052】
また、上記実施形態では、本発明の半導体素子の一例として、電界効果型トランジスタを示したが、本発明はこれに限らず、半導体素子として電界効果型トランジスタ以外の半導体素子でも適用可能である。
【0053】
また、上記実施形態では、本発明の一例として、プレーナ型のバイポーラトランジスタおよび電界効果型トランジスタにホウ素(B)のイオン注入する例を示したが、本発明はこれに限らず、プレーナ型のバイポーラトランジスタおよび電界効果型トランジスタにホウ素(B)以外のイオンを注入してもよい。
【0054】
また、上記実施形態では、領域Cにラテラル(横型)のPNPトランジスタを形成して、PNPトランジスタ上にシリサイド膜を形成する例を示したが、本発明はこれに限らず、領域Cに抵抗素子等の受動素子を形成してもよい。
【図面の簡単な説明】
【0055】
【図1】本発明の一実施形態による半導体装置の断面図である。
【図2】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図3】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図4】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図5】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図6】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図7】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図8】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図9】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図10】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図11】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図12】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図13】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図14】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図15】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図16】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図17】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図18】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図19】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図20】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図21】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図22】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【0056】
1 バイポーラトランジスタ
2 電界効果型トランジスタ(半導体素子)
11 シリコン基板(半導体基板)
17a、18a 不純物領域(ソース)
17b、18b 不純物領域(ドレイン)
20、21 外部ベース層
25 エミッタ電極
32a カバー膜
55 レジスト膜
100 半導体装置
【特許請求の範囲】
【請求項1】
半導体基板の第1領域上にバイポーラトランジスタを形成する工程と、
前記バイポーラトランジスタが形成される第1領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、
その後、前記第1領域が前記カバー膜に覆われた状態で、前記第1領域にイオン注入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項2】
前記イオン注入する工程の後に、前記第1領域が前記カバー膜に覆われた状態で熱処理する工程をさらに備えることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記バイポーラトランジスタは、外部ベース層を含み、
前記イオン注入する工程は、前記外部ベース層が形成される領域が前記カバー膜に覆われた状態で、前記外部ベース層が形成される領域にイオン注入する工程を含むことを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記半導体基板の前記第1領域とは異なる第2領域上に半導体素子を形成する工程をさらに備え、
前記カバー膜を形成する工程は、前記第1領域および前記第2領域を覆うように前記カバー膜を形成する工程を含み、
前記イオン注入する工程は、前記第1領域および前記第2領域が前記カバー膜に覆われた状態で、前記第1領域および前記第2領域に同時にイオン注入する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記カバー膜上にレジスト膜を形成する工程と、
その後、前記イオン注入する工程の後に、前記レジスト膜を除去する工程とをさらに備えることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記レジスト膜を除去する工程の後に、前記バイポーラトランジスタが形成される第1領域および前記半導体素子が形成される第2領域が前記カバー膜に覆われた状態で熱処理する工程をさらに備えることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記バイポーラトランジスタは、外部ベース層を含み、
前記半導体素子は、ソースおよびドレインを含む電界効果型トランジスタであり、
前記イオン注入する工程は、前記外部ベース層が形成される第1領域と前記ソースおよびドレインが形成される第2領域とが前記カバー膜に覆われた状態で、前記外部ベース層が形成される第1領域および前記ソースおよびドレインが形成される第2領域に同時にイオン注入する工程を含むことを特徴とする請求項4〜6のいずれか1項に記載の半導体装置の製造方法。
【請求項8】
前記バイポーラトランジスタは、島状の構造を有するポリシリコンからなるエミッタ電極を含むことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
半導体基板の第1領域上にバイポーラトランジスタを形成する工程と、
前記バイポーラトランジスタが形成される第1領域を覆うようにシリコン窒化膜からなるカバー膜を形成する工程と、
その後、前記第1領域が前記カバー膜に覆われた状態で、前記第1領域にイオン注入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項2】
前記イオン注入する工程の後に、前記第1領域が前記カバー膜に覆われた状態で熱処理する工程をさらに備えることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記バイポーラトランジスタは、外部ベース層を含み、
前記イオン注入する工程は、前記外部ベース層が形成される領域が前記カバー膜に覆われた状態で、前記外部ベース層が形成される領域にイオン注入する工程を含むことを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記半導体基板の前記第1領域とは異なる第2領域上に半導体素子を形成する工程をさらに備え、
前記カバー膜を形成する工程は、前記第1領域および前記第2領域を覆うように前記カバー膜を形成する工程を含み、
前記イオン注入する工程は、前記第1領域および前記第2領域が前記カバー膜に覆われた状態で、前記第1領域および前記第2領域に同時にイオン注入する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記カバー膜上にレジスト膜を形成する工程と、
その後、前記イオン注入する工程の後に、前記レジスト膜を除去する工程とをさらに備えることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記レジスト膜を除去する工程の後に、前記バイポーラトランジスタが形成される第1領域および前記半導体素子が形成される第2領域が前記カバー膜に覆われた状態で熱処理する工程をさらに備えることを特徴とする請求項5に記載の半導体装置の製造方法。
【請求項7】
前記バイポーラトランジスタは、外部ベース層を含み、
前記半導体素子は、ソースおよびドレインを含む電界効果型トランジスタであり、
前記イオン注入する工程は、前記外部ベース層が形成される第1領域と前記ソースおよびドレインが形成される第2領域とが前記カバー膜に覆われた状態で、前記外部ベース層が形成される第1領域および前記ソースおよびドレインが形成される第2領域に同時にイオン注入する工程を含むことを特徴とする請求項4〜6のいずれか1項に記載の半導体装置の製造方法。
【請求項8】
前記バイポーラトランジスタは、島状の構造を有するポリシリコンからなるエミッタ電極を含むことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
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【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2009−246117(P2009−246117A)
【公開日】平成21年10月22日(2009.10.22)
【国際特許分類】
【出願番号】特願2008−90478(P2008−90478)
【出願日】平成20年3月31日(2008.3.31)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
【公開日】平成21年10月22日(2009.10.22)
【国際特許分類】
【出願日】平成20年3月31日(2008.3.31)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
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