【課題】高速動作が可能でかつ、ＥＳＤ耐性の高い化合物半導体素子及びその製造方法を提供すること。
【解決手段】本発明に係る化合物半導体素子は、電界効果トランジスタ又はヘテロ接合バイポーラトランジスタからなるトランジスタ部と、トランジスタ部と並列に接続されたＥＳＤ保護部１１４と、を備え、ＥＳＤ保護部１１４は、第１導電型の不純物を含有する第１及び第２の半導体層１０９、１１３と、第１及び第２の半導体層１０９、１１３の間に形成され、第１及び第２の半導体層１０９、１１３の禁制帯幅よりも禁制帯幅が広く、かつ、不純物濃度が１×１０^１７ｃｍ^−３以下である第３の半導体層１１１と、を備えるものである。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅に、Ｊ−ＦＥＴを入力としバイポーラトランジスタを出力とする増幅素子に、バックゲート構造のＪ−ＦＥＴを用いると、バックゲート−半導体基板間の容量が、増幅素子の入出力間の寄生容量（ミラー容量）となり、増幅素子の入力ロスが増大する問題に対し有効な半導体装置を提供する。
【解決手段】接地されたｐ型半導体基板11にｐ型半導体層12を積層し、ｐ型半導体層12にｎ型チャネル領域22を有するＪ−ＦＥＴと、ｎ型コレクタ領域33ｂを有するバイポーラトランジスタを設けた増幅素子とする。これにより、増幅素子の入出力間の寄生容量が発生しなくなるため、ミラー容量による入力ロスの増大を防止できる。また、Ｊ−ＦＥＴのチャネル領域は、エミツタ拡散31と同時に形成できるため、ＩＤＳＳＳや、ピンチオフ電圧が安定し、増幅素子としての消費電流のばらつきが低減し、生産性が向上する。 （もっと読む）

半導体スイッチング素子は、ワイドバンドギャップパワートランジスタと、前記パワートランジスタと並列に接続されたワイドバンドギャップサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。前記半導体スイッチング素子の、オン状態での出力電流のほぼすべては、前記パワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときには、前記パワートランジスタのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中に期待されるドレイン−ソース電圧に対応し得る。その一方で、前記半導体スイッチング素子は、さらに、オン状態で、前記パワートランジスタのドレイン−ソース電圧が第二の（より高い）電圧範囲内にあるときには、出力電流が、前記サージ電流トランジスタ、および前記パワートランジスタのチャネルの両方を通って流れるように構成される。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】単一半導体基板上にＨＢＴおよびＦＥＴのような異なる種類の複数デバイスを形成するに適した化合物半導体基板を提供する。
【解決手段】第１半導体１１０と、第１半導体上に形成された、電子捕獲中心または正孔捕獲中心を有するキャリアトラップ層１３０と、キャリアトラップ層上にエピタキシャル成長され、自由電子または自由正孔が移動するチャネルとして機能する第２半導体１４４と、第２半導体上にエピタキシャル成長したＮ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層体、または前記第２半導体上にエピタキシャル成長したＰ型半導体／Ｎ型半導体／Ｐ型半導体で表される積層体を含む第３半導体１６０とを備える半導体基板。 （もっと読む）

【課題】ＨＥＭＴ用エピタキシャル層の移動度を低下させることのない、電気特性の良いトランジスタ素子用エピタキシャルウェハを製造することができるトランジスタ素子用エピタキシャルウェハの製造方法を提供する。
【解決手段】基板２上に高電子移動度トランジスタ用エピタキシャル層３を形成し、高電子移動度トランジスタ用エピタキシャル層３上に、ヘテロバイポーラトランジスタ用エピタキシャル層４を形成するトランジスタ素子用エピタキシャルウェハ１の製造方法において、高電子移動度トランジスタ用エピタキシャル層３を、成長温度６００℃以上７５０℃以下、Ｖ／III比１０以上１５０以下で成長させ、ヘテロバイポーラトランジスタ用エピタキシャル層４を、高電子移動度トランジスタ用エピタキシャル層３の成長温度よりも低温で成長させる方法である。 （もっと読む）

【課題】静電破壊保護回路の大きさを変えることなく、保持電圧を向上させることができ、保持電圧の制御を可能とする静電破壊保護回路を提供する。
【解決手段】ベース領域12の表面に、エミッタ領域6近傍からコレクタ端子側1へベース領域より不純物濃度が高いＰ型拡散領域２０を備える構造とすることで、保持電圧を増加させることができ、Ｐ型拡散領域の長さにより保持電圧の値を設定することができる。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 （もっと読む）

【課題】電子デバイスのスイッチング速度等の性能を向上させる。半導体基板の結晶性を向上させる。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層上に設けられる阻害層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合している化合物半導体とを備え、阻害層はＳｉ_ｘＧｅ_１−ｘ結晶層にまで貫通する開口を有し、かつ化合物半導体の結晶成長を阻害する半導体基板を提供する。また、上記開口の内部でＳｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合する化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】製造後に電流増幅率ｈＦＥ特性を変化させることができるバイポーラトランジスタを備えた半導体装置を提供する。
【解決手段】Ｐ型半導体層１に、Ｎ型拡散層からなるコレクタ３、Ｐ型拡散層からなるベース５、Ｎ電型拡散層からなるエミッタ７が形成されてバイポーラトランジスタが形成されている。そのバイポーラトランジスタはベース５上及びコレクタ３にゲート絶縁膜９を介してゲート電極１１を備えている。コレクタ３にはコレクタ配線１３が接続されている。ベース５にはベース配線１５が接続されている。エミッタ７にはエミッタ配線１７が接続されている。ゲート電極１１にはゲート電極配線１９が接続されている。配線１３，１５，１７，１９は互いに電気的に絶縁されている。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１０１の上に順時積層されたｎ⁺型ＧａＮ層１０３及びｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７と、ＨＢＴ領域１２１のｎ⁺型ＧａＮ層１０３と電気的に接続されたコレクタ電極１１４と、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５と電気的に接続されたベース電極１１３と、ＨＢＴ領域１２１のｎ型ＡｌＧａＮ層１０７と電気的に接続されたエミッタ電極１１２と、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７と電気的に接続されたソース電極１０９及びドレイン電極１１１と、ｎ型ＡｌＧａＮ層１０７の上に形成されたゲート電極１１０とを備える。 （もっと読む）

【課題】線形性に優れた半導体抵抗素子を提供する。
【解決手段】本発明の半導体装置は、ＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成されるＨＢＴ１３０と、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子１２０とを備え、半導体抵抗素子１２０は、ヘリウム不純物を含む。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】光信号により起動制御が可能な電源回路及び光受信回路を提供する。
【解決手段】半導体基板の上に設けられ、光信号を電気信号に変換する起動回路と、前記半導体基板の上に設けられ、電源投入時に非起動状態であるバイアス回路と、を備え、前記起動回路は、ｐ型半導体領域と、前記ｐ型半導体領域と接して設けられたｎ型半導体領域と、を有し、前記ｐ型半導体領域は、前記バイアス回路と電気的に接続され、前記ｎ型半導体領域は、前記バイアス回路の電源と電気的に接続され、前記バイアス回路は、前記起動回路を流れる電流により起動状態となることを特徴とする電源回路が提供される。 （もっと読む）

【課題】ＥＳＤ耐量の高い半導体装置を提供する。
【解決手段】半導体基板表面に設けられた半導体基板よりも不純物濃度が高いＰＷ層２４と、半導体基板表面にＰＷ層２４と接して設けられた半導体基板よりも不純物濃度が高いＮＷ層２３と、ＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｐ＋ベース層５と、ＮＷ層２３内の半導体基板表面に設けられたＮＷ層よりも不純物濃度が高いｎ＋コレクタ２層と、ｐ＋ベース層５とｎ＋コレクタ層２の間に位置しＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｎ＋エミッタ層６と、ｎ＋コレクタ層２とＰＷ層２４の間にｎ＋コレクタ層２と接して設けられたｎ＋コレクタ層２より不純物濃度が低くＮＷ層２３より不純物濃度が高いｎ±層１０を有する半導体装置とした。 （もっと読む）