半導体装置及びその製造方法
【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にフォトダイオードとトランジスタとが同一基板上に形成される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、部品の実装面積の削減要求が高まりを受けて、異なる特性を有する複数の素子を１つの半導体基板上に形成することが行われている。例えば、ＮＰＮトランジスタと、ＤＭＯＳ（Double-Diffused MOS）トランジスタと、フォトダイオードと、が同一半導体基板上に形成される例がある。ここで、ＮＰＮトランジスタ、ＤＭＯＳトランジスタ、フォトダイオードは、いずれも埋め込み層にアンチモン（Sb）とボロン（B）を利用する。しかし、埋め込み層における不純物濃度や、埋め込み層のせり上がり量は、素子によって異なる。そのため、異なる特性を有する素子を複数有する場合には、素子毎に異なるレチクルが必要になり、工程数及び製造コストが増大する問題がある。
【０００３】
特許文献１、２を参照して、この問題について具体的に説明する。特許文献１では、バイポーラトランジスタの構造が開示されている。このバイポーラトランジスタは、コレクタ埋め込み層が高濃度領域と低濃度領域とにより構成される。特許文献１では、この濃度の異なる埋め込み層を形成するために、別途レチクル及び工程を追加する。
【０００４】
また、特許文献２では、広い開口部を有するレイアウトパターンと、スリット状開口部を有するレイアウトパターンと、を用いて半導体基板に不純物を注入する。これにより、特許文献２では、不純物濃度の異なるＣＭＯＳトランジスタのウェル領域を同一工程で形成する。なお、特許文献３、４においても特許文献２と同様の技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−２０８２６４号公報
【特許文献２】特開平１１−１１１８５５号公報
【特許文献３】特開２００３−２２８４６６号公報
【特許文献４】特開２００４−１５２０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２では、不純物濃度を制御する対象がＭＯＳトランジスタのウェル領域である。そのため、特許文献２では、２つのウェル領域の不純物濃度をそれぞれ均一化する必要がある。そのため、スリット状に形成された開口部の間隔が不純物濃度の均一化が可能な範囲に制限される問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置の製造方法は、フォトダイオードとトランジスタとが同一半導体基板上に形成される半導体装置の製造方法であって、半導体基板の表面に第１の酸化膜を形成する第１の酸化膜形成ステップと、前記フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、前記トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、前記第１の酸化膜を除去して、前記半導体基板の表面を露出させて、エピタキシャル成長により前記第１の不純物を含む埋め込み層及び前記埋め込み層の上層のエピタキシャル層を形成するエピタキシャル成長ステップと、前記エピタキシャル層の表面に前記トランジスタを形成するトランジスタ形成ステップと、を有する。
【０００８】
本発明にかかる半導体装置の製造方法によれば、異なる不純物濃度の埋め込み層を工程を追加することなく形成することができる。
【発明の効果】
【０００９】
本発明にかかる半導体装置の製造方法によれば、異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体装置のフロアプランの一例である。
【図２】実施の形態１にかかる第１の製造工程を示す半導体装置の断面図である。
【図３】実施の形態１にかかる第２の製造工程を示す半導体装置の断面図である。
【図４】実施の形態１にかかる第３の製造工程を示す半導体装置の断面図である。
【図５】実施の形態１にかかる第４の製造工程を示す半導体装置の断面図である。
【図６】実施の形態１にかかる第５の製造工程を示す半導体装置の断面図である。
【図７】実施の形態１にかかる第６の製造工程を示す半導体装置の断面図である。
【図８】実施の形態１にかかる第７の製造工程を示す半導体装置の断面図である。
【図９】実施の形態１にかかる第８の製造工程を示す半導体装置の断面図である。
【図１０】実施の形態１にかかる第９の製造工程を示す半導体装置の断面図である。
【図１１】実施の形態１にかかる第１０の製造工程を示す半導体装置の断面図である。
【図１２】実施の形態１にかかる第１１の製造工程を示す半導体装置の断面図である。
【図１３】実施の形態１にかかる第１２の製造工程を示す半導体装置の断面図である。
【図１４】実施の形態１にかかる第１３の製造工程を示す半導体装置の断面図である。
【図１５】実施の形態１にかかる第１４の製造工程を示す半導体装置の断面図である。
【図１６】従来の半導体装置のフォトダイオード部の断面図である。
【図１７】図１６の断面図のＸ１−Ｘ２に沿った不純物濃度分布を示す図である。
【図１８】実施の形態１にかかる半導体装置のフォトダイオード部の断面図である。
【図１９】図１８の断面図のＹ１−Ｙ２に沿った不純物濃度分布を示す図である。
【図２０】図１８の断面図のＺ１−Ｚ２に沿った不純物濃度分布を示す図である。
【発明を実施するための形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下では、フォトダイオードとトランジスタとが一つの半導体基板上に混載される半導体装置を例に具体的な本発明の態様について説明する。しかし、本発明は、混載される素子の種類により制限されるものではなく、異なる不純物濃度の埋め込み層を有する半導体装置の製造に適用することが可能である。
【００１２】
図１に実施の形態１にかかる半導体装置のフロアプランの一例を示す。図１に示すように、実施の形態１にかかる半導体装置は、フォトダイオード形成領域１、内部回路形成領域２、出力段回路形成領域３、４を有する。
【００１３】
フォトダイオード形成領域１にはフォトダイオードＰＤが形成される。内部回路形成領域２には、所定の信号処理を行うアナログ回路或いはデジタル回路が形成される。この内部回路は、ＮＰＮトランジスタとＤＭＯＳトランジスタとの少なくとも一方を含むものとする。出力段回路形成領域３には出力段回路を構成するＮＰＮトランジスタが形成される。出力段回路形成領域４には出力段回路を構成するＤＭＯＳトランジスタが形成される。そして、半導体基板上に形成される各素子は、素子分離領域により分離されるものとする。
【００１４】
続いて、実施の形態１にかかる半導体装置の製造方法について説明する。実施の形態１にかかる半導体装置では、フォトダイオードＰＤ、ＮＰＮトランジスタ及びＤＭＯＳトランジスタがそれぞれ埋め込み層を有する。そして、フォトダイオードＰＤの埋め込み層は、ＮＰＮトランジスタ及びＤＭＯＳトランジスタの埋め込み層よりも不純物濃度が低く、かつ、せり上がり量が少ないことを特徴の一つとする。そして、実施の形態１にかかる半導体装置は、不純物濃度及びせり上がり量が異なる埋め込み層をレチクル及び工程を追加することなく形成する。そこで、以下において、実施の形態１にかかる半導体装置の製造方法を製造工程順（図２〜図１５）に沿って説明する。なお、図２〜図１５では、図面の右側から左側に向かって、フォトダイオードＰＤ、ＮＰＮトランジスタ、ＤＭＯＳトランジスタ、素子分離領域の順で半導体装置の断面図を並べた。
【００１５】
まず、図２に第１の工程における実施の形態１にかかる半導体装置の断面図を示す。第１の工程では、熱酸化処理によりＰサブ基板１０の表面に酸化膜１１を形成する（第１の酸化膜形成ステップ）。そして、酸化膜１１の上層にフォトレジストを形成する。このフォトレジストは、ＮＰＮトランジスタとＤＭＯＳトランジスタの上層の酸化膜１１を除去し、かつ、フォトダイオードＰＤの上層の酸化膜１１にはストライプ形状に開口部を設け、素子分離領域の上層の酸化膜１１は残るように形成される。なお、工程における開口部は、第１の間隔（例えば、２μｍの開口が８μｍの間隔で設けられる）で設けられる。そして、フォトレジストをマスクとして利用してマスクされていない部分の酸化膜１１をエッチングする。エッチングにより酸化膜１１が除去された部分は、開口部１２となり、Ｐサブ基板１０が露出する（第１の開口部形成ステップ）。そして、露出したＰサブ基板１０に対して埋め込み層を構成するための第１の不純物（例えば、アンチモンＳｂ）をイオン注入により注入し、第１の不純物領域１３を形成する（第１の不純物注入ステップ）。
【００１６】
次いで、図３に第２の工程における実施の形態１にかかる半導体装置の断面図を示す。第２の工程では、加熱処理により、第１の不純物領域１３に注入した不純物を熱拡散させて第２の不純物領域１３ａを形成する（第１の熱拡散ステップ）。この第１の熱拡散ステップにより、第１の工程において分離して設けられていたフォトダイオードの第１の不純物領域１３は、連続した領域となる。また、第２の工程では、第１の熱拡散ステップを行うための加熱処理を利用して、半導体基板上に第２の酸化膜１１ａを形成する（第２の酸化膜形成ステップ）。なお、フォトダイオードＰＤと、素子分離領域の上層には、前の工程において形成した第１の酸化膜１１が残っているため、この領域に形成される第２の酸化膜１１ａは、第１の酸化膜１１を含む。また、フォトダイオードＰＤの上層の第２の酸化膜１１ａは、第１の開口部１２に相当する位置に窪み１２ａを有する。
【００１７】
次いで、図４に第３の工程における実施の形態１にかかる半導体装置の断面図を示す。第３の工程では、第２の酸化膜１１ａの上層にフォトレジストを形成する。そして、当該フォトレジストのうちフォトダイオードの上層及び素子分離領域の上層に形成されるフォトレジストに第２の開口部１４ａと第３の開口部１４ｂの形状に相当するパターンをパターニングする。その後、フォトレジストをマスクとして第２の酸化膜１１ａをエッチングする。これにより、第２の酸化膜１１ａの一部が除去され第２の開口部１４ａ及び第３の開口部１４ｂが形成される（第２の開口部形成ステップ）。第２の開口部１４ａは、第１の間隔よりも狭い第２の間隔（例えば、２μｍの開口部が３μｍの間隔で設けられる）で形成される。また、第３の開口部１４ｂは、素子分離領域において、不純物の埋め込み層を形成すべき領域に設けられる。そして、第３の工程では、第２の開口部１４ａと第３の開口部１４ｂに対してボロンがイオン注入される（第２の不純物注入ステップ）。ボロンが注入された不純物領域を第２の不純物領域１５と称す。
【００１８】
次いで、図５に第４の工程における実施の形態１にかかる半導体装置の断面図を示す。第４の工程では、加熱処理により、第２の不純物領域１５を拡散させる（第２の熱拡散ステップ）。第２の熱拡散ステップにより、第２の不純物領域１５は広がり、第３の工程において分離していたフォトダイオードＰＤの第２の不純物領域１５は互いに連続した領域となる。
【００１９】
次いで、図６に第５の工程における実施の形態１にかかる半導体装置の断面図を示す。第５の工程では、まず、エッチングにより半導体基板全面の酸化膜を除去する（酸化膜除去ステップ）。そして、エッチング後の半導体基板の表面にＮ型半導体をエピタキシャル成長させる。このエピタキシャル成長は、例えば、ソースとしてＳｉＨＣＬ３を供給し、ドーパントとしてＰＨ３を用いる。エピタキシャル成長工程により、半導体基板の表面にエピタキシャル層１６が形成される。また、エピタキシャル成長工程により、第２の不純物領域１５はさらに拡散し、第２の不純物領域１５ａとなる。また、エピタキシャル層１６に食い込む形で第１の不純物領域１３ａが拡散して埋め込み層１３ｂが形成される。ここで、フォトダイオードＰＤに形成される埋め込み層１３ｂは、ＮＰＮトランジスタ及びＤＭＯＳトランジスタに形成される埋め込み層１３ｂよりもエピタキシャル層１６側へのせり上がり量が少ない。フォトダイオードＰＤに形成される埋め込み層１３ｂは、ＮＰＮトランジスタ及びＤＭＯＳトランジスタに形成される埋め込み層１３ｂよりも不純物濃度が低濃度となる。
【００２０】
次いで、図７に第６の工程における実施の形態１にかかる半導体装置の断面図を示す。第６の工程では、熱酸化処理により半導体基板の全面に酸化膜１７を形成する。続いて、酸化膜１７をパターニングして、ＮＰＮトランジスタのコレクタウォール部分の開口部１８と素子分離領域のカラム領域部分の開口部１９を形成する。そして、開口部１８に対してはリンをイオン注入し、開口部１９に対してはボロンを注入する。リンが注入された部分を不純物領域２０と称し、ボロンが注入された部分を不純物領域２１と称す。
【００２１】
次いで、図８に第７の工程における実施の形態１にかかる半導体装置の断面図を示す。第７の工程では、まず、エッチングにより半導体基板表面の酸化膜１７を除去する。ついで、第７の工程では、加熱処理により、不純物領域２０に注入されているリンと、不純物領域２１に注入されているボロンと、を拡散させる。この加熱拡散処理により不純物領域２０はコレクタウォール２０ａとなり、不純物領域２１は絶縁ボロン領域２１ａとなる。
【００２２】
次いで、図９に第８の工程における実施の形態１にかかる半導体装置の断面図を示す。第８の工程では、ロコス（ＬＯＣＯＳ）酸化膜２２を形成する。このロコス酸化膜２２は、過熱処理により半導体基板表面に酸化膜を形成する。続いて、ＤＭＯＳトランジスタの表面及びＰＮＰトランジスタの表面のうちベース領域とコレクタ領域とを形成する予定の領域を露出させるように酸化膜を除去する。これにより、ロコス酸化膜２２が形成される。
【００２３】
次いで、図１０に第９の工程における実施の形態１にかかる半導体装置の断面図を示す。第９の工程では、まず、ＰＮＰトランジスタのベース領域及びＤＭＯＳトランジスタのベース領域に相当する領域に開口部を有するフォトレジストを形成する。その後、当該開口部に対してボロンを注入する。そして、加熱処理により注入したボロンを拡散させる。これにより、ＮＰＮトランジスタのベース領域２３とＤＭＯＳトランジスタのベース領域２４が形成される。その後、フォトレジストを除去する。なお。第９の工程では、フォトダイオードＰＤの基板表面（ロコス酸化膜２２の下部）にリンが注入される。
【００２４】
次いで、図１１に第１０の工程における実施の形態１にかかる半導体装置の断面図を示す。第１０の工程では、まず、エッチングにより半導体基板表面の酸化膜を除去する。この除去工程は、半導体基板表面のクリーニングを行うものである。その後、第１０の工程では、過熱処理により、ゲート酸化膜２５を形成する。このゲート酸化膜は、ロコス酸化膜２２が形成されていない半導体基板の表面に形成される。
【００２５】
次いで、図１２に第１１の工程における実施の形態１にかかる半導体装置の断面図を示す。第１１の工程では、まず、ＮＰＮトランジスタのエミッタ領域に相当する部分のゲート酸化膜を除去して開口部を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法により半導体基板表面にポリシリコン２７を堆積する。そして、当該開口部に対してヒ素を注入し、その後過熱拡散処理を行うことでエミッタ領域２６を形成する。
【００２６】
次いで、図１３に第１２の工程における実施の形態１にかかる半導体装置の断面図を示す。第１２の工程では、ＮＰＮトランジスタのエミッタ領域とＤＭＯＳトランジスタのゲート電極とに堆積されたポリシリコン２７をパターニングする。つまり、第１２の工程では、これら２つの領域以外の領域に堆積されたポリシリコン２７を除去する。
【００２７】
次いで、図１４に第１３の工程における実施の形態１にかかる半導体装置の断面図を示す。第１３の工程では、イオン注入を行う前にイオン注入を行うべき領域に開口部を有するフォトレジストを形成する。例えば、ＮＰＮトランジスタのコレクタ領域の開口部とＤＭＯＳトランジスタのベース領域のうちゲート電極の近傍には、高濃度Ｎ型半導体領域（Ｎ＋コンタクト領域）を形成するためにヒ素イオンを注入する。そのため、ヒ素イオンの注入工程を行う前には、これらの領域に開口部を有するフォトレジストを形成する。また、ＮＰＮトランジスタのベース領域の開口部及びＤＭＯＳトランジスタの高濃度Ｎ型半導体領域の外側の領域には、高濃度Ｐ型半導体領域（Ｐ＋コンタクト領域）を形成するためにフッ化ボロンイオンを注入する。そのため、フッ化ボロンイオンの注入工程を行う前には、これらの領域に開口部を有するフォトレジストを形成する。図１４では、ＮＰＮトランジスタには、ベース領域２３にＰ＋コンタクト領域２８が形成され、コレクタウォール２０ａにＮ＋コンタクト領域２９が形成される。また、ＤＭＯＳトランジスタのベース領域２４には、ゲート電極側にＮ＋コンタクト領域３０が形成され、Ｎ＋コンタクト領域３０の外側にＰ＋コンタクト領域３１が形成される。
【００２８】
次いで、図１５に第１４の工程における実施の形態１にかかる半導体装置の断面図を示す。第１４の工程では、まず、ＣＶＤ法により層間酸化膜３２を体積させる。そして、Ｎ＋コンタクト領域２９、３０及びＰ＋コンタクト領域２８、３１が露出ように当該層間酸化膜３２に開口部を設ける。続いて、当該開口部に金属配線を堆積させる。さらに、堆積させた金属配線をパターニングして回路を構成する配線を形成する。図１４に示す例では、配線３３がＮＰＮトランジスタのベース領域２３に設けられたＰ＋コンタクト領域２８に接続され、配線３４がＮＰＮトランジスタのエミッタ領域２６と接続されるポリシリコン２７に接続され、配線３５がＮＰＮトランジスタのコレクタウォール２０ａに設けられたＮ＋コンタクト領域２９に接続される。また、配線３６がＤＭＯＳトランジスタのＮ＋コンタクト領域３０と及びＰ＋コンタクト領域３１に接続される。
【００２９】
なお、上記半導体装置の製造方法の工程の説明では説明を省略したが、ＤＭＯＳトランジスタには図示しない領域においてドレインの引き出し領域を有する。また、フォトダイオードＰＤにおいても、埋め込み層と表面の配線とを接続する引き出し領域を有する。
【００３０】
上記説明のような工程を経て実施の形態１にかかる半導体装置が形成される。ここで、実施の形態１にかかる半導体装置の埋め込み層の不純物濃度の分布についてより詳細に説明する。
【００３１】
まず、実施の形態１にかかる半導体装置におけるスリット状のマスクパターンを利用しない場合（ベタのマスクパターンを利用した場合）の従来の半導体装置を比較例として説明する。従来の半導体装置のフォトダイオードＰＤの断面図を図１６に示す。図１６に示すように、ベタのマスクパターンを利用した場合、埋め込み層は、半導体基板の表面からの深さが同一の面の不純物濃度が均一になる。
【００３２】
続いて、図１６に示すＸ１−Ｘ２に沿った断面の不純物の濃度分布を図１７に示す。図１７に示すように、従来の半導体装置では、深さＤ１から深さＤ２の領域のアンチモンの濃度が高くなる。そして、アンチモンの濃度の最高値はＣ２となる。また、ボロンの濃度の最高値はＣ２よりも低いＣ１となる。
【００３３】
続いて、実施の形態１にかかる半導体装置のフォトダイオードＰＤの断面図を図１８に示す。図１８に示すように、実施の形態１にかかる半導体装置では、埋め込み部の上面及び仮面が波形になっている。このような形状であることから、実施の形態１にかかる半導体装置の埋め込み層は、半導体基板の表面から深さが同一の面の不純物濃度が不均一になる。フォトダイオードでは、不純物濃度が不均一であっても、特性に影響を与えない。
【００３４】
続いて、図１８に示すＹ１−Ｙ２に沿った断面（埋め込み層の厚さが最も厚くなる部分）の不純物の濃度分布を図１９に示し、Ｚ１−Ｚ２に沿った断面（埋め込み層の厚さが最も薄くなるなる部分）の不純物の濃度分布を図２０に示す。図１９、２０を比べると、アンチモン濃度がボロン濃度よりも高くなる領域の厚さは、Ｚ１−Ｚ２に沿った断面の方が薄くなる。また、図１９、２０では、比較対象として従来の半導体装置におけるアンチモン濃度の最高値Ｃ２とボロン濃度の最高値Ｃ１とを示した。図１９、２０を参照すると、いずれの領域においてもアンチモン濃度とボロン濃度は、従来の半導体装置よりも低くなっていることがわかる。
【００３５】
上記説明より、実施の形態１にかかる半導体装置では、スリット状のマスクパターンを酸化膜と、ベタのマスクパターン領域（図２のＮＰＮトランジスタ及びＤＭＯＳトランジスタが形成される領域）とを形成することで、イオン注入を一工程で行っても異なる不純物濃度の埋め込み層を形成することができる。つまり、異なる不純物濃度の埋め込み領域を形成するために工程を追加する必要がなくなる。
【００３６】
またスリット状のマスクパターンを利用して形成された埋め込み層は、不純物のピーク濃度が低く、せり上がり量が小さくなる。このような埋め込み層をフォトダイオードＰＤの受光部として形成した場合、フォトダイオードＰＤの受光可能な深さ（エピタキシャル層１６及び第２の不純物領域１５ａ）を広げ、受光感度を向上させることができる。つまり、実施の形態１にかかる半導体装置は、他の素子の特性劣化を防止しながらフォトダイオードＰＤの特性を向上さ、かつ、工程数の増加を防止することができる。
【００３７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００３８】
１ フォトダイオード形成領域
２ 内部回路形成領域
３、４ 出力段回路形成領域
１０ サブ基板
１１、１１ａ 酸化膜
１２ 開口部
１３、１３ａ 不純物領域
１３ｂ 埋め込み層
１４ａ、１４ｂ 開口部
１５、１５ａ 不純物領域
１６ エピタキシャル層
１７ 酸化膜
１８、１９ 開口部
２０ 不純物領域
２０ａ コレクタウォール
２１ 不純物領域
２１ａ 絶縁ボロン領域
２２ ロコス酸化膜
２３、２４ ベース領域
２５ ゲート酸化膜
２６ エミッタ領域
２７ ポリシリコン
２８、３１ Ｐ＋コンタクト領域
２９、３０ Ｎ＋コンタクト領域
３２ 層間酸化膜
３３〜３６ 配線
３４ 配線
３５ 配線
３５ コレクタウォール
ＰＤ フォトダイオード
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にフォトダイオードとトランジスタとが同一基板上に形成される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、部品の実装面積の削減要求が高まりを受けて、異なる特性を有する複数の素子を１つの半導体基板上に形成することが行われている。例えば、ＮＰＮトランジスタと、ＤＭＯＳ（Double-Diffused MOS）トランジスタと、フォトダイオードと、が同一半導体基板上に形成される例がある。ここで、ＮＰＮトランジスタ、ＤＭＯＳトランジスタ、フォトダイオードは、いずれも埋め込み層にアンチモン（Sb）とボロン（B）を利用する。しかし、埋め込み層における不純物濃度や、埋め込み層のせり上がり量は、素子によって異なる。そのため、異なる特性を有する素子を複数有する場合には、素子毎に異なるレチクルが必要になり、工程数及び製造コストが増大する問題がある。
【０００３】
特許文献１、２を参照して、この問題について具体的に説明する。特許文献１では、バイポーラトランジスタの構造が開示されている。このバイポーラトランジスタは、コレクタ埋め込み層が高濃度領域と低濃度領域とにより構成される。特許文献１では、この濃度の異なる埋め込み層を形成するために、別途レチクル及び工程を追加する。
【０００４】
また、特許文献２では、広い開口部を有するレイアウトパターンと、スリット状開口部を有するレイアウトパターンと、を用いて半導体基板に不純物を注入する。これにより、特許文献２では、不純物濃度の異なるＣＭＯＳトランジスタのウェル領域を同一工程で形成する。なお、特許文献３、４においても特許文献２と同様の技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−２０８２６４号公報
【特許文献２】特開平１１−１１１８５５号公報
【特許文献３】特開２００３−２２８４６６号公報
【特許文献４】特開２００４−１５２０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２では、不純物濃度を制御する対象がＭＯＳトランジスタのウェル領域である。そのため、特許文献２では、２つのウェル領域の不純物濃度をそれぞれ均一化する必要がある。そのため、スリット状に形成された開口部の間隔が不純物濃度の均一化が可能な範囲に制限される問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置の製造方法は、フォトダイオードとトランジスタとが同一半導体基板上に形成される半導体装置の製造方法であって、半導体基板の表面に第１の酸化膜を形成する第１の酸化膜形成ステップと、前記フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、前記トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、前記第１の酸化膜を除去して、前記半導体基板の表面を露出させて、エピタキシャル成長により前記第１の不純物を含む埋め込み層及び前記埋め込み層の上層のエピタキシャル層を形成するエピタキシャル成長ステップと、前記エピタキシャル層の表面に前記トランジスタを形成するトランジスタ形成ステップと、を有する。
【０００８】
本発明にかかる半導体装置の製造方法によれば、異なる不純物濃度の埋め込み層を工程を追加することなく形成することができる。
【発明の効果】
【０００９】
本発明にかかる半導体装置の製造方法によれば、異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体装置のフロアプランの一例である。
【図２】実施の形態１にかかる第１の製造工程を示す半導体装置の断面図である。
【図３】実施の形態１にかかる第２の製造工程を示す半導体装置の断面図である。
【図４】実施の形態１にかかる第３の製造工程を示す半導体装置の断面図である。
【図５】実施の形態１にかかる第４の製造工程を示す半導体装置の断面図である。
【図６】実施の形態１にかかる第５の製造工程を示す半導体装置の断面図である。
【図７】実施の形態１にかかる第６の製造工程を示す半導体装置の断面図である。
【図８】実施の形態１にかかる第７の製造工程を示す半導体装置の断面図である。
【図９】実施の形態１にかかる第８の製造工程を示す半導体装置の断面図である。
【図１０】実施の形態１にかかる第９の製造工程を示す半導体装置の断面図である。
【図１１】実施の形態１にかかる第１０の製造工程を示す半導体装置の断面図である。
【図１２】実施の形態１にかかる第１１の製造工程を示す半導体装置の断面図である。
【図１３】実施の形態１にかかる第１２の製造工程を示す半導体装置の断面図である。
【図１４】実施の形態１にかかる第１３の製造工程を示す半導体装置の断面図である。
【図１５】実施の形態１にかかる第１４の製造工程を示す半導体装置の断面図である。
【図１６】従来の半導体装置のフォトダイオード部の断面図である。
【図１７】図１６の断面図のＸ１−Ｘ２に沿った不純物濃度分布を示す図である。
【図１８】実施の形態１にかかる半導体装置のフォトダイオード部の断面図である。
【図１９】図１８の断面図のＹ１−Ｙ２に沿った不純物濃度分布を示す図である。
【図２０】図１８の断面図のＺ１−Ｚ２に沿った不純物濃度分布を示す図である。
【発明を実施するための形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下では、フォトダイオードとトランジスタとが一つの半導体基板上に混載される半導体装置を例に具体的な本発明の態様について説明する。しかし、本発明は、混載される素子の種類により制限されるものではなく、異なる不純物濃度の埋め込み層を有する半導体装置の製造に適用することが可能である。
【００１２】
図１に実施の形態１にかかる半導体装置のフロアプランの一例を示す。図１に示すように、実施の形態１にかかる半導体装置は、フォトダイオード形成領域１、内部回路形成領域２、出力段回路形成領域３、４を有する。
【００１３】
フォトダイオード形成領域１にはフォトダイオードＰＤが形成される。内部回路形成領域２には、所定の信号処理を行うアナログ回路或いはデジタル回路が形成される。この内部回路は、ＮＰＮトランジスタとＤＭＯＳトランジスタとの少なくとも一方を含むものとする。出力段回路形成領域３には出力段回路を構成するＮＰＮトランジスタが形成される。出力段回路形成領域４には出力段回路を構成するＤＭＯＳトランジスタが形成される。そして、半導体基板上に形成される各素子は、素子分離領域により分離されるものとする。
【００１４】
続いて、実施の形態１にかかる半導体装置の製造方法について説明する。実施の形態１にかかる半導体装置では、フォトダイオードＰＤ、ＮＰＮトランジスタ及びＤＭＯＳトランジスタがそれぞれ埋め込み層を有する。そして、フォトダイオードＰＤの埋め込み層は、ＮＰＮトランジスタ及びＤＭＯＳトランジスタの埋め込み層よりも不純物濃度が低く、かつ、せり上がり量が少ないことを特徴の一つとする。そして、実施の形態１にかかる半導体装置は、不純物濃度及びせり上がり量が異なる埋め込み層をレチクル及び工程を追加することなく形成する。そこで、以下において、実施の形態１にかかる半導体装置の製造方法を製造工程順（図２〜図１５）に沿って説明する。なお、図２〜図１５では、図面の右側から左側に向かって、フォトダイオードＰＤ、ＮＰＮトランジスタ、ＤＭＯＳトランジスタ、素子分離領域の順で半導体装置の断面図を並べた。
【００１５】
まず、図２に第１の工程における実施の形態１にかかる半導体装置の断面図を示す。第１の工程では、熱酸化処理によりＰサブ基板１０の表面に酸化膜１１を形成する（第１の酸化膜形成ステップ）。そして、酸化膜１１の上層にフォトレジストを形成する。このフォトレジストは、ＮＰＮトランジスタとＤＭＯＳトランジスタの上層の酸化膜１１を除去し、かつ、フォトダイオードＰＤの上層の酸化膜１１にはストライプ形状に開口部を設け、素子分離領域の上層の酸化膜１１は残るように形成される。なお、工程における開口部は、第１の間隔（例えば、２μｍの開口が８μｍの間隔で設けられる）で設けられる。そして、フォトレジストをマスクとして利用してマスクされていない部分の酸化膜１１をエッチングする。エッチングにより酸化膜１１が除去された部分は、開口部１２となり、Ｐサブ基板１０が露出する（第１の開口部形成ステップ）。そして、露出したＰサブ基板１０に対して埋め込み層を構成するための第１の不純物（例えば、アンチモンＳｂ）をイオン注入により注入し、第１の不純物領域１３を形成する（第１の不純物注入ステップ）。
【００１６】
次いで、図３に第２の工程における実施の形態１にかかる半導体装置の断面図を示す。第２の工程では、加熱処理により、第１の不純物領域１３に注入した不純物を熱拡散させて第２の不純物領域１３ａを形成する（第１の熱拡散ステップ）。この第１の熱拡散ステップにより、第１の工程において分離して設けられていたフォトダイオードの第１の不純物領域１３は、連続した領域となる。また、第２の工程では、第１の熱拡散ステップを行うための加熱処理を利用して、半導体基板上に第２の酸化膜１１ａを形成する（第２の酸化膜形成ステップ）。なお、フォトダイオードＰＤと、素子分離領域の上層には、前の工程において形成した第１の酸化膜１１が残っているため、この領域に形成される第２の酸化膜１１ａは、第１の酸化膜１１を含む。また、フォトダイオードＰＤの上層の第２の酸化膜１１ａは、第１の開口部１２に相当する位置に窪み１２ａを有する。
【００１７】
次いで、図４に第３の工程における実施の形態１にかかる半導体装置の断面図を示す。第３の工程では、第２の酸化膜１１ａの上層にフォトレジストを形成する。そして、当該フォトレジストのうちフォトダイオードの上層及び素子分離領域の上層に形成されるフォトレジストに第２の開口部１４ａと第３の開口部１４ｂの形状に相当するパターンをパターニングする。その後、フォトレジストをマスクとして第２の酸化膜１１ａをエッチングする。これにより、第２の酸化膜１１ａの一部が除去され第２の開口部１４ａ及び第３の開口部１４ｂが形成される（第２の開口部形成ステップ）。第２の開口部１４ａは、第１の間隔よりも狭い第２の間隔（例えば、２μｍの開口部が３μｍの間隔で設けられる）で形成される。また、第３の開口部１４ｂは、素子分離領域において、不純物の埋め込み層を形成すべき領域に設けられる。そして、第３の工程では、第２の開口部１４ａと第３の開口部１４ｂに対してボロンがイオン注入される（第２の不純物注入ステップ）。ボロンが注入された不純物領域を第２の不純物領域１５と称す。
【００１８】
次いで、図５に第４の工程における実施の形態１にかかる半導体装置の断面図を示す。第４の工程では、加熱処理により、第２の不純物領域１５を拡散させる（第２の熱拡散ステップ）。第２の熱拡散ステップにより、第２の不純物領域１５は広がり、第３の工程において分離していたフォトダイオードＰＤの第２の不純物領域１５は互いに連続した領域となる。
【００１９】
次いで、図６に第５の工程における実施の形態１にかかる半導体装置の断面図を示す。第５の工程では、まず、エッチングにより半導体基板全面の酸化膜を除去する（酸化膜除去ステップ）。そして、エッチング後の半導体基板の表面にＮ型半導体をエピタキシャル成長させる。このエピタキシャル成長は、例えば、ソースとしてＳｉＨＣＬ３を供給し、ドーパントとしてＰＨ３を用いる。エピタキシャル成長工程により、半導体基板の表面にエピタキシャル層１６が形成される。また、エピタキシャル成長工程により、第２の不純物領域１５はさらに拡散し、第２の不純物領域１５ａとなる。また、エピタキシャル層１６に食い込む形で第１の不純物領域１３ａが拡散して埋め込み層１３ｂが形成される。ここで、フォトダイオードＰＤに形成される埋め込み層１３ｂは、ＮＰＮトランジスタ及びＤＭＯＳトランジスタに形成される埋め込み層１３ｂよりもエピタキシャル層１６側へのせり上がり量が少ない。フォトダイオードＰＤに形成される埋め込み層１３ｂは、ＮＰＮトランジスタ及びＤＭＯＳトランジスタに形成される埋め込み層１３ｂよりも不純物濃度が低濃度となる。
【００２０】
次いで、図７に第６の工程における実施の形態１にかかる半導体装置の断面図を示す。第６の工程では、熱酸化処理により半導体基板の全面に酸化膜１７を形成する。続いて、酸化膜１７をパターニングして、ＮＰＮトランジスタのコレクタウォール部分の開口部１８と素子分離領域のカラム領域部分の開口部１９を形成する。そして、開口部１８に対してはリンをイオン注入し、開口部１９に対してはボロンを注入する。リンが注入された部分を不純物領域２０と称し、ボロンが注入された部分を不純物領域２１と称す。
【００２１】
次いで、図８に第７の工程における実施の形態１にかかる半導体装置の断面図を示す。第７の工程では、まず、エッチングにより半導体基板表面の酸化膜１７を除去する。ついで、第７の工程では、加熱処理により、不純物領域２０に注入されているリンと、不純物領域２１に注入されているボロンと、を拡散させる。この加熱拡散処理により不純物領域２０はコレクタウォール２０ａとなり、不純物領域２１は絶縁ボロン領域２１ａとなる。
【００２２】
次いで、図９に第８の工程における実施の形態１にかかる半導体装置の断面図を示す。第８の工程では、ロコス（ＬＯＣＯＳ）酸化膜２２を形成する。このロコス酸化膜２２は、過熱処理により半導体基板表面に酸化膜を形成する。続いて、ＤＭＯＳトランジスタの表面及びＰＮＰトランジスタの表面のうちベース領域とコレクタ領域とを形成する予定の領域を露出させるように酸化膜を除去する。これにより、ロコス酸化膜２２が形成される。
【００２３】
次いで、図１０に第９の工程における実施の形態１にかかる半導体装置の断面図を示す。第９の工程では、まず、ＰＮＰトランジスタのベース領域及びＤＭＯＳトランジスタのベース領域に相当する領域に開口部を有するフォトレジストを形成する。その後、当該開口部に対してボロンを注入する。そして、加熱処理により注入したボロンを拡散させる。これにより、ＮＰＮトランジスタのベース領域２３とＤＭＯＳトランジスタのベース領域２４が形成される。その後、フォトレジストを除去する。なお。第９の工程では、フォトダイオードＰＤの基板表面（ロコス酸化膜２２の下部）にリンが注入される。
【００２４】
次いで、図１１に第１０の工程における実施の形態１にかかる半導体装置の断面図を示す。第１０の工程では、まず、エッチングにより半導体基板表面の酸化膜を除去する。この除去工程は、半導体基板表面のクリーニングを行うものである。その後、第１０の工程では、過熱処理により、ゲート酸化膜２５を形成する。このゲート酸化膜は、ロコス酸化膜２２が形成されていない半導体基板の表面に形成される。
【００２５】
次いで、図１２に第１１の工程における実施の形態１にかかる半導体装置の断面図を示す。第１１の工程では、まず、ＮＰＮトランジスタのエミッタ領域に相当する部分のゲート酸化膜を除去して開口部を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法により半導体基板表面にポリシリコン２７を堆積する。そして、当該開口部に対してヒ素を注入し、その後過熱拡散処理を行うことでエミッタ領域２６を形成する。
【００２６】
次いで、図１３に第１２の工程における実施の形態１にかかる半導体装置の断面図を示す。第１２の工程では、ＮＰＮトランジスタのエミッタ領域とＤＭＯＳトランジスタのゲート電極とに堆積されたポリシリコン２７をパターニングする。つまり、第１２の工程では、これら２つの領域以外の領域に堆積されたポリシリコン２７を除去する。
【００２７】
次いで、図１４に第１３の工程における実施の形態１にかかる半導体装置の断面図を示す。第１３の工程では、イオン注入を行う前にイオン注入を行うべき領域に開口部を有するフォトレジストを形成する。例えば、ＮＰＮトランジスタのコレクタ領域の開口部とＤＭＯＳトランジスタのベース領域のうちゲート電極の近傍には、高濃度Ｎ型半導体領域（Ｎ＋コンタクト領域）を形成するためにヒ素イオンを注入する。そのため、ヒ素イオンの注入工程を行う前には、これらの領域に開口部を有するフォトレジストを形成する。また、ＮＰＮトランジスタのベース領域の開口部及びＤＭＯＳトランジスタの高濃度Ｎ型半導体領域の外側の領域には、高濃度Ｐ型半導体領域（Ｐ＋コンタクト領域）を形成するためにフッ化ボロンイオンを注入する。そのため、フッ化ボロンイオンの注入工程を行う前には、これらの領域に開口部を有するフォトレジストを形成する。図１４では、ＮＰＮトランジスタには、ベース領域２３にＰ＋コンタクト領域２８が形成され、コレクタウォール２０ａにＮ＋コンタクト領域２９が形成される。また、ＤＭＯＳトランジスタのベース領域２４には、ゲート電極側にＮ＋コンタクト領域３０が形成され、Ｎ＋コンタクト領域３０の外側にＰ＋コンタクト領域３１が形成される。
【００２８】
次いで、図１５に第１４の工程における実施の形態１にかかる半導体装置の断面図を示す。第１４の工程では、まず、ＣＶＤ法により層間酸化膜３２を体積させる。そして、Ｎ＋コンタクト領域２９、３０及びＰ＋コンタクト領域２８、３１が露出ように当該層間酸化膜３２に開口部を設ける。続いて、当該開口部に金属配線を堆積させる。さらに、堆積させた金属配線をパターニングして回路を構成する配線を形成する。図１４に示す例では、配線３３がＮＰＮトランジスタのベース領域２３に設けられたＰ＋コンタクト領域２８に接続され、配線３４がＮＰＮトランジスタのエミッタ領域２６と接続されるポリシリコン２７に接続され、配線３５がＮＰＮトランジスタのコレクタウォール２０ａに設けられたＮ＋コンタクト領域２９に接続される。また、配線３６がＤＭＯＳトランジスタのＮ＋コンタクト領域３０と及びＰ＋コンタクト領域３１に接続される。
【００２９】
なお、上記半導体装置の製造方法の工程の説明では説明を省略したが、ＤＭＯＳトランジスタには図示しない領域においてドレインの引き出し領域を有する。また、フォトダイオードＰＤにおいても、埋め込み層と表面の配線とを接続する引き出し領域を有する。
【００３０】
上記説明のような工程を経て実施の形態１にかかる半導体装置が形成される。ここで、実施の形態１にかかる半導体装置の埋め込み層の不純物濃度の分布についてより詳細に説明する。
【００３１】
まず、実施の形態１にかかる半導体装置におけるスリット状のマスクパターンを利用しない場合（ベタのマスクパターンを利用した場合）の従来の半導体装置を比較例として説明する。従来の半導体装置のフォトダイオードＰＤの断面図を図１６に示す。図１６に示すように、ベタのマスクパターンを利用した場合、埋め込み層は、半導体基板の表面からの深さが同一の面の不純物濃度が均一になる。
【００３２】
続いて、図１６に示すＸ１−Ｘ２に沿った断面の不純物の濃度分布を図１７に示す。図１７に示すように、従来の半導体装置では、深さＤ１から深さＤ２の領域のアンチモンの濃度が高くなる。そして、アンチモンの濃度の最高値はＣ２となる。また、ボロンの濃度の最高値はＣ２よりも低いＣ１となる。
【００３３】
続いて、実施の形態１にかかる半導体装置のフォトダイオードＰＤの断面図を図１８に示す。図１８に示すように、実施の形態１にかかる半導体装置では、埋め込み部の上面及び仮面が波形になっている。このような形状であることから、実施の形態１にかかる半導体装置の埋め込み層は、半導体基板の表面から深さが同一の面の不純物濃度が不均一になる。フォトダイオードでは、不純物濃度が不均一であっても、特性に影響を与えない。
【００３４】
続いて、図１８に示すＹ１−Ｙ２に沿った断面（埋め込み層の厚さが最も厚くなる部分）の不純物の濃度分布を図１９に示し、Ｚ１−Ｚ２に沿った断面（埋め込み層の厚さが最も薄くなるなる部分）の不純物の濃度分布を図２０に示す。図１９、２０を比べると、アンチモン濃度がボロン濃度よりも高くなる領域の厚さは、Ｚ１−Ｚ２に沿った断面の方が薄くなる。また、図１９、２０では、比較対象として従来の半導体装置におけるアンチモン濃度の最高値Ｃ２とボロン濃度の最高値Ｃ１とを示した。図１９、２０を参照すると、いずれの領域においてもアンチモン濃度とボロン濃度は、従来の半導体装置よりも低くなっていることがわかる。
【００３５】
上記説明より、実施の形態１にかかる半導体装置では、スリット状のマスクパターンを酸化膜と、ベタのマスクパターン領域（図２のＮＰＮトランジスタ及びＤＭＯＳトランジスタが形成される領域）とを形成することで、イオン注入を一工程で行っても異なる不純物濃度の埋め込み層を形成することができる。つまり、異なる不純物濃度の埋め込み領域を形成するために工程を追加する必要がなくなる。
【００３６】
またスリット状のマスクパターンを利用して形成された埋め込み層は、不純物のピーク濃度が低く、せり上がり量が小さくなる。このような埋め込み層をフォトダイオードＰＤの受光部として形成した場合、フォトダイオードＰＤの受光可能な深さ（エピタキシャル層１６及び第２の不純物領域１５ａ）を広げ、受光感度を向上させることができる。つまり、実施の形態１にかかる半導体装置は、他の素子の特性劣化を防止しながらフォトダイオードＰＤの特性を向上さ、かつ、工程数の増加を防止することができる。
【００３７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００３８】
１ フォトダイオード形成領域
２ 内部回路形成領域
３、４ 出力段回路形成領域
１０ サブ基板
１１、１１ａ 酸化膜
１２ 開口部
１３、１３ａ 不純物領域
１３ｂ 埋め込み層
１４ａ、１４ｂ 開口部
１５、１５ａ 不純物領域
１６ エピタキシャル層
１７ 酸化膜
１８、１９ 開口部
２０ 不純物領域
２０ａ コレクタウォール
２１ 不純物領域
２１ａ 絶縁ボロン領域
２２ ロコス酸化膜
２３、２４ ベース領域
２５ ゲート酸化膜
２６ エミッタ領域
２７ ポリシリコン
２８、３１ Ｐ＋コンタクト領域
２９、３０ Ｎ＋コンタクト領域
３２ 層間酸化膜
３３〜３６ 配線
３４ 配線
３５ 配線
３５ コレクタウォール
ＰＤ フォトダイオード
【特許請求の範囲】
【請求項１】
フォトダイオードとトランジスタとが同一半導体基板上に形成される半導体装置の製造方法であって、
半導体基板の表面に第１の酸化膜を形成する第１の酸化膜形成ステップと、
前記フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、前記トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部形成ステップと、
前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、
前記第１の不純物を熱拡散させる第１の熱拡散ステップと、
前記第１の酸化膜を除去して、前記半導体基板の表面を露出させて、エピタキシャル成長により前記第１の不純物を含む埋め込み層及び前記埋め込み層の上層のエピタキシャル層を形成するエピタキシャル成長ステップと、
前記エピタキシャル層の表面に前記トランジスタを形成するトランジスタ形成ステップと、
を有する半導体装置の製造方法。
【請求項２】
前記第１の熱拡散ステップに次いで、
前記半導体基板の表面に第２の酸化膜を形成する第２の酸化膜形成ステップと、
前記第１の領域に形成された前記第２の酸化膜の一部を除去して前記第１の間隔よりも狭い第２の間隔で第２の開口部を形成する第２の開口部形成ステップと、
前記第２の酸化膜をマスクとして利用して前記第２の開口部に対して第２の不純物を注入する第２の不純物注入ステップと、
前記第２の不純物を熱拡散させる第２の熱拡散ステップと、を有し、
前記第２の酸化膜を除去した後に前記エピタキシャル成長ステップを行う請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み層は、前記第１の領域においては前記半導体基板の表面からの深さが同一の面において不純物濃度が不均一であり、前記第２の領域においては前記半導体装置の表面からの深さが同一の面において不純物濃度が均一である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み層の前記半導体基板のＰサブ領域からのせり上がり量は、前記第１の領域の方が前記第２の領域よりも小さい請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み層における不純物濃度は、前記第１の領域の方が前記第２の領域よりも低い請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の不純物と前記第２の不純物は、逆の導電型の不純物である請求項２乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板はＰ型の半導体基板であり、前記第１の不純物はＮ型の不純物であり、前記第２の不純物はＰ型の不純物であり、前記エピタキシャル層はＮ型の半導体である請求項２乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の開口部及び前記第２の開口部は、ストライプ形状を有する請求項２乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
フォトダイオードとトランジスタとが同一半導体基板上に形成される半導体装置の製造方法であって、
半導体基板の表面に第１の酸化膜を形成する第１の酸化膜形成ステップと、
前記フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、前記トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部形成ステップと、
前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、
前記第１の不純物を熱拡散させる第１の熱拡散ステップと、
前記第１の酸化膜を除去して、前記半導体基板の表面を露出させて、エピタキシャル成長により前記第１の不純物を含む埋め込み層及び前記埋め込み層の上層のエピタキシャル層を形成するエピタキシャル成長ステップと、
前記エピタキシャル層の表面に前記トランジスタを形成するトランジスタ形成ステップと、
を有する半導体装置の製造方法。
【請求項２】
前記第１の熱拡散ステップに次いで、
前記半導体基板の表面に第２の酸化膜を形成する第２の酸化膜形成ステップと、
前記第１の領域に形成された前記第２の酸化膜の一部を除去して前記第１の間隔よりも狭い第２の間隔で第２の開口部を形成する第２の開口部形成ステップと、
前記第２の酸化膜をマスクとして利用して前記第２の開口部に対して第２の不純物を注入する第２の不純物注入ステップと、
前記第２の不純物を熱拡散させる第２の熱拡散ステップと、を有し、
前記第２の酸化膜を除去した後に前記エピタキシャル成長ステップを行う請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み層は、前記第１の領域においては前記半導体基板の表面からの深さが同一の面において不純物濃度が不均一であり、前記第２の領域においては前記半導体装置の表面からの深さが同一の面において不純物濃度が均一である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み層の前記半導体基板のＰサブ領域からのせり上がり量は、前記第１の領域の方が前記第２の領域よりも小さい請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み層における不純物濃度は、前記第１の領域の方が前記第２の領域よりも低い請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の不純物と前記第２の不純物は、逆の導電型の不純物である請求項２乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板はＰ型の半導体基板であり、前記第１の不純物はＮ型の不純物であり、前記第２の不純物はＰ型の不純物であり、前記エピタキシャル層はＮ型の半導体である請求項２乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の開口部及び前記第２の開口部は、ストライプ形状を有する請求項２乃至６のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１９】
【図２０】
【図１６】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１９】
【図２０】
【図１６】
【図１８】
【公開番号】特開２０１２−２０４７７６（Ｐ２０１２−２０４７７６Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７０４３６（Ｐ２０１１−７０４３６）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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