バラクタダイオードおよび半導体集積回路

【課題】狭い範囲の電圧変化に対して容量が線形的に、大きく変化する特性を実現する。
【解決手段】InPの半導体基板21上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオード50において、半導体基板21上にエピタキシャル結晶成長させた層には、p型不純物を高濃度にドープさせバンドギャップエネルギーが半導体基板21よりも小さい材料からなるp領域50dと、p領域50dの半導体基板21寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるI領域50cと、I領域50cの半導体基板21寄りの面に接し、n型不純物を中濃度以上にドープさせバンドギャップエネルギーが半導体基板21よりも大きい材料からなり、I領域50cから半導体基板21側に向かう程不純物濃度が低下する濃度減少部(54〜57)を有するn領域50bが含まれている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板上に製作されたバラクタダイオードおよびそれを含む半導体集積回路の特性を改善するための技術に関する。
【背景技術】
【0002】
高周波の安定な周波数可変型信号発生器として、位相ロック方式(PLL方式)が採用されている。PLL方式の信号発生器には、電圧制御発振器(VCO)や位相制御回路等が含まれ、それらの回路を構成するための半導体素子として、バイポーラトランジスタ(以下、BTと記す)または電界効果トランジスタ(以下、FETと記す)とバラクタダイオードが必須となる。また、年々要求されている回路の高速化・高周波化に対応するためには、BTやFETの高性能化が必要であり、化合物半導体基板上に製作されるヘテロ接合BT(以下、HBTと記す)やヘテロ接合FET(以下、HFETと記す)が適している。
【0003】
GaAs(ガリウム・砒素)基板上に製作されるHBTまたはHFETと、InP(インジウム・リン)基板上に製作されるHBTまたはHFETの性能を比較すると、良好な電子輸送特性をもつために後者が優位であり、高速化、高周波化への対応がはかりやすい。
【0004】
VCOの発振周波数範囲や位相制御回路の位相制御範囲を拡大するためには、バラクタダイオードのリーク電流と寄生抵抗を低減しつつ、容量可変範囲を拡大する必要がある。また、使いやすさの観点からCV(電圧対容量)特性における線型性の確保と容量を可変するために必要な制御電圧範囲の低減が必要である。さらに、HBTまたはHFETとバラクダイオードのモノリシック集積を考慮すると、全体を薄層化すると共にバラクタダイオードの占有面積を縮小することが望ましい。
【0005】
VCOや位相制御回路を構成する場合、一般的には、トランジスタからなる集積回路とバラクタダイオードを別個に製作して、それらをハイブリッド集積する手法が用いられるが、ハイブリッド集積では高周波に対応して実装が困難になるばかりでなく、コストも高くなる。
【0006】
これを解決するものとして、共通の半導体基板上にトランジスタとバラクタダイオードをモノリシック集積する手法があり、その場合に次の二つの方法が考えられる。
【0007】
第一の方法は、トランジスタがHBTの場合に限定されるものであるが、HBTのエミッタ−ベース接合、ベース−コレクタ接合のいずれかまたは両者のpn接合をバラクタダイオードとして利用する方法である。この方法は、結晶成長においてHBT以外の付加的な層を成長させる必要がなく、集積回路の製作プロセスにおいても、マスクパタンを変更するだけでHBTの製作工程によってバラクタダイオードの製作も可能であるという利点を有するが、HBTの高速性とバラクタの可変容量範囲の拡大を両立することが困難である。
【0008】
第二の方法は、HBTまたはHFETを製作するための層の上(または下)にバラクタダイオードを製作するための層を成長させて、製作工程としてHBTまたはHFETの製作工程にバラクタダイオードの製作工程を加える方法である。この方法では、結晶成長と製作工程は複雑になるが、それぞれのトランジスタとバタクタダイオードの層構造を独自に最適化することが可能である。
【0009】
このように、トランジスタを形成する層に重ねてバラクタダイオードを形成する層を設ける技術は、例えば特許文献1に開示されている。この文献技術は、GaAsの半導体基板上に結晶成長させた層に対するエッチング処理によりバラクタダイオードおよびトランジスタを形成する技術に関し、バラクタダイオードの導電領域と接合する半導体領域の導電型の不純物元素の濃度を、導電領域との接合面に向かって段階的に増大させることで、駆動電圧非印加時の空乏層の厚さを減少させて最大容量値を増加させ、容量変化比を向上させている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2005−19736号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、上記文献1の技術では、文献の図5に示されているように、最大容量の増加と引き換えに、駆動電圧に対する容量変化が非線形となり、容量が少ない領域での電圧変化に対する容量変化の割合(感度)が、容量が多い領域での電圧変化に対する容量変化の割合(感度)に比べて格段に小さくなっている。このため、PLL回路のループ利得が周波数領域によって大幅に変動し、最適設計が困難になる。特に、ゼロバイアス付近での容量変化が急激であり、実際にこの領域での最適位相制御は困難である。
【0012】
また、駆動電圧を0ボルト付近から−15ボルト以下までの広い範囲にわたって変化させる必要があり、駆動回路や電源が大掛かりとなる。
【0013】
また、バラクタダイオードを構成する各層の厚さが大で、モノリシック集積化が困難である。即ち、文献1の好適な例として提示されている表4の不純物濃度プロファイルに記載されているn型の各層の合計厚は1050nmにも達しており、これにトランジスタの形成層の厚さが加わるので、集積回路全体としての層厚が非常に大きくなってしまう。
【0014】
また、GaAs基板を用いた構造例しか開示されておらず、より高速化、高周波化への対応がはかりやすいInP基板上に前記第二の方法でHBTまたはHFETとバラクタダイオードをモノリシック集積化する場合の好適な構成例の実現が困難である。
【0015】
本発明は、これらの問題を解決して、狭い範囲の電圧変化に対して容量が線形的に且つ大きく変化し、薄い層厚で、高速化、高周波化への対応がはかりやすいInP基板上にトランジスタとともにモノリシック集積化できるバラクタダイオードおよび半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【0016】
前記課題を解決するために、本発明の請求項1のバラクタダイオードは、
半導体基板(21)上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオードにおいて、
前記半導体基板上にエピタキシャル結晶成長させた層には、
p型不純物を高濃度にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなるp領域(50d)と、
前記p領域の前記半導体基板寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるI領域(50c)と、
前記I領域の前記半導体基板寄りの面に接し、n型不純物を中濃度以上にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記I領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部(54〜57)を有するn領域(50b)が含まれていることを特徴とする。
【0017】
また、本発明の請求項2のバラクタダイオードは、請求項1記載のバラクタダイオードにおいて、
前記n領域全体の厚さが400nm以下、
前記I領域の不純物濃度が2×1017cm−3以下、厚さが25nm以上、
前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記I領域に接する層(n7層)のn型不純物濃度が5×1017cm-3以上、前記半導体基板に最も近い層(n4層)のn型不純物濃度が2×1016cm-3以下、厚さが150nm以上であることを特徴とする。
【0018】
また、本発明の請求項3のバラクタダイオードは、請求項2記載のバラクタダイオードにおいて、
前記半導体基板としてInP、
前記p領域の材料としてInGaAs、
前記I領域およびn領域の濃度減少部の材料としてInAlAsを用いていることを特徴とする。
【0019】
また、本発明の請求項4の半導体集積回路は、
半導体基板(21)と、該半導体基板上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されたnpn型のヘテロ接合バイポーラトランジスタまたはn型キャリアを用いるヘテロ構造型の電界効果トランジスタのいずれかのトランジスタと、該トランジスタを形成するための結晶成長層の上に結晶成長させた層に対するエッチング処理により形成されたバラクタダイオードとを含む半導体集積回路において、
前記バラクタダイオード形成のために前記半導体基板上にエピタキシャル結晶成長させた層には、
p型不純物を高濃度にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなるp領域(50d)と、
前記p領域の前記半導体基板寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるI領域(50c)と、
前記I領域の前記半導体基板寄りの面に接し、n型不純物を中濃度以上にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記I領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部(54〜57)を有するn領域(50b)が含まれていることを特徴とする。
【0020】
また、本発明の請求項5の半導体集積回路は、請求項4記載の半導体集積回路において、
前記バラクタダイオードの前記n領域全体の厚さが400nm以下、
前記バラクタダイオードの前記I領域の不純物濃度が2×1017cm−3以下、厚さが25nm以上、
前記バラクタダイオードの前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記I領域に接する層(n7層)のn型不純物濃度が5×1017cm-3以上、前記半導体基板に最も近い層(n4層)のn型不純物濃度が2×1016cm-3以下、厚さが150nm以上であることを特徴とする。
【0021】
また、本発明の請求項6の半導体集積回路は、請求項5記載の半導体集積回路において、
前記半導体基板としてInP、
前記バラクタダイオードの前記p領域の材料としてInGaAs、
前記バラクタダイオードの前記I領域およびn領域の濃度減少部の材料としてInAlAsを用いていることを特徴とする。
【0022】
また、本発明の請求項7の半導体集積回路は、請求項6記載の半導体集積回路において、
前記トランジスタを形成する層のうち、前記半導体基板から最も遠い位置に形成されるエミッタコンタクト層(38)またはオーミックコンタクト層(78)が、n型不純物を高濃度にドープしたInGaAs層のエッチングにより形成され、
前記バラクタダイオードのカソードコンタクト層(38′、78′)が、前記トランジスタのエミッタコンタクト層またはオーミックコンタクト層と共通の前記InGaAs層のエッチングにより形成されていることを特徴とする。
【0023】
また、本発明の請求項8の半導体集積回路は、請求項7記載の半導体集積回路において、
前記バラクタダイオードの前記濃度減少部と前記カソードコンタクト層との間に、InPからなるエッチングストップ用の層(52)が挿入されていることを特徴とする。
【0024】
また、本発明の請求項9の半導体集積回路は、請求項4〜8のいずれにか記載の半導体集積回路において、
前記トランジスタが前記ヘテロ接合バイポーラトランジスタの場合であって、
前記バラクタダイオードの前記カソードコンタクト層と前記半導体基板との間に前記ヘテロ接合バイポーラトランジスタと同一層構造で形成される下層部(50a)のうち、前記ヘテロ接合バイポーラトランジスタのコレクタコンタクト層(31)に対応した層(31′)の上に形成された電極(41′)と前記バラクタダイオードの前記カソードコンタクト層上に形成されたカソード電極(61)との間、あるいは、前記コレクタコンタクト層(31)に対応した層(31′)および前記ベース層(35)に対応した層(35′)の上にそれぞれ形成された電極(41′、42)と前記カソード電極(61)との間が短絡されていることを特徴とする。
【発明の効果】
【0025】
このように、本発明では、バラクタダイオードのn領域の不純物濃度を半導体基板に近くなるほど低くなるように減少させるとともに、p領域とn領域の間に、不純物をドープしないあるいは低濃度にドープした材料からなるI領域を設けており、このI領域により、リーク電流を減少させ、電圧対容量の変化特性に高い線形性を与えることができる。
【0026】
また、n領域全体の厚さ400nm以下、I領域の不純物濃度を2×1017cm−3以下、厚さ25nm以上、濃度減少部を構成する複数の層のうち、I領域に接する層(n7層)のn型不純物濃度5×1017cm-3以上、半導体基板に最も近い層(n4層)のn型不純物濃度2×1016cm-3以下、厚さ150nm以上にすることで、狭い範囲の電圧変化に対して容量が線形的に且つ大きく変化するバラクタダイオードを、薄い層厚で実現できる。
【0027】
また、半導体基板としてInP、p領域の材料としてInGaAs、I領域およびn領域の濃度減少部の材料としてInAlAsを用いることにより、高速化、高周波化へ対応できる。
【0028】
また、バラクタを含む半導体集積回路として、バラクタのカソードコンタクト層と、HBTのエミッタコンタクト層またはHFETのオーミックコンタクト層を、共通の層に対するエッチング処理で形成しているので、全体層厚の低減と製作プロセスを簡略化できる。
【0029】
また、バラクタダイオードの濃度減少部とカソードコンタクト層との間に、InPからなるエッチングストップ用の層を挿入したことで、溶液エッチングにおけるエッチング選択比が大きくとれ、製作プロセスが容易になる。
【0030】
また、トランジスタがヘテロ接合バイポーラトランジスタの場合において、バラクタダイオードのカソードコンタクト層と半導体基板との間にヘテロ接合バイポーラトランジスタと同一層構造で形成される下層部のうち、ヘテロ接合バイポーラトランジスタのコレクタコンタクト層に対応した層の上に形成された電極とバラクタダイオードのカソード電極との間、あるいは、コレクタコンタクト層に対応した層およびベース層に対応した層の上にそれぞれ形成された電極とバラクタダイオードのカソード電極との間を短絡したことで、下層部に形成されるトランジスタを不活性状態にし、カソードに寄生する容量の変動を抑えることができる。
【図面の簡単な説明】
【0031】
【図1】本発明の実施形態の半導体集積回路の構造図
【図2】バラクタ部分を拡大した構造図
【図3】バラクタの各層の不純物濃度と厚さの関係を示す図
【図4】I領域の厚さの違いによる電圧対容量特性の変化を示す図
【図5】I領域の不純物濃度の違いによる電圧対容量特性の変化を示す図
【図6】濃度減少部の最上層の不純物濃度の違いによる電圧対容量特性の変化を示す図
【図7】濃度減少部の最下層の厚さの違いによる電圧対容量特性の変化を示す図
【図8】濃度減少部の最下層の不純物濃度の違いによる電圧対容量特性の変化を示す図
【図9】実施形態の半導体集積回路の製造工程を示す図
【図10】実施形態の半導体集積回路の製造工程を示す図
【図11】実施形態の半導体集積回路の製造工程を示す図
【図12】実施形態の半導体集積回路の製造工程を示す図
【図13】実施形態の半導体集積回路の製造工程を示す図
【図14】実施形態の半導体集積回路の製造工程を示す図
【図15】実施形態の半導体集積回路の製造工程を示す図
【図16】実施形態の半導体集積回路の製造工程を示す図
【図17】実施形態の半導体集積回路の製造工程を示す図
【図18】実施形態の半導体集積回路の製造工程を示す図
【図19】実施形態の半導体集積回路の製造工程を示す図
【図20】実施形態の半導体集積回路の製造工程を示す図
【図21】実施形態の半導体集積回路の製造工程を示す図
【図22】実施形態の半導体集積回路の製造工程を示す図
【図23】実施形態の半導体集積回路の製造工程を示す図
【図24】トランジスタがHFETの場合の半導体集積回路の構造図
【発明を実施するための形態】
【0032】
以下、図面に基づいて本発明の実施の形態を説明する。
図1は、InPからなる半導体基板21上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されたnpn型へテロバイポーラトランジスタ(以下、HBTと記す)30と、本発明を適用したバラクタダイオード(以下、バラクタと記す)50とを含む半導体集積回路20の構造を示している。なお、ここでは、HBT30とバラクタ50を一つずつ示しているが、実際の半導体集積回路20は、これらを含めて多数の半導体素子およびコイル、抵抗、コンデンサ等が形成されているものとする。
【0033】
この半導体集積回路20は、InPからなる半導体基板21上にエピタキシャル結晶成長した層に対して上方から所定のエッチング処理を行うことで、HBT30とバラクタ50が形成されたものであり、バラクタ50について言えば、土台となる下層部50aがHBT30と同一の層構造を有しており、その上にバラクタ50の実体部が形成されている。
【0034】
初めに、HBT30およびバラクタ50の下層部50aの構造(共通構造)について説明すると、InPからなる半導体基板21の上に、n−InPからなるコレクタコンタクト層31、31′が設けられ、その上にn−InGaAs(インジウム・ガリウム・砒素)からなるエッチングストッパ層32、32′が設けられ、さらにその上に、n−InPからなるコレクタコンタクト層33、33′が設けられている。ここで下層部50aの層構造はHBT30と同一なので、同一の層名を付して説明する。
【0035】
コレクタコンタクト層33、33′の上には、n−InGaAs、または、少なくともn−InGaAsとn−InPとを含むコレクタ層34、34′が形成され、その上にp−InGaAsからなるベース層35,35′が形成されている(なお、コレクタ層にInPを含むHBTをダブルへテロ構造バイポーラトランジスタDHBTという)。
【0036】
そして、このベース層35、35′の上には、n−InPからなるエミッタ層36、36′が形成され、その上にn−InP層37、37′が形成され、さらにその上に、n−InGaAsからなるエミッタコンタクト層38が形成されている。なお、バラクタ50側において、HBT30側のエミッタコンタクト層38と共通の層をカソードコンタクト層38′として用いている。また、n−InP層37、37′は、エミッタ層のInPとエミッタコンタクト層のInGaAsの伝導帯不連続の影響を低減するための層である。
【0037】
そして、HBT30側のエッチングストッパ層32の上にはTi(チタン)/Pt(白金)/Au(金)の多層構造からなるコレクタ電極41、ベース層35の上には、Pt/Ti/Pt/Auからなるベース電極42、42、エミッタコンタクト層38の上には、WSi(珪化タングステン)からなるエミッタ下層電極43、Ti/Pt/Auからなるエミッタ中層電極44およびPt/Ti/Pt/Auからなるエミッタ上層電極45がそれぞれ形成されており、これによりnpn型トランジスタが形成される。そして、このトランジスタの各電極が、後述するバラクタ50や他の半導体素子、LCR等に配線されて、例えばPLL回路が形成される。なお、各電極材質のA/Bの記号は、AとBの多層構造を表すものとする。
【0038】
一方、バラクタ50側の下層部50aに形成されたnpn型トランジスタ構造は、バラクタ50にとって無用であり、トランジスタの各端子が開放状態であるとその端子間に生じる寄生容量がダイオードに付加されて動作を不安定にするため、エッチングストッパ層32′の上に形成されたコレクタ電極41′、ベース層35′の上に形成されたベース電極42′を、カソードコンタクト層38′の上に形成されたTi/Pt/Auからなるカソード電極61に配線で接続(短絡)して、バラクタ50のカソード側に寄生する容量の変動を防いでいる。なお、ここでは、コレクタ電極41′とベース電極42′の両方を、カソード電極61に接続していたが、コレクタ電極41′だけを設けてカソード電極61に接続しても同様の効果が得られる。
【0039】
次に、カソードコンタクト層38′の上にカソード電極61とともに形成されるバラクタ50の実体部(上層部)に構造について説明する。
【0040】
バラクタ50は、基本的にpn接合のダイオードであるから、カソードコンタクト層38′の上には、n型不純物がドープされた材料からなるn領域50bと、p型不純物がドープされたp領域50dとが重なり合うように形成され、その上にアノード電極62が形成されているが、本発明のバラクタ50の場合、n領域50bとp領域50dの間に、不純物がドープされない材料あるいはn型、p型のいずれかの不純物濃度が低い材料からなるI領域50cが設けられている。
【0041】
図2に示すように、n領域50bは、6層(カソードコンタクト層38′を含めると7層)構造を有しており、カソードコンタクト層38′をn1層とし、下層側から順に、n−InPからなるn2層52、n−InAlAs(インジウム・アルミニウム・砒素)からなるn3層53、n−InAlAsからなるn4層54〜n7層57に分かれている。
【0042】
ここで、n−InPからなるn2層52はエッチングストップ用の層であり、不純物濃度が中程度のn−InAlAsからなる4つのn4層54〜n7層57はこの実施形態の濃度減少部を構成するものであり、半導体基板21に近づくほど不純物濃度が低くなるように設定されている。
【0043】
また、n7層57の上に、I領域50cとしてi−InAlAsからなるI層58が単層で設けられ、さらにその上には、p領域50dとして、バンドギャップエネルギーが半導体基板21に比べて小さいp−InGaAsからなるp層59が単層で設けられ、その上にPt/Ti/Pt/Auからなるアノード電極62が設けられている。
【0044】
上記のように、実施形態のバラクタ50は、n領域50bとp領域50dとの間にI領域50cが設けられ、n領域50bには、I領域50cから半導体基板側(カソードコンタクト層38′側)に向かってn型不純物濃度が段階的に減少する濃度減少部が形成されている。
【0045】
発明者らは、上記構造のバラクタ50において、I層50cの厚さと不純物濃度を選ぶことにより、バラクタ50の特性を電圧対容量変化特性に良好な線形性を与えることができ、n領域50bのうち、I層50cに続く最上部のn7層57の不純物濃度と厚さを選ぶことにより、容量変化比を大きくすることができ、最下部のn4層54の不純物濃度と厚さを選ぶことにより、所定容量変化を得るのに必要な駆動電圧範囲を狭くすることができることを見出した。
【0046】
先に、種々の計算結果から見出された各層の厚さと不純物濃度の好適な実施例を、図3に示す。この実施例では、
カソードコンタクト層38′の厚さ70nm、不純物濃度3×1019cm−3
n2層52の厚さ5nm、不純物濃度5×1018cm−3
n3層53の厚さ5nm、不純物濃度1×1019cm−3
n4層54の厚さ200nm、不純物濃度1×1016cm−3
n5層55の厚さ80nm、不純物濃度1×1017cm−3
n6層56の厚さ30nm、不純物濃度5×1017cm−3
n7層57の厚さ10nm、不純物濃度1×1018cm−3
I層58の厚さ30nm、不純物濃度ドープしない
p層59の厚さ70nm、不純物濃度4×1019cm−3
としている。
【0047】
以下、バラクタの特性に大きな影響を与えることが確認されているI層58、n7層57、n4層54についての不純物濃度と厚さに対するバラクタ50の電圧対単位面積当りの容量の変化の計算結果を示す。ただし、前提条件として、p層59、n6層56、n5層55、n3層53、n2層52、カソードコンタクト層38′の不純物濃度および厚さは、実施例記載のものと同一とする。
【0048】
図4の特性A、Bは、不純物をドープしないI層58の厚さを25nmと0(即ち、I層58を省略)に設定したときの電圧対容量の変化特性であり、この特性A、Bと実施例構造の特性とから、I層58の厚さを薄くすると駆動電圧が低い範囲での容量変化の度合が大きくなり、非線形特性になっていくことがわかる。
【0049】
また、図5の特性C、Dは、厚さ30nmのI層58の不純物濃度を、2×1017cm−3、5×1017cm−3に設定した場合の電圧対容量の変化特性であり、この図の特性と実施例構造の特性とから、I層58の不純物濃度が高くなる程、駆動電圧が低い範囲での容量変化の度合が大きくなり、非線形特性になっていくことがわかる。
【0050】
上記特性A〜Dおよびそれ以外の図示しない構造例の結果も踏まえて、I層58の厚さと不純物濃度については、厚さ20nm以上、不純物濃度2×1017cm−3以下(ドープしない場合も含む)にすることで、電圧対容量の変化に十分な線形性を与えることができることが確かめられた。
【0051】
また、図6の特性E、Fは、厚さ10nmのn7層57の不純物濃度を、5×1017cm−3、3×1017cm−3に設定した場合の特性である。ただし、n7層57の不純物濃度を、3×1017cm−3に設定した場合には、それより下層のn6層56の不純物濃度がn7層57より高くならないように同一濃度に設定している。この図の特性から、n7層57の不純物濃度が低くなる程、容量最大値が低下してしまい、容量変化比が小さくなってしまうことがわかる。
【0052】
上記特性E、Fおよびそれ以外の図示しない構造例の結果も踏まえて、n7層57の厚さと不純物濃度については、厚さ10nmで、不純物濃度5×1017cm−3以上(構造例Eを下限)にすることで、十分大きな容量最大値を確保し、大きな容量変化比を実現できることが確かめられた。
【0053】
また、図7の特性G、Hは、不純物濃度1×1016cm−3のn4層54の厚さを、150nmと50nmに設定した場合の特性であり、この図の特性から、n4層54の厚さが薄い程、容量最小値が大きくなってしまい、容量変化比が小さくなってしまうことがわかる。
【0054】
また、図8の特性I、Jは、厚さ200nmのn4層54の不純物濃度を、2×1016cm−3と5×1016cm−3に設定した場合の特性であり、この図の特性から、n4層54の不純物濃度が高い程、最小容量値を得るための駆動電圧の絶対値が大きくなってしまうことがわかる。
【0055】
上記特性G〜Jおよびそれ以外の図示しない構造例の結果も踏まえて、n4層54の厚さと不純物濃度については、厚さ150nm以上で、不純物濃度2×1016cm−3以下にすることで、十分小さな容量最小値を、低い駆動電圧で実現できることが確かめられた。
【0056】
なお、上記した条件に加え、バラクタ50全体の厚さに対する制限を与える必要があるが、前記した条件や好適な実施形態の構造を踏まえると、n領域50bの厚さの上限を400nmとすることが製造上好ましいと言える。
【0057】
なお、上記n領域50bの下層の不純物濃度が高いn2層52、n3層53は、エッチング処理を容易に行うために設けられた層であり、これら二つの層とその下のカソードコンタクト層38′がバラクタ50の特性に及ぼす影響は僅少である。
【0058】
このように、実施形態のバラクタ50は、n領域50bの不純物濃度を半導体基板21に近くなるほど低くなるように減少させるとともに、p領域50dとn領域50bの間に、不純物をドープしないあるいは低濃度にドープした材料からなるI領域50cを設けており、このI領域50cにより、リーク電流を減少させ、電圧対容量の変化特性に高い線形性を与えることができる。
【0059】
また、n領域50b全体の厚さ400nm以下、I領域50cの不純物濃度を2×1017cm−3以下、厚さ25nm以上、濃度減少部を構成する複数の層のうち、I領域50cに接するn7層58のn型不純物濃度5×1017cm-3以上、半導体基板21に最も近いn4層54のn型不純物濃度2×1016cm-3以下、厚さ150nm以上にすることで、狭い範囲の電圧変化に対して容量が線形的に且つ大きく変化するバラクタダイオードいを、薄い層厚で実現できる。
【0060】
また、半導体基板21としてInP、p領域50dの材料としてInGaAs、I領域50cおよびn領域50bの濃度減少部の材料としてInAlAsを用いているので、高速化、高周波化へ対応できる。
【0061】
また、バラクタ50を含む半導体集積回路20として、バラクタ50のカソードコンタクト層38′と、HBT30のエミッタコンタクト層38とを、共通の層に対するエッチング処理で形成しているので、全体層厚の低減と製作プロセスを簡略化できる。
【0062】
また、バラクタ50の濃度減少部とカソードコンタクト層38′との間に、InPからなるエッチングストップ用の層を挿入したことで、溶液エッチングにおけるエッチング選択比が大きくとれ、製作プロセスが容易になる。
【0063】
また、バラクタ50と共に形成されるトランジスタがHBT30の場合において、バラクタ50のカソードコンタクト層38′と半導体基板21との間にHBT30と同一層構造で形成される下層部50bのコレクタコンタクト層31′上に形成した電極41′とカソード電極61との間、あるいは、コレクタコンタクト層31′およびベース層35′の上にそれぞれ形成された電極41′、42′とカソード電極61との間を短絡しているので、下層部50bに形成されるトランジスタを不活性状態にし、カソードに寄生する容量の変動を抑えることができる。
【0064】
次に、上記構造の半導体集積回路20の製造方法について説明する。
始めに、図9に示しているように、半導体基板21上に前記HBT30の形成に必要な8つの層(電極材は除く)131〜138をエピタキシャル結晶成長させ、さらに、その上にバラクタ50の形成に必要な8つの層(電極材は除く)152〜159をエピタキシャル結晶成長させた材料100を用意し、その最上層159のバラクタアノード形成位置に、アノード電極62を蒸着形成する。
【0065】
ここで、下層側の8つの層131〜138はHBT30の前記した各層31〜38とそれぞれ同一の厚さと材質であり、上層側の8つの層152〜159はバラクタ50の前記した各層52〜59とそれぞれ同一の厚さと材質である。
【0066】
次に、図10に示しているように、バラクタカソード電極位置を除く範囲をレジスト101で覆い、エッチングストップ層であるn−InPの層152の手前までウエットエッチングし、さらに、その層152を別の材料でウエットエッチングして、カソードコンタクト層38′となる層138の表面の一部を露出させる。
【0067】
そして、図11のように、層138の露出した表面にカソード電極61を蒸着形成し、不要なレジスト101を除去する。
【0068】
続いて、図12のように、表面全体を保護膜102(シリコン酸化膜またはシリコン窒化膜)で覆い(化学気相堆積)、さらにその上から、図13のように、バラクタ形成部分をレジスト103で覆い、レジスト103で覆われていない保護膜部分をドライエッチングで除去し、その除去された部分にウェットエッチングして、HBT30のエミッタコンタクト層38となる層138の表面を露出させる。
【0069】
続いて、図14のように、表面全体をWSi膜104で覆い、その膜の表面のうちエミッタ形成位置にエミッタ中層電極44を蒸着形成し、さらにドライエッチングすることで、図15のように、エミッタ中層電極44で覆われていない部分のWSi膜104を除去して、エミッタ下層電極43を形成する。
【0070】
続いて、図16のように、保護膜102およびエミッタ下層電極43で覆われていない部分に対するウエットエッチングにより、ベース層35、35′となる層135の表面を露出させ、図17のように、その層135の表面にベース電極42、42′を蒸着形成し、これと同時にエミッタ中層電極44の上にエミッタ上層電極45を蒸着形成する。
【0071】
続いて、図18のように表面全体を有機膜105で保護し、図19のように、HBT30とバラクタ50の中間部以外をレジスト106で覆い、覆われていない部分の有機膜105に対してドライエッチングを行い、さらに、図20のように、ウエットエッチングを行うことでエッチングストッパ層となる層132の手前まで除去し、図21のように、露出した層132の表面に、コレクタ電極41、41′を蒸着形成する。
【0072】
さらに、図22のように、コレクタ電極41、41′の間の部分を除いた範囲をレジスト107で覆い、覆われていない部分に対してウエットエッチングを行うことで、コレクタコンタクト層31、31′が分離されて、HBT30とバラクタ50の素子分離がなされる。
【0073】
この状態で、保護膜やレジストを除去すれば、図1に示した構造と同等となるが、実際に半導体集積回路を製造する場合には、レジスト107を除去し、図23のように、各電極の配線(黒の塗りつぶしで示す)を行い、素子保護用の有機膜108で表面を覆うことで、半導体集積回路20が完成する。
【0074】
なお、上記実施形態は、HBT30と共に基板上に形成されるバラクタ50の例であったが、図24に示す半導体集積回路20′のように、HFET70と共にバラクタ50を形成することもできる。
【0075】
このHFET70は、InP基板21上に、InAlAs層71、InGaAs層72、InAlAs層73、ドーピング部74、InAlAs層75、InP層76、InAlAs層77、n−InGaAs層(オーミックコンタクト層)78がエピタキシャル結晶成長され、その各層に対してエッチング処理されて形成されたものであり、n−InGaAs層(オーミックコンタクト層)78の上にはTi/Pt/Auからなる2つのオーミック電極(ドレイン電極、ソース電極)81、82が形成され、その間にゲート電極83が設けられている。
【0076】
バラクタ50の下層部50aは、HFET70と同一構造の各層71′〜78′で形成され、最上部のn−InGaAsからなる層78′をカソードコンタクト層とし、それより上層の構造は、前記実施形態と同じである。
【0077】
この場合も、バラクタ50のカソードコンタクト層78′を、HFET70のn−InGaAs層(オーミックコンタクト層)78と共通の層に対するエッチング処理で形成しているので、全体層厚の低減と製作プロセスを簡略化できる。
【符号の説明】
【0078】
20、20′……半導体集積回路、21……半導体基板、30……HBT、31、31′……コレクタコンタクト層、32、32′……エッチングストッパ層、33、33′……コレクタコンタクト層、34、34′……コレクタ層、35、35′……ベース層、36、36′……エミッタ層、37、37′……n−InP層、38、38′……エミッタコンタクト層、41、41′……コレクタ電極、42、42′……ベース電極、43……エミッタ下層電極、44……エミッタ中層電極、45……エミッタ上層電極、50……バラクタ、50a……下層部、50b……n領域、50c……I領域、50d……p領域、52……n2層、53……n3層、54……n4層、55……n5層、56……n6層、57……n7層、58……I層、59……p層、61……カソード電極、62……アノード電極、70……HFET

【特許請求の範囲】
【請求項1】
半導体基板(21)上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されるバラクタダイオードにおいて、
前記半導体基板上にエピタキシャル結晶成長させた層には、
p型不純物を高濃度にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなるp領域(50d)と、
前記p領域の前記半導体基板寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるI領域(50c)と、
前記I領域の前記半導体基板寄りの面に接し、n型不純物を中濃度以上にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記I領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部(54〜57)を有するn領域(50b)が含まれていることを特徴とするバラクタダイオード。
【請求項2】
前記n領域全体の厚さが400nm以下、
前記I領域の不純物濃度が2×1017cm−3以下、厚さが25nm以上、
前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記I領域に接する層(n7層)のn型不純物濃度が5×1017cm-3以上、前記半導体基板に最も近い層(n4層)のn型不純物濃度が2×1016cm-3以下、厚さが150nm以上であることを特徴とする請求項1記載のバラクタダイオード。
【請求項3】
前記半導体基板としてInP、
前記p領域の材料としてInGaAs、
前記I領域およびn領域の濃度減少部の材料としてInAlAsを用いていることを特徴とする請求項2記載のバラクタダイオード。
【請求項4】
半導体基板(21)と、該半導体基板上にエピタキシャル結晶成長させた層に対するエッチング処理により形成されたnpn型のヘテロ接合バイポーラトランジスタまたはn型キャリアを用いるヘテロ構造型の電界効果トランジスタのいずれかのトランジスタと、該トランジスタを形成するための結晶成長層の上に結晶成長させた層に対するエッチング処理により形成されたバラクタダイオードとを含む半導体集積回路において、
前記バラクタダイオード形成のために前記半導体基板上にエピタキシャル結晶成長させた層には、
p型不純物を高濃度にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも小さい材料からなるp領域(50d)と、
前記p領域の前記半導体基板寄りの面に接し、不純物をドープさせない材料または不純物を低濃度にドープさせた材料からなるI領域(50c)と、
前記I領域の前記半導体基板寄りの面に接し、n型不純物を中濃度以上にドープさせバンドギャップエネルギーが前記半導体基板のバンドギャップエネルギーよりも大きい材料からなり、前記I領域から前記半導体基板側に向かう程不純物濃度が低下する濃度減少部(54〜57)を有するn領域(50b)が含まれていることを特徴とする半導体集積回路。
【請求項5】
前記バラクタダイオードの前記n領域全体の厚さが400nm以下、
前記バラクタダイオードの前記I領域の不純物濃度が2×1017cm−3以下、厚さが25nm以上、
前記バラクタダイオードの前記濃度減少部は、前記半導体基板側に向かう程、不純物濃度が低下し且つ厚さが増すように形成された複数の層からなり、該複数の層のうち、前記I領域に接する層(n7層)のn型不純物濃度が5×1017cm-3以上、前記半導体基板に最も近い層(n4層)のn型不純物濃度が2×1016cm-3以下、厚さが150nm以上であることを特徴とする請求項4記載の半導体集積回路。
【請求項6】
前記半導体基板としてInP、
前記バラクタダイオードの前記p領域の材料としてInGaAs、
前記バラクタダイオードの前記I領域およびn領域の濃度減少部の材料としてInAlAsを用いていることを特徴とする請求項5記載の半導体集積回路。
【請求項7】
前記トランジスタを形成する層のうち、前記半導体基板から最も遠い位置に形成されるエミッタコンタクト層(38)またはオーミックコンタクト層(78)が、n型不純物を高濃度にドープしたInGaAs層のエッチングにより形成され、
前記バラクタダイオードのカソードコンタクト層(38′、78′)が、前記トランジスタのエミッタコンタクト層またはオーミックコンタクト層と共通の前記InGaAs層のエッチングにより形成されていることを特徴とする請求項6記載の半導体集積回路。
【請求項8】
前記バラクタダイオードの前記濃度減少部と前記カソードコンタクト層との間に、InPからなるエッチングストップ用の層(52)が挿入されていることを特徴とする請求項7記載の半導体集積回路。
【請求項9】
前記トランジスタが前記ヘテロ接合バイポーラトランジスタの場合であって、
前記バラクタダイオードの前記カソードコンタクト層と前記半導体基板との間に前記ヘテロ接合バイポーラトランジスタと同一層構造で形成される下層部(50a)のうち、前記ヘテロ接合バイポーラトランジスタのコレクタコンタクト層(31)に対応した層(31′)の上に形成された電極(41′)と前記バラクタダイオードの前記カソードコンタクト層上に形成されたカソード電極(61)との間、あるいは、前記コレクタコンタクト層(31)に対応した層(31′)および前記ベース層(35)に対応した層(35′)の上にそれぞれ形成された電極(41′、42)と前記カソード電極(61)との間が短絡されていることを特徴とする請求項4〜8のいずれかに記載の半導体集積回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【公開番号】特開2013−110300(P2013−110300A)
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願番号】特願2011−254960(P2011−254960)
【出願日】平成23年11月22日(2011.11.22)
【出願人】(000000572)アンリツ株式会社 (838)
【Fターム(参考)】