【課題】ヘテロ接合型バイポーラトランジスタの電流利得（hfe）ばらつきを減らすことを目的とする。
【解決手段】第１導電型半導体からなるエミッタ領域およびコレクタ領域と、第２導電型半導体からなるベース領域を有し、前記ベース領域にバンドギャップの狭い領域を有するヘテロ接合型バイポーラトランジスタであって、前記ベース領域とエミッタ領域の接合部近傍のエミッタ領域に所定の厚さ以上のたとえばバンドギャップの小さい再結合電流の大きい領域を有することを特徴とする。
上記構造をとることで、エミッタ領域にバンドギャップの狭い中性領域が形成されるので、再結合電流が増えて、ベース電流が増大する。その結果、たとえば、エミッタ領域に多結晶シリコンを用いている場合に通常みられる界面酸化膜によるベース電流のばらつきが、再結合によって増大したベース電流によって目立たなくなり、電流利得のばらつきが低減される。 （もっと読む）

【課題】 寄生容量及び寄生抵抗の低減を図ることにより、高周波特性の向上を図ることができる、光電子集積素子及びその製造方法を提供することにある。
【解決手段】 光電子集積素子１００は、基板１１０と、基板１１０の上方に設けられ、第１ミラー１２０と、活性層１２２と、第２ミラー１２４と、を含む面発光型半導体レーザ１００Ｖと、面発光型半導体レーザ１００Ｖの上方に設けられ、少なくとも光吸収層１４２を含むフォトダイオード１００Ｐと、基板１１０の上方に設けられたバイポーラトランジスタ１００Ｂと、を含む。バイポーラトランジスタ１００Ｂは、第１ミラー１２０、活性層１２２、第２ミラー１２４、及び光吸収層１４２のそれぞれと同一の半導体層を含む。 （もっと読む）

【課題】 工程の追加をせず、かつｐｎ接合上に形成される酸化膜などによって特性上の影響を受けることなく、安定な定電圧を得られる半導体装置及びその製造方法を提供する。
【解決手段】 一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層とが設けられ、前記第１の半導体層と前記第２の半導体層の表面に、一導電型の第３の半導体層と、その外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とが設けられ、前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合によりツェナダイオードが形成され、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする。 （もっと読む）

【課題】ＪＩもしくはＳＩを用いた半導体集積回路の設計方法であって、寄生バイポーラトランジスタの影響やサージに対するガードリングを入れた効果等をシミュレーションにより予め解析することができ、製品コストを低減することのできる半導体集積回路の設計方法を提供する。
【解決手段】半導体基板の表層部において集積回路を構成する複数の半導体素子を、ＣＡＤ上でレイアウトする第１ステップＳ１と、ＣＡＤ上のレイアウト図から、半導体素子以外の寄生バイポーラトランジスタを抽出する第２ステップＳ２と、寄生バイポーラトランジスタの回路パラメータを、デバイスシミュレータ（ＴＣＡＤ）により抽出する第３ステップＳ３と、寄生バイポーラトランジスタを集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う第４ステップＳ４とを有する半導体集積回路の設計方法とする。 （もっと読む）

【課題】 サージおよびラッチアップの両方に対して十分な保護電圧を有し、集積化するのに好適な構造を備えた静電保護回路およびそれを用いた半導体集積装置を提供する。
【解決手段】 アノードＡが第１端子Ｐ１に接続され、カソードＫが第２端子Ｐ２に接続されたサイリスタ１１と、第１の順方向電圧ＶＦ１を有する第１整流素子Ｄ１と、第１の順方向電圧ＶＦ１と異なる第２の順方向電圧ＶＦ２を有する第２整流素子Ｄ２とが順方向に直列接続され、サイリスタ１１の第２ゲートＧ２に第１整流素子Ｄ１のアノードＡ１が接続され、サイリスタ１１のカソードＫに第２整流素子Ｄ２のカソードＫ２が接続された整流回路１２とを具備する。
第１および第２の順方向電圧ＶＦ１、ＶＦ２の組み合わせにより、サイリスタ１１のターンオン電圧を微調整する。 （もっと読む）

【課題】トランジスタのターンオフ時間を短くするため、トランジスタが組み込まれる外部回路で抵抗とダイオードを組み込むと、その抵抗やダイオードを組み込むスペースやその配線が回路基板などに確保される必要があり、電子機器の小形化の妨げになると共に、部品増および組立工数増などによるコストアップの原因になっている。
【解決手段】半導体基板に形成されるトランジスタのベース領域２と同時に形成されるダイオードのアノード領域４と、トランジスタのエミッタ領域３と同時に形成されるダイオードのカソード領域５とでダイオードを形成すると共に、導電体層６の一端とダイオードのアノード領域５が接続され、他の一端とダイオードのカソード領域４とが接続されている。トランジスタのベース領域２とカソード電極９との間に抵抗とダイオードを並列に接続することで、トランジスタのターンオフ時間を早くする。 （もっと読む）

【課題】降伏電圧が時間変動を起こすのを防止可能なツェナーダイオードを提供する。
【解決手段】ツェナーダイオード１０では、Ｐ型不純物領域３２とＮ⁻型不純物領域１１とがＰＮ接合を形成し、Ｐ型不純物領域３２がアノードを形成し、Ｎ^＋型不純物領域３４がカソードを形成し、配線層３９がアノード電極を形成し、配線層４０がカソード電極を形成する。そして、各配線層３９，４０間に降伏電圧以上の逆電圧を印加した場合に、各領域３２，１１のＰＮ接合で発生する電界が、Ｎ^＋型不純物領域３４の周縁部近傍におけるＰ型不純物領域３２とシリコン酸化膜３５との界面部分αに集中するのを、Ｎ⁻型不純物領域１１が緩和するため、界面部分αに発生するトラップ準位が低減され、そのトラップ準位により引き起こされる降伏電圧の時間変動を抑制できる。 （もっと読む）

【課題】ダイオードに順方向電流を流す際に、無駄な電流が半導体基板に漏れることを防止する。
【解決手段】Ｐ型半導体基板３１の表面にＮ型ウエル領域３２が形成され、Ｎ型ウエル領域３２の中に、更にＰ型ウエル領域３３が形成されている。Ｐ型ウエル領域３３の外のＮ型ウエル領域３２の表面にはＮ＋型拡散層３４が形成されている。Ｐ型ウエル領域３３の表面には、Ｐ＋型拡散層３５と、Ｎ＋型拡散層３６が形成されている。Ｎ型ウエル領域３２の表面に形成されたＮ＋型拡散層３４と、Ｐ型ウエル領域３３の表面に形成されたＰ＋型拡散層３５とはアルミニウム等からなる配線３７によって電気的に接続され、この配線３７にアノード電極３８が接続されている。Ｎ＋型拡散層３６にはカソード電極３９が接続されている。 （もっと読む）

本発明は、電圧制限用の半導体構成体に関する。この半導体構成体は、第１のカバー電極（４）と、該第１のカバー電極（４）と接続されており、強くｐドープされた半導体層（２）と、該強くｐドープされた半導体層（２）と接続されており、弱くｎドープされた半導体層（１）と、第２のカバー電極（５）とを有する。弱くｎドープされた半導体層（１）と第２のカバー電極（５）との間には、少なくとも１つのｐドープされた半導体層（６）と２つの強くｎドープされた半導体層（３）が並置され、交互に設けられている。
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【課題】 ラッチアップの耐性を向上させながら放電能力またはターンオン時間を適正に制御するようにしてトレードオフ関係を除去する。
【解決手段】 この静電保護回路は、第１の電源端子１と該第１の電源端子よりも低電位の第２の電源端子２との間の過剰電荷を放電するサイリスタ３と、サイリスタ３をターンオンさせる電流を供給するトリガー回路７と、第１の電源端子１および第２の電源端子２の間にサイリスタ３と並列に配置されて同一の電源端子間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有すると共にトリガー回路７に接続されたサイリスタ３のターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子１０とを備える。 （もっと読む）

【課題】抵抗素子を有する半導体装置において、外部から静電気等の高電圧が印加した時の対策として、半導体装置がサージ破壊を起こさぬようサージ耐量の向上を図るため、狭い間隙部を形成する突起部を設けているが、この構成を備えるために抵抗素子部分の占有面積が増えてしまい、半導体装置自体の大きさが大きくなってしまうという問題がある。
【解決手段】つづら折り状の抵抗素子パターンコーナのエッジとエッジの間にツェナーダイオードを形成する構成を備えることにより、半導体装置の占有面積を増大させることなく、静電気等の高電圧印加時に対するサージ耐量を向上させることができる。 （もっと読む）

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ｐｎ接合、ショットキー接合、または容量を有する被保護素子の２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。 （もっと読む）

半導体集積回路（ＩＣ）は、静電放電（ＥＳＤ）保護回路を備える。ＥＳＤ保護回路は、ＩＣの保護される回路ノードの第１の電圧源に結合されたパッド（１０２）と、第１の電圧源に結合されたアノード、および第２の電圧源に結合されたカソードを有するシリコン制御整流器（ＳＣＲ）（１０６）とを含む。ＳＣＲの第１のゲートと第１の電圧源の間、ならびにＳＣＲの第２のゲートと第２の電圧源の間に、容量性ターン・オン素子が結合される。
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【課題】 サージへの耐性を向上させると共に、リーク電流の低減を図ることができる保護ダイオードを提供する。
【解決手段】 ｎ型のｎ^＋ＧａＡｓ層６と、ｎ^＋ＧａＡｓ層上に形成されたｎ型のｎ⁻ＧａＡｓ層７を備え、ｎ⁻ＧａＡｓ層内にｐ型エミッタ領域８及びｐ型コレクタ領域９が形成された保護ダイオードであって、ｎ⁻ＧａＡｓ層のドーパントのドーピング濃度をｎ^＋ＧａＡｓ層のドーパントのドーピング濃度よりも小さくする。 （もっと読む）

【課題】バイポーラトランジスタを形成する半導体層のうち、ベース層とコレクタ層とで構成されるＰＮ接合及びバイポーラトランジスタを用いて同一半導体基板上に容量成分と直列に繋がる抵抗成分の小さい可変容量素子を備えた電圧制御発振回路を形成できるようにした半導体装置を提供する。
【解決手段】バイポーラトランジスタ（ＢＰＴ）を形成する半導体層のうちベース層とコレクタ層とによって形成されるＰＮ接合を、単一のコレクタ層８に複数のベース層９を形成することによって複数個のＰＮ接合を形成すると共に、各ＰＮ接合を上記コレクタ層を共通として逆直列接続し、各ベース層間に発生する容量が共通のコレクタ層に印加する電圧に応じて変化するようにした可変容量素子３１を同一半導体基板６上に形成されたＢＰＴ１０と組み合わせて接続することにより電圧制御発振回路を形成する構成とする。 （もっと読む）

特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】外部接続端子と接続するバイポーラトランジスタを含む被保護回路のＥＳＤ耐圧を向上するようにした半導体回路の提供。
【解決手段】この発明は、被保護回路１１と、この被保護回路１１を静電気放電から保護するＥＳＤ保護回路２とを備える。被保護回路１１はバイポーラトランジスタＴＲ１を含み、バイポーラトランジスタＴＲのエミッタが外部接続端子３と接続されている。バイポーラトランジスタＴＲ１のコレクタと第１電源端子４との間に電流制限素子Ｚを設けている。電流制限素子Ｚは、第１電源端子４の電源電圧を基準に外部接続端子３に対して負のＥＳＤパルスが印加されたときに、バイポーラトランジスタＴＲ１のエミッタ電流を制限して、そのトランジスタＴＲ１の破壊から保護する。 （もっと読む）

【課題】第1および第２の半導体チップをお互いに固着して小型のパッケージを実現する。
【解決手段】トランジスタである第１の半導体チップ１００と制御ＩＣである第２の半導体チップ６０をお互いに固着することで、小型化を実現すると同時に、電気的接続手段の距離を短くでき、小型で高性能の半導体装置が可能と成る。 （もっと読む）

【課題】 面積やコストの増大を生じることなく高いＥＳＤ耐性を実現することのできるＥＳＤ保護回路を提供する。
【解決手段】 端子２０と接地端子３０の間に接続されるＥＳＤ保護回路１は、３段のダーリントン接続のトランジスタ１１〜１３と、トランジスタ１３のベースと接地端子３０間に接続されてトランジスタ１３の耐圧を向上させる抵抗１４と、トランジスタ１３の導通開始電圧調整のために端子２０とトランジスタ１１のベース間に接続されるダイオード１５〜１７を有する。端子２０へ高電位のＥＳＤが入力されるとダーリントン接続されたトランジスタ１１〜１３が急速に導通し、トランジスタ１３が端子２０の電荷を接地端子３０へ向かって大電流で引き抜く。 （もっと読む）

【課題】 半導体集積回路構造およびその製造方法を提供する。
【解決手段】 半導体集積回路構造は複数のダイオード、少なくとも一つの嵌入領域および電圧供給ノードを備える。複数のダイオードは基板中に設置され、直列に電性接続される。少なくとも一つの嵌入領域は、基板中に設置され、二つのダイオードの間に設置される。電圧供給ノードは、嵌入領域に電性接続される。また、好適にはこれらのダイオードはガードリングにより囲まれる。 （もっと読む）