【課題】 ヘテロ接合半導体素子とダイオード素子とが同一基板上に集積され、ヘテロ接合半導体素子単独の場合と同程度の簡易なエピタキシャル層の積層構造からなり、かつ、ダイオード素子の特性が、ヘテロ接合半導体素子の構成材料層の特性によって制約されることが少ない半導体装置及びその製造方法を提供すること。
【解決手段】 半絶縁性基板１の上にエピタキシャル成長法によって、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の構成材料層を形成し、これらの一部をメサ構造に加工してＨＢＴ１０を形成する。また、別の領域をメサ形状に加工して、それぞれ、ＰＩＮダイオードのｎ型層１６ａと１６ｂ、ｉ型層１５ａと１５ｂおよびｐ型層１４とする。このうち、ｉ型層１５ａと１５ｂは、エミッタ構成材料層１５に不活性化イオンを注入して高抵抗化して形成する。 （もっと読む）

【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。 （もっと読む）

【課題】増幅特性の劣化なしにインダクタで発生する逆起電力による破壊を防止することが可能な電力増幅器及び電力増幅器用バイアス回路を実現することができる半導体装置を提供する。
【解決手段】バイポーラトランジスタ２のコレクタ端子と電源端子６とを接続しているバイアス線路５に、アノードがコレクタ端子側になるように並列にダイオード９ａを接続することにより、あるセルで暴走が始まったときは、ダイオード９ａによりその逆起電圧をクリップして下げるため、バイポーラトランジスタ２に大きな電圧がかかるのを抑制するとともに、暴走の起こっていない段階では、ベース端子に供給される経路で抵抗成分等によるロスを無くし、結果的に従来のような高出力時の出力電力の低下を抑制する。 （もっと読む）

【課題】 １チップで複数の印加電圧に対応できる保護素子を安価に提供すること。
【解決手段】 ｐ型の半導体基板１０上に、同一の工程で形成された複数のｎ導電型不純物拡散領域１１と、同一の工程で形成された複数のｐ導電型不純物拡散領域１２を、ＰＮ間距離が２種類の異なる値ＬＡ，ＬＢを示すように配置することで、ＰＮ間距離が異なる２種類のダイオード１３ａ，１３ｂを１つの半導体基板１０に構成した。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型Ｓｉ基板上のＰＮ接合バラクタの形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物がＮ型Ｓｉ層側にせり上がってくるが、表面にカーボンが導入されているバラクタ形成領域は埋め込み不純物層からの不純物拡散が抑制され、リンのせり上がりを抑制できる。 （もっと読む）

【課題】２つのバイポーラトランジスタを用いたアンチヒューズにおいて、書込み電圧を低減する。
【解決手段】第１エミッタ電極8と、第１ベース電極6と、第１コレクタ電極7とを第１領域の上方に有する第１トランジスタQ1を具備し、第１ベース電極6と第１ベース領域の間を接続するベース引出しポリシリコン9は、第１領域の外に設けられる第２領域の上方を通過させ、抵抗値を付加する。 （もっと読む）

第一のトレンチ（１１）内でバイポーラトランジスタを製造する方法で、一つのフォトリソグラフィマスクのみを適用して第一のトレンチ（１１）及び第二のトレンチ（１２）を形成する。コレクタ領域（２１）を第一のトレンチ（１１）及び第二のトレンチ（１２）内に自己整合して形成する。ベース領域（３１）を第一のトレンチ（１１）内にあるコレクタ領域（２１）の一部分に自己整合して形成する。エミッタ領域（４１）をベース領域（３１）の一部分に自己整合して形成する。コレクタ領域（２１）に対する接点を第二のトレンチ（１２）内に形成し、ベース領域（３１）に対する接点を第一のトレンチ（１１）内に形成する。バイポーラトランジスタの製造を標準ＣＭＯＳプロセスに組み入れることができる。
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【課題】 静電保護回路のトリガ電流が流れる経路の寄生容量を小さくし、これにより当該静電保護回路の誤動作を防止する。
【解決手段】 本発明による半導体装置は、Ｐ型半導体基板１に形成されたＮウェル５と、Ｎウェル５に形成されたＮ^＋拡散層６及びＰ^＋拡散層７と、Ｐ型半導体基板１のＮウェル５以外の部分に形成されたＮ^＋拡散層８及びＰ^＋拡散層９と、トリガ回路として機能するＮＭＯＳトランジスタ１３とを備えている。Ｐ^＋拡散層７は、Ｉ／Ｏパッド１０に接続され、Ｐ^＋拡散層９は、接地端子１２に接続されている。ＮＭＯＳトランジスタ１３は、Ｉ／Ｏパッド１０にサージが印加されたとき、Ｎウェル５からトリガ電流を引き出す役割をする。ＮＭＯＳトランジスタ１３は、抵抗素子３１を介してＮ^＋拡散層６に接続されている。 （もっと読む）

【課題】 入出力信号のビット数に依存せず、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流を確実に低電位線Ｖｓｓに流す静電保護回路１００、並びに、該静電保護回路１００を含む半導体装置を提供することを目的とする。
【解決手段】 入出力信号のビット数が理論上の最小値、即ち１であっても、高電位線Ｖｄｄと低電位線Ｖｓｓとの間に接続された第１の容量素子Ｃ１を含むサイリスタ動作保証回路１２０が、入出力信号のビット数に依存せず常に一定の十分な容量を保証するので、出力パッドＶｏｕｔに印加された静電気放電（ＥＳＤ）に起因するサージ電流が第１の容量素子Ｃ１に注入され、第１の容量素子Ｃ１が充電される。よって、サージ電流に基づく電流をトリガーとして、サイリスタ整流回路１１０がサイリスタ動作に入る。これにより、サージ電流がサイリスタ整流回路１１０を介して低電位線Ｖｓｓへ流れるため、保護されるべき内部回路としてのＣＭＯＳインバータ３００がサージ電流から有効に保護される。 （もっと読む）

【課題】外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合に、サイリスタ整流回路が誤動作によりオンすることを防止する機能を有する静電保護回路を提供する。
【解決手段】静電保護回路１００は、電流制御回路１９０を含み、第１の容量素子Ｃ５から構成される。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電圧Ｖｄｄが昇圧される。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。しかし、この第１の容量素子Ｃ５は、昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。 （もっと読む）

過温度により生じる損傷から集積回路を保護する方法及び装置に関し、前記集積回路は複数のパワートランジスタ（２０８ａ、２０８ｂ、２０８ｎ）を有する。前記パワートランジスタ（２０８）のそれぞれは、それぞれの温度測定回路（２００ａ、２００ｂ、２００ｎ）を備える。温度測定は、逆バイアスｐｎ接合を通る電流の温度依存性に基づく。全ての温度測定回路（２００）は、プルダウンライン（２０２）、タイマ（２０４）のトリガ入力部に接続される。前記タイマ（２０４）は、前記パワートランジスタ（２０８）のいずれか１つの温度が所定の局所閾値温度を超えると決定される場合に、ベースをエミッタに引き、全ての駆動トランジスタを使用不可にすることにより前記パワートランジスタの全てをオフに切り替える停止回路２０６に対して供給される固定周期のパルスを生成する。前記集積回路の小信号部の温度を測定する大域温度センサ（２１０）も備えられ、この温度が所定の大域閾値温度を超えると決定される場合に前記回路をオフに切り替える。
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【課題】双方向ダイオードが形成された表面と反対側の表面で、双方向ダイオードの他端をＭＩＳ型デバイスのソースやドレインなどに接続することが目的とされる。
【解決手段】ダイオード１０１ａは、表面２ａ，２ｂを有する半導体基板２を備える。半導体基板２は第１領域２１、第２領域２２ａ，２２ｂ、第３領域２３及び第４領域２４を有する。第１領域２１は、表面２ａに露出し、Ｎ型の不純物が拡散されている。第２領域２２ａ，２２ｂは、互いに離間し、それぞれ第１領域２１内にあって表面２ａに露出し、Ｐ型の不純物が拡散されている。第３領域２３は、第１領域２１と離間し、表面２ａ，２ｂのいずれにも露出し、Ｐ型の不純物が拡散されている。第４領域２４は、第３領域２３に対して第１領域２１とは反対側に位置し、半導体基板２の表面２ａに露出している。第２領域２２ｂと、第３領域２３及び第４領域２４とが導通されている。 （もっと読む）

【課題】電気回路の電源供給端子に対してダイオード接続のトランジスタを多段接続した保護回路を提供する。
【解決手段】電源供給端子から接地面へ順方向に直列接続された静電保護ダイオードのうち少なくとも一つ以上を、二つ以上の電源供給端子から共用する。電源電圧供給端子に静電気による電圧が印加されたとき、直近の少なくとも一つは静電保護ダイオードを共有せず、一部を共用化しても電源供給端子Ｖｂ１とＶｂ２の印加電圧が異なっていても効果を発揮することができ、チップ面積の低減によりチップコストを安価にすることができる。 （もっと読む）

【課題】ＩＣチップのレイアウト上の面積を縮小することができ、チップ面積増加によるコストアップを抑えるとともに、チップレイアウト配置上の制約を無くしつつ、回路誤動作および素子破壊を防止することができるＤＣブラシモータ駆動半導体集積回路を提供する。
【解決手段】フライホイールダイオードを設けることなく、モータ逆起電圧により出力端子３が電源電圧端子１より大きな電圧になった場合に、ＰＮＰトランジスタ４がオンしてパワートランジスタ９をオンさせ、過大なモータ逆起電圧が発生するのを抑えることにより、出力端子３の電圧が小さくなるように動作させ、回路誤動作および素子破壊を防止する。 （もっと読む）

【課題】ＨＢＴにおける高い耐電圧特性と優れた高速特性を維持した状態で、バラクタダイオードにおける広い容量可変幅を確保する。
【解決手段】１つの共通の半絶縁性基板１上に、ＨＢＴ２０とバラクタダイオード２１とを形成したマイクロ波モノリシック集積回路において、ＨＢＴとバラクタダイオード２１とに共通するコレクタ層を、コレクタコンタクト層４側に位置する第１のコレクタ層２２ａ、２２ｂと、反コレクタコンタクト層側に位置する第２のコレクタ層２３ａ、２３ｂとで構成し、さらに、第１のコレクタ層のキャリア濃度を第２のコレクタ層のキャリア濃度より高く設定している。そして、バラクタダイオード２１においては、第２のコレクタ層２３ｂ上にショットキー電極２４を形成する。 （もっと読む）

【目的】 蓄積された少数キャリアの排出経路を設けることにより、ダイオード耐圧を所定値に維持しつつ、高速スイッチング（例えば高速ターンオフ）を可能にする横型ダイオードを備えた半導体装置を提供することを目的とする。
【解決手段】 第１導電型の半導体層と、前記半導体層の上に設けられアノード領域とカソード領域のいずれか一方である第２導電型の第１の半導体領域と、前記第１の半導体領域の上に設けられアノード領域とカソード領域のいずれか他方である第１導電型の第２の半導体領域と、前記半導体層と前記第１の半導体領域との間に設けられた第２導電型の半導体埋め込み領域と、を備え、前記半導体埋め込み領域は、開口を有することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】転流特性の向上を図る。
【解決手段】 双方向フォトサイリスタチップ３１の２つの動作チャンネルＣＨ1,ＣＨ2が、交差しないように、互いに分離して配置されている。そして、Ｎ型シリコン基板上における左側のＰゲート拡散領域２３と右側のＰゲート拡散領域２３'との間であって、ＣＨ1とＣＨ2との間に、リンがドープされた酸素ドープ半絶縁多結晶シリコン膜３５aでなるチャネル分離領域２９が形成されている。したがって、上記Ｎ型シリコン基板の表面におけるチャネル分離領域２９近傍のシリコン界面準位(Ｑss)が増大し、Ｎ型シリコン基板内の少数キャリアである正孔が上記領域において消滅する。その結果、ＣＨ1がオフした時点でＣＨ2側に逆位相の電圧が印加された場合に光入射が無いにも拘わらずＣＨ2がオンする転流失敗を防止することができ、転流特性を向上できる。 （もっと読む）

【課題】アーリー電圧が高く、高周波性能に優れ、高降伏電圧特性を有する、相補型バイポーラトランジスタを提供する。
【解決手段】ＮＰＮ及びＰＮＰトランドスター全てはエミッタポリシリコンコンタクト(６８Ａ,６８Ｂ)から拡散されたエミッタ(７４,８０)、側壁酸化膜／窒化膜によりベースポリシリコンコンタクトから分離されたエミッタポリシリコンコンタクトを有するベースポリシリコンコンタクト(４０,４２)から拡散された外部ベース５２、５６を有し、これにより狭いエミッタ及び小さいエミッタ外部ベースの距離を提供できる。 また、ベース（６２，６４）と埋込層（１４Ａ，１６Ｂ）間の距離を、０，７〜１，５μに設定し、シリコンより小さい原子半径を有するドーパントで、埋込層の不純物濃度を規定する。 （もっと読む）

【課題】 高速・高受光感度のフォトダイオード（ＰＤ）と、高速・高耐圧のトランジスタを同一の半導体基板上に混載することを目的とする。
【解決手段】 同一の半導体基板上にトランジスタと受光素子が混載されたＯＥＩＣにおいて、シリコン基板１上に選択的にｎ型エピタキシャル層２０を形成する。これにより、バーティカルＰＮＰトランジスタ３及びフォトダイオード４の高性能化に最適なエピタキシャル層の膜厚が実現できるため、各素子の特性向上を最大限に発揮するような構造が可能となり、ＯＥＩＣとして特性向上が図れる。 （もっと読む）

【課題】バイポーラトランジスタの電流増幅率ｈＦＥに影響を与えることなく、ツェナーダイオードのツェナー電圧Ｖｚのみを高精度に調整することのできる、低コストの製造方法を提供する。
【解決手段】バイポーラトランジスタＴ２とツェナーダイオードＤ２が同一半導体基１０上に形成されてなる半導体装置１００の製造方法であって、バイポーラトランジスタＴ２を構成するｐ導電型およびｎ導電型の拡散領域とツェナーダイオードＤ２を構成するｐ導電型およびｎ導電型の拡散領域を、それぞれ、同じ拡散工程Ｋ２，Ｋ３を用いて形成すると共に、熱処理工程Ｌ１において、拡散工程Ｋ２，Ｋ３終了後の半導体基板１０を、窒素雰囲気中、５００℃以上、９００℃以下の温度範囲で熱処理する。 （もっと読む）