【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板に低濃度の第１半導体層と、第１半導体層より高濃度の第２半導体層を積層する基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。 （もっと読む）

【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板の条件を、所望の静電破壊耐量が得られる比抵抗及び厚みとし、これに低濃度の半導体層を積層した基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。 （もっと読む）

【課題】 プロセスの微細化や低電圧化に伴うデバイス破壊耐性の低下に対して、外来サージ等により電源間に高電圧が印加されることに起因した静電破壊やラッチアップから半導体集積回路装置を保護する保護回路を提供する必要がある。
【解決手段】 電源VDDにソース端子が接続され電源GNDを基準として制御回路2が生成した制御信号VG1にゲート端子が接続されたP型MOSトランジスタMP1のドレイン端子は、電源GNDに一端が接続された抵抗R1のもう一端と電源VDDと電源GNDにそれぞれドレイン端子とソース端子が接続されたN型MOSトランジスタMN1のゲート端子に内部信号VG2として接続された構成にて、電源間に任意電圧以上の電圧が印加された場合に電源間を短絡する。 （もっと読む）

【課題】ドレイン電極をソース電極に対して負バイアスすることがあっても、半導体集積回路においてラッチアップが発生することを防止できるエネルギー伝達装置、及び該エネルギー伝達装置を実現可能な半導体装置を提供する。
【解決手段】第１の半導体基板に形成された半導体装置２４と、第２の半導体基板の表面に形成された第２導電型の逆電流防止層、及び第２の半導体基板中に形成され逆電流防止層を覆う第１導電型のウェル層を含む逆電流防止ダイオード４１を備えた半導体集積回路４８と、直流電圧源５２と、変圧器６０とを備え、変圧器６０は、半導体装置２４及び直流電圧源５２と直列に接続される一次巻線５３と、負荷と接続される第１二次巻線５４とを含み、変圧器６０の第１二次巻線５４から負荷へ電力が供給されるように構成されている。半導体装置２４の第２ドレイン電極（ＴＡＰ電極）は、半導体集積回路４８の逆電流防止層と電気的に接続している。 （もっと読む）

【課題】クランプダイオードにおいて、リーク電流を抑制しながら、その動作電圧を下げることを可能にする。
【解決手段】Ｎ−型の半導体層２の表面には、Ｐ−型の拡散層５が形成されている。Ｐ−型の拡散層５の表面にＮ＋型の拡散層６が形成されている。Ｐ−型の半導体層５の表面にはＮ＋型の拡散層６に隣接してＰ＋型拡散層７が形成されている。Ｐ−型の拡散層５に隣接したＮ−型の半導体層２の表面にはＮ＋型の拡散層８が形成されている。Ｎ＋型の拡散層６上の絶縁膜９にはコンタクトホールが開口され、このコンタクトホールを通して、Ｎ＋型の拡散層６と電気的に接続されたカソード電極１０が形成されている。Ｐ＋型の拡散層７及びＮ＋型の拡散層８上の絶縁膜９には、それぞれコンタクトホールが開口され、各コンタクトホールを通して、Ｐ＋型の拡散層７とＮ＋型の拡散層８とを接続する配線１１（アノード電極）が形成されている。 （もっと読む）

【課題】周辺温度や使用環境に依らずに安定したブレークダウン電圧を与え得るサージ保護素子を提供する。
【解決手段】サージ保護素子１０は、第１の導電型の不純物を含むベース領域２１と、第２の導電型の不純物を含む第１半導体領域２３と、第２の導電型と同じ導電型の不純物を含む第２半導体領域２４と、この第２半導体領域２４よりも低い不純物濃度を有する高抵抗領域２２とを有する。第１半導体領域２３はベース領域２１の上面側で接合され、第２半導体領域２４はベース領域２１の下面側で接合されている。高抵抗領域２２は、ベース領域２１および第２半導体領域２４の双方に電気的に接続されている。 （もっと読む）

【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層７に第１のトレンチ８を形成し、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からコレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からコレクタ層７の表面方向に不純物を拡散させることにより高濃度層９を形成する。 （もっと読む）

【課題】部品点数の削減及び実装面積を小さくすることができる半導体装置及び半導体集積装置を提供する。
【解決手段】トランジスタＱ１に形成されたコレクタ電極は、リードフレームによりコレクタ端子Ｔｃに直接接続してあり、エミッタ電極は、ボンディングワイヤによりエミッタ端子Ｔｅに直接接続してある。また、トランジスタＱ１のベース電極には、抵抗素子Ｒ１を介して接続された第１ベース端子Ｔｂ１と、ベース電極に直接接続した第２ベース端子Ｔｂ２とを備えている。また、トランジスタＱ１のベース電極とエミッタ電極との間には抵抗素子Ｒ２を接続してある。トランジスタ装置１０は、外部との接続用の端子を４つ備える４端子構造を有する。 （もっと読む）

【課題】 外付け部品を用いることなく、入力端子に印加される負極性のサージ電圧による集積回路の破壊および誤動作を防止することができる集積回路装置および電子機器を提供する。
【解決手段】 ＥＳＤ保護素子１１は、エミッタが入力端子１３に接続され、コレクタが電源Ｖｃｃに接続され、ベースが抵抗素子１１２を介して入力端子１３に接続されているＮＰＮトランジスタ１１１と、一端がトランジスタ１１１のベースに接続され、他端が入力端子１３に接続されている抵抗素子１１２とを備えている。さらに、集積回路１は、Ｐ型半導体から成る基板と、Ｎウェルを一部に有し、隣接するＮウェルの間にＰ型半導体から成るＰ型半導体部が介在されて構成されている複数の回路形成素子とを備える。集積回路１を形成する回路形成素子のうち入力端子１３に接続されている回路形成素子は、Ｎウェルを除く残余の部分である。 （もっと読む）

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。 （もっと読む）

【課題】素子の個数を減らして実装面積を小さくすることができる保護回路を得る。
【解決手段】ダイオードＤ１１（第１ダイオード）のアノードが端子Ｔに接続されている。ダイオードＤ１２（第２ダイオード）のアノードがＧＮＤに接続され、カソードがダイオードＤ１１のカソードに接続されている。トランジスタＱ１１のコレクタが端子Ｔに接続され、エミッタがＧＮＤに接続されている。ダイオードＤ１１，Ｄ１２のカソードからトランジスタＱ１１のベースに向けて順方向にダイオードＤ１３〜Ｄ１５（第３ダイオード）が直列に接続されている。 （もっと読む）

【課題】同一の半導体層上に、半導体素子とセンサ素子とが形成され、半導体素子の温度が、高い応答速度でセンサ素子により検出される複合半導体装置を提供すること。

【解決手段】同一の半導体層上に、ＦＲＤとＳＢＤとが並存するように形成した複合半導体装置は、
ＦＲＤ１１が、Ｎ型の第１半導体層１と、第１半導体層１上に島状に形成され、且つ、第１半導体層１とＰＮ接合が形成されるＰ型の第２半導体層２と、第２半導体層２上に形成され第２半導体層２と電気的に接続される第１電極５と、で構成され、
ＳＢＤ１２が、第１半導体層１と、第１半導体層１上に形成され、且つ、第１半導体層１との間にショットキー接合が形成される第２電極６と、で構成され、
第２電極６、又は、第２電極６と接触する伝熱板が、平面的に見て第１電極５と重なるように延伸して形成されている。 （もっと読む）

【課題】本発明は、高電圧が印加される電源端子と、電源端子と電気的に接続されたクランプ回路と、クランプ回路と電気的に接続され、低電圧で駆動する内部回路とを備えた半導体装置に関し、半導体装置の面内におけるクランプ回路の占有面積を小さくして、半導体装置の小型化を図ることを課題とする。
【解決手段】高電圧Ｖ_ＤＤ１が印加される電源端子１１と電気的に接続されたクランプ回路１３と、クランプ回路１３と電気的に接続され、高電圧Ｖ_ＤＤ１よりも低い基準電圧Ｖ_ＲＥＦで駆動する内部回路１４と、を備えた半導体装置１０であって、ＮＰＮ型バイポーラトランジスタ２１を用いてクランプ回路１３を構成すると共に、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電源端子１１とを電気的に接続し、ＮＰＮ型バイポーラトランジスタ２１のコレクタを接地し、ＮＰＮ型バイポーラトランジスタ２１のベースとＮＰＮ型バイポーラトランジスタ２１のコレクタとを電気的に接続した。 （もっと読む）

【課題】本発明は、パワー半導体デバイスの温度測定を精度良く行う温度検出システムを提供する事を目的とする。
【解決手段】パワー半導体デバイスと、該パワー半導体デバイスの温度を検出するチップ温度検出素子と、該パワー半導体デバイスのロスを決める特性であるロス関連特性値を取得するロス関連特性値取得手段と、該ロス関連特性値から該パワー半導体デバイスの温度と該チップ温度検出素子の検出した温度との差分値を演算する差分値演算手段と、該チップ温度検出素子の検出した温度と該差分値とを足し合わせ補正後温度信号を生成する補正後温度信号生成部と、該補正後温度信号を外部へ出力する出力部とを備える。 （もっと読む）

【課題】応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供する。
【解決手段】絶縁ゲートトランジスタ素子２１とダイオード素子２２とが同じ半導体基板に形成され、絶縁ゲートトランジスタ素子２１とダイオード素子２２が逆並列に接続されてなる半導体装置６０であって、ダイオード素子２２に電流が流れた場合に、絶縁ゲートトランジスタ素子２１のゲート（Ｇ）端子の電位を下げて、該絶縁ゲートトランジスタ素子２１のゲートをオフする第１制御トランジスタ素子ＳＴ１が、前記半導体基板に形成されてなる半導体装置６０とする。 （もっと読む）

【課題】新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を提供する。
【解決手段】ＰＮＰバイポーラトランジスタ７のエミッタとベースがアノード端子５に、コレクタがＮＰＮバイポーラトランジスタ８のベースに接続されている。ＮＰＮバイポーラトランジス８タのエミッタがカソード端子６に、ベースが第１抵抗Ｒ１を介してカソード端子６に、コレクタが第２抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ７のベースに接続されている。 （もっと読む）

【課題】電源線又は接地線に印加されるサージ電圧による静電破壊を防止し、また、デジタル回路とアナログ回路の間のノイズ干渉を防止した半導体集積回路を提供する。
【解決手段】第１の島領域１０５に第１の静電破壊保護ダイオードＤ１と第１の静電破壊保護バイポーラトランジスタＴ１を設けることで、第１の接地線１０２にサージ電圧が印加されたときに、第１の静電破壊保護ダイオードＤ１と第１の静電破壊保護バイポーラトランジスタＴ１がオンして、デジタル回路１００を静電破壊から保護する。また、第１の分離層ＳＰ１は、デジタル回路１００より第１の接地パッド１０１に近接した位置Ｐ１で第１の接地線１０２にコンタクトされ、第２の分離層ＳＰ２は、アナログ回路２００より第２の接地パッド２０１に近接した位置Ｐ２で第２の接地線２０２にコンタクトされる。これにより、デジタル回路１００とアナログ回路２００とのノイズ干渉が防止される。 （もっと読む）

【課題】通常とは逆方向に負荷回路側から電流が流れ込んだ場合でも回路内のトランジスタを保護し得る電流供給回路を提供する。
【解決手段】
このように本実施形態に係るドライバ回路２０では、一点鎖線内のように、保護回路として、一対のトランジスタ２１Ｐ，２２Ｐで構成されたカレントミラー回路の出力側（トランジスタ２２Ｐ側）にトランジスタ２３Ｐを直列に介在させるとともに、このトランジスタ２３Ｐのベースと入力側（トランジスタ２１Ｐ側）との間でベース電流が流れる方向に順方向を向けたダイオード２５を介在させ、また順方向電圧ＶＦがトランジスタ２３Ｐのベース−エミッタ間電圧ＶBE以上に設定されたツェナーダイオード２４や、ダイオード２５の順方向電圧ＶＦ以上にその順方向降下電圧が設定されたツェナーダイオード２６を、カレントミラー回路の入力側に介在させる。 （もっと読む）

【課題】ＩＣに現れるオーバーシュートが低減可能なＥＳＤ保護デバイス、およびその設計方法の提供。
【解決手段】主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。このトリガーデバイス２０は、ＥＳＤ電流のための最初の電流経路中に配置される。この最初の電流経路中に、オフ状態からオン状態にトリガーされる少なくとも１つのトリガー要素を有する。この要素のトリガー速度が考慮され、その設計はそのトリガー速度が増加するように最適化される。更に、少なくとも１つのトリガー要素が、速いトリガー速度を得るために、所定のタイプ、好適にはゲート型ダイオードタイプから選択されＥＳＤ保護回路。 （もっと読む）

【課題】広範囲の温度領域で高精度であり、極めて小さく形成できる高速応答可能な二端子のダイオード温度センサ素子を提供すると共に、これを用いた安価で高速応答可能な温度計測装置を提供する。
【解決手段】バイポーラトランジスタの2個のｐｎ接合のうち、一方のｐｎ接合を短絡してダイオードとして取り扱い、このダイオードをダイオード温度センサとして用い、バイポーラトランジスタを形成している半導体チップ内で、一方のｐｎ接合を短絡してあり、外部には、二端子として取り出すようにしたダイオード温度センサ素子と、これを用いた温度計測装置を提供する。 （もっと読む）