【課題】
Ｉｅｂリークを抑えながら十分な高速スイッチングが可能なダイオード内蔵トランジスタを提供する。
【解決手段】
ダイオード内蔵トランジスタのＮＰＮ-Ｔｒ５のベースコンタクトには、寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とが接続される。寄生ＰＮＰ-Ｔｒ５のベース幅９は、ＮＰＮ-Ｔｒ５のＩｅｂリークが大きくならない程度の幅に設定される。寄生ＰＮＰ-Ｔｒ５とスピードアップダイオード（ＳＵＤ）２２とにより、スイッチング速度の高速化が実現され、寄生ＰＮＰ-Ｔｒ５のベース幅９を小さくしすぎないことによりＩｅｂリークが大きくなることを防ぐことができる。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】製造後にトリガ電圧の値を調整できる静電保護回路を提供する。
【解決手段】放電回路部１１、トリガ回路部１２Ａ、及びトリガ制御回路部１３から構成され、放電回路部１１は、半導体装置の所定のノードに接続されており、この所定のノードにサージ電圧が印加された際に放電を行う。トリガ回路部１２Ａは、放電回路部１１をトリガして放電回路部１１における放電動作を開始させる。トリガ制御回路部１３は、トリガ回路部１２Ａが放電回路部１１における放電動作を開始させる際のトリガ電圧の値を調整する。 （もっと読む）

【課題】高いＥＳＤ耐圧を有するトランジスタ型の静電気保護用半導体装置を実現すること
【解決手段】素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１で、側面をトレンチ絶縁膜１４およびポリシリコン膜１５で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ⁺ 型領域１２と、その上面に形成されたｎ型半導体基板１３に形成されている。ｎ型半導体基板１３の表面部には、コレクタｎ⁺ 型領域１６とエミッタｎ⁺ 型領域１７が互いに離れて形成されている。また、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１２を接続するようにコレクタシンクｎ⁺ 型領域１８が形成され、エミッタｎ⁺ 型領域１７と埋め込みｎ⁺ 型領域１２を接続するようにベースシンクｐ型領域１９が形成されている。 （もっと読む）

【課題】安定動作可能な動作電圧の設定に自由度を与えることができる保護回路を提供する。
【解決手段】ドレイン端子と被保護素子２が接続された端子１を接続した電界効果トランジスタ３と、前記電界効果トランジスタ３のゲート端子と一端を接続し、他端を接地した抵抗４と、前記電界効果トランジスタ３のソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオード５とで構成されていることを特徴とする保護回路６であり、入力端子に低電圧信号が印加された場合は前記トランジスタ３が遮断状態となり、高電圧パルスが印加されたときは導通状態となるようにバイアスされる。 （もっと読む）

【課題】フォトダイオードと共に形成したバイポーラ接合トランジスタを提供する。
【解決手段】第２導電型基板に第１導電型のイオンを注入して第１コレクタ領域２０２を形成し、該基板上に第１エピ層２００を形成し、第１エピ層に第１導電型のイオンを注入し、第１コレクタ領域と連結された第１コレクタ連結領域を形成し、第１エピ層に第１導電型のイオンを注入し、エミッタ領域２１４を形成し、第１エピ層の上に第２エピ層を形成し、ＳＴＩ領域２６０を形成し、第２エピ層２１０にＰ−ウェルを形成し、第１コレクタ連結領域と連結された第２コレクタ連結領域２１２、エミッタ領域と連結されたエミッタ連結領域を形成し、第２エピ層に第１導電型のイオンを注入して第２コレクタ領域及びこれと連結されたコレクタコンタクト領域、エミッタ連結領域上にエミッタコンタクト領域を形成し、第２エピ層に第２導電型のイオンを注入し、ベースコンタクト領域を形成する。 （もっと読む）

【課題】ワイドバンドギャップ半導体を用いて形成されたパワースイッチング素子とそれを制御するための受光素子を含む半導体装置を低コストで提供する。
【解決手段】半導体装置は、シリコン基板（１）を用いて形成されたフォトダイオード（５）と、シリコン基板上に形成されていてシリコンに比べて大きなバンドギャップを有するワイドバンドギャップ半導体層（２）と、そのワイドバンドギャップ半導体層を用いて形成されたスイッチング素子（９）とを含み、そのスイッチング素子はフォトダイオードからの制御信号によってオン・オフ制御されるようにフォトダイオードに電気的に接続（７、２８）されている。 （もっと読む）

【課題】保護トランジスタを備える半導体装置において、保護トランジスタの動作均一性の向上を図ると共に、保護トランジスタの素子面積の増大を招くことなくＥＳＤサージから内部回路を保護することである。
【解決手段】半導体基板上に形成されたバイポーラトランジスタ１００を備える半導体装置であって、半導体基板におけるバイポーラトランジスタ形成領域上に配置された複数の電流制御部１０７を備え、複数の電流制御部１０７の各々は、バイポーラトランジスタ１００を構成するベース層１０２とエミッタ層１０３とを電気的に接続している。 （もっと読む）

【課題】従来の静電保護回路においては、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こることがある。
【解決手段】静電保護回路１は、バイポーラトランジスタＱ１、バイポーラトランジスタＱ２、およびＦＥＴ１０を備えている。バイポーラトランジスタＱ１，Ｑ２は、信号線１２とＧＮＤとの間に、互いに直列に接続されている。ＦＥＴ１０は、ソースおよびバルクがバイポーラトランジスタＱ１，Ｑ２間のノードＮに接続され、ゲートが信号線１２に接続され、ドレインが電源に接続されている。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置の製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴの形成領域Ａに高濃度のリンイオンを注入した後、Ｓｉ基板１上にシリコン酸化膜３を形成する。その後Ｎ型Ｓｉ層をエピタキシャル成長させると、高速用ＨＢＴの形成領域Ａではまずシリコン酸化膜３の蒸発が起こり除去されてからＮ型Ｓｉ層が成長する。このためラテラルＰＮＰ、ＰＮ接合型バラクタ、高耐圧用ＨＢＴトランジスタ等の素子よりも薄いＮ型Ｓｉ層が得られるため用途の異なる各素子の性能を両立させることができる。 （もっと読む）

本発明は、ワイドバンドギャップデバイスを電圧過渡の抑制の間の損傷から保護する方法及びデバイスである。アバランシェ耐量を向上させることは、ワイドバンドギャップデバイスのブロック接合部に１つ以上のダイオード又はＰＮＰトランジスタを配置することにより達成される。
（もっと読む）

本発明は、基板（１００）上にアクティブ層（１０１）を形成する段階および少なくとも基板（１００）が出現するまで、トレンチ（１０２）をアクティブ層（１０１）内に形成することでコンポーネントを個別化する段階を含む、電子コンポーネント（１１１）のマトリクスを製造する方法に関する。この方法は、アクティブ層（１０１）上に機能材料の層（１０２）を蒸着する段階と、前記トレンチ（１０２）を充填し、電子コンポーネント（１１１）の上側面に薄膜（１１５）を形成するように、材料の層（１０３）上に感光性樹脂（１０４）を蒸着する段階と、トレンチの樹脂の部分の露光を少なくしつつ樹脂（１０４）を放射線に少なくとも部分的に曝露する段階と、適切に露光された部分を除去するように樹脂（１０４）を現像する段階と、現像段階の後、外面に現われる機能材料の層（１０３）の部分を除去する段階と、樹脂の残り部分を除去する段階とを含む。
（もっと読む）

【課題】
スイッチングＯＦＦ遅延時間が短いトランジスタを提供する。
【解決手段】
Ｎ＋型半導体基板の表面層に形成したＮウエル領域に第１のトランジスタのＰ形のベース領域を形成し、その中央部にＮ＋形のエミッタ領域を形成，半導体基板の他面側の表面層に第１のトランジスタのコレクタ電極を金属で形成する。Ｎウエル領域にダイオードのアノードを形成し電極を金属で形成する。エミッタ領域にエミッタ電極を金属で形成，ダイオードのアノード電極とを接続する。コレクタ電極とダイオードのカソードとが共通電極（コレクタ電極）となって同一チップ内に逆並列接続され，ダイオードのアノードとＰ形のベース領域との間にＰＮＰ寄生トランジスタが生成して，これのＯＮのとき，第１のトランジスタのベース電流を減らすので第１のトランジスタのＯＦＦ遅延時間が短縮される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】従来の静電破壊保護方法では、ブレークダウンさせたダイオードを経由してサージ電流を放電していたため、過電流によるダイオードの破壊を防ぐ必要があった。
【解決手段】本発明にかかる半導体装置の静電破壊保護方法は、第１、第２の端子を有する半導体装置において、半導体装置を第１、第２の端子間に印加されるサージ電流から保護する半導体装置の静電破壊保護方法であって、半導体装置は、第１の端子から第２の端子に向かって順方向電流を流すベース・エミッタ間に形成されるダイオードと、導通状態において第２の端子から第１の端子に向う方向で電流を流すＮＰＮトランジスタ２あるいはＰＮＰトランジスタ３とを有し、第１、第２の端子間の電位差がダイオードを降伏させる電位差となる前にＮＰＮトランジスタ２あるいはＰＮＰトランジスタ３のコレクタ端子とエミッタ端子とが導通状態となるものである。 （もっと読む）

【課題】従来の静電破壊保護装置では、負極性の静電気が印加された場合の保護が不十分であった。また、サージ電流を流す経路としてトランジスタのブレイクダウンの経路を利用した場合に、充分な電流が流せず半導体装置が破壊されてしまうおそれがあった。
【解決手段】静電破壊保護回路は、第１の電源端子、第２の電源端子及び入出力端子を有する半導体装置の静電破壊保護装置であって、前記入力端子から前記第２の電源端子にサージ電流を流すサイリスタと、前記第１の電源端子から前記入力端子にサージ電流を流すバイポーラトランジスタとを有する。 （もっと読む）

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つに抵抗１が形成されている。抵抗１の周囲には、ＰＮ接合領域２２、２３を有する保護素子が形成されている。ＰＮ接合領域２２、２３は、抵抗１のＰＮ接合領域２１より接合耐圧が低い。この構造により、Ｐ型の拡散層９に電圧を印加する電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２２、２３がブレークダウンし、抵抗１を保護することができる。 （もっと読む）

【課題】本発明は、保護された回路を有する半導体集積回路（ＩＣ）内のＥＳＤ保護回路であって、ＥＳＤクランプの誤トリガが防止されるＥＳＤ保護回路を提供する。
【解決手段】回路は、ＥＳＤクランプとして、第１の電圧源に結合するように適合されたアノードおよび第２の電圧源に結合するように適合されたカソードを有するＳＣＲを含む。回路はまた、ＳＣＲの少なくとも１つの第１のトリガ・タップと第１の電圧源の間に結合された少なくとも１つのノイズ電流バッファ（ＮＣＢ）を含み、ＳＣＲの第１のトリガ・タップは電源に結合されるようになる。 （もっと読む）

【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴ形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板１上に低濃度のＮ型Ｓｉ層３を形成する。Ｎ型Ｓｉ層３は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層２中の不純物がＮ型Ｓｉ層３側にせり上がってくるが、埋め込み型不純物層２下部にカーボンが導入されている高速用ＨＢＴ形成領域は埋め込み不純物層２からの不純物拡散が促進され、リンのせり上がり量を大きくできる。 （もっと読む）

【課題】 高周波数帯から低周波数帯に亘る信号を処理する複数の内部回路（ＩＣ）の正・負の静電気による静電破壊を保護する。
【解決手段】 高周波数帯で動作する内部回路には、寄生容量が小さく、電源電圧以上の入力信号が印加されても誤動作しないダイオード接続した複数のトランジスタによる多段接続の保護回路を組み込み、低周波数帯で動作する内部回路には一つのダイオード接続のトランジスタによる保護回路を組み込む。保護回路は正・負の静電気によっても内部回路を保護する電流の流れる方向相互に逆になる２系統の保護回路構成になっている。 （もっと読む）