【課題】 高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。
【解決手段】 複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有する。素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板９裏面に露出し、その内部は空洞になっている。この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

【課題】面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供する。
【解決手段】入力端子１１及び出力端子２１を有する高周波信号の処理部と、スパイラルをなして連続したｐ側領域であるスパイラル状ｐ側領域１７、スパイラル状ｐ側領域１７と同様形状をなして連続したｎ側領域であるスパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合した同様形状のスパイラルをなして連続したｐｎ接合を有し、スパイラルの一端部となるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部となるスパイラル状ｐ側領域１７の端部が接地端子に接続されたＥＳＤ保護素子とを備えている。 （もっと読む）

【課題】 複数個の半導体素子を備えている半導体装置において、その半導体装置のサイズを小さくする技術を提供する。
【解決手段】 不純物注入工程では、半導体基板９の表面にｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲を管理して、不純物を半導体基板９に注入する。熱処理工程では、半導体基板９を加熱して半導体基板９に注入した不純物１２、１４を活性化する。トレンチ形成工程では、半導体基板９の表面に隣接して出現しているｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するととともに半導体基板９の表面から半導体基板９の裏面に向けて不純物の注入範囲１２、１４を貫通する深さにまで伸びているトレンチ１５を形成する。絶縁膜形成工程では、トレンチ１５内に絶縁膜を形成する。 （もっと読む）

【課題】保護ダイオードの熱抵抗を低減し、保護ダイオードの自己発熱を抑制することにより電流伝導度を増大させ、保護機能を向上させた半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられた膜厚が３０ナノメータ未満の酸化シリコンからなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。または、半導体基板と、前記半導体基板上に設けられた被保護素子と、前記半導体基板上に設けられ、酸化シリコンよりも熱伝導率の高い材料からなる絶縁膜と、前記絶縁膜の上に設けられ前記被保護素子と接続された保護ダイオードと、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】縦形ダイオードに順方向電流が流れた際の隣接する縦形ダイオードの電位変動を抑制し安定した回路動作を確保し、かつ素子面積に対する縦型ダイオード間の分離層の占有面積を小さくできる半導体装置を提供する。
【解決手段】ｎ型拡散層３とｎ型拡散層４の間に挟まれたｐ型半導体層１にトレンチ溝２０を形成し、トレンチ溝２０の底部にｎ型分離層５を形成し、トレンチ溝２０の両側のｐ型半導体層１内にｐ型分離層６を形成する。トレンチ溝２０の内部に導電体１６を充填し、この上端部に金属電極１０を形成し、この金属電極１０をグランドＧＮＤと接続する。 （もっと読む）

【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。
【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。 （もっと読む）

【課題】 従来の電圧制御型水晶発振回路では、ＶＤＤと入力端子との間に保護ダイオードがあるため特性上問題があり、これを削除することが考えられるが、その場合ＥＳＤに対して弱くなるため、保護ダイオードの役割を担う代替手段が課題となる。
【解決手段】本発明は、素子分離領域に囲まれ形成された第１のＮ型領域と、素子分離領域下の第１の高濃度Ｐ型領域と、第１のＮ型領域に接しＰＮ接合を形成する第１のＰ型領域と、素子分離領域を挟んで第１のＮ型領域と対向した位置に形成された第２のＮ型領域とを有し、第１のＰ型領域を接地電位、第１のＮ型領域を制御電圧に接続することで発振回路の可変容量素子を構成し、第２のＮ型領域を接地電位に接続することにより、第１のＮ型領域・第１の濃度Ｐ型領域・第２のＮ型領域とでＥＳＤ保護素子としてのスナップバックトランジスタを構成する。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置に適したアセンブリ構造を提供すること。
【解決手段】金属基板１２５と、絶縁板１２６と、金属膜７とを備える。金属基板１２５上に、ワイドギャップ半導体層からなるバイポーラスイッチング素子２０を備える。金属膜７上に、ｎ型ワイドギャップ半導体層を含むダイオード素子１３を備える。バイポーラスイッチング素子２０の低電位側の主電極３２は、金属基板１２５に直接に半田付けされている。一方、バイポーラスイッチング素子２０の高電位側の主電極２９は、金属膜７に配線３４、７ａを介して電気的に接続されている。ダイオード素子１３の低電位側の主電極３２は、金属膜７に直接に半田付けされている。一方、ダイオード素子１３の高電位側の主電極６は、金属基板１２５に配線８を介して電気的に接続されている。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置を作製すること。
【解決手段】順方向特性にビルトイン電圧を有するワイドギャップバイポーラ半導体素子を形成するように、互いに異なる導電型を有する少なくとも２層のワイドギャップ半導体層１、２、３を積層する。積層欠陥を有するワイドギャップ半導体層１、２、３に、所定の照射エネルギーのγ線、電子線または荷電粒子線を所定量照射する。 （もっと読む）

【課題】同一半導体基板上にフォトダイオードとトランジスタとを混載した半導体装置の動作速度の更なる高速化と、フォトダイオードにおけるパルスの応答遅延の改善を図る。
【解決手段】第一導電型の半導体基板と、この半導体基板上に形成された第一導電型のエピタキシャル層と、第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、コレクタ領域の下方における半導体基板表面の不純物濃度を、コレクタ領域と第一導電型のエピタキシャル層との接合により生じる空乏層の下端が半導体基板に達する不純物濃度とし、フォトダイオードの下方における半導体基板に、トラップ準位を形成した。 （もっと読む）

【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。
【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。 （もっと読む）

【課題】立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制することのできる保護素子を提供する。
【解決手段】ＩＣ回路への入力ラインに挿入され、ＩＣ回路をサージから保護するための保護素子であって、グランドラインと入力ライン間で逆方向接続されるツェナーダイオード１０と、ＰＮ接合構造からなり、入力ラインに挿入されるピンチ抵抗体２０とを有してなり、ツェナーダイオード１０の耐圧が、ピンチ抵抗体２０の耐圧より低く設定され、ピンチ抵抗体２０が、入力ラインにおけるＩＣ回路とツェナーダイオード１０の間に配置されて、ピンチ抵抗体２０の制御電極Ｓが、入力ラインのＩＣ回路側またはグランドラインに接続されてなる保護素子１００とする。 （もっと読む）

半導体装置の分離構造は、フロア分離領域と、フロア分離領域の上方の誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域にまで下方へ延びる側壁分離領域とを備える。この構造は、半導体基板内に比較的深い分離されたポケットを設ける一方、基板にエッチングされなければならないトレンチの深さの制限を設ける。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードおよびＪＦＥＴを含む種々のデバイスが、分離されたポケット内に形成される。
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【課題】通常動作時のリーク電流が小さく、且つ、ＥＳＤストレス印加時のトリガ電圧が低い静電保護回路を提供する。
【解決手段】本発明の半導体回路は、ＶＤＤパッド４と、Ｉ／Ｏパッド５と、ＶＳＳパッド６と、サイリスタ素子１と、サイリスタ素子１にトリガ電流を流すためのトリガ用ＰＭＯＳトランジスタ２とを具備する。サイリスタ素子１は、そのアノードがＩ／Ｏパッド５に接続され、カソードがＶＳＳパッド６に接続され、ゲートがトリガ用ＰＭＯＳトランジスタ２のソースに接続されている。トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートは、ＶＤＤパッド４に接続されている。 （もっと読む）

【課題】ＬＣＲを外付け可能で、汎用性が高く容量、抵抗及びインダクタンスを自由に調整することができ、さらなる高周波領域での要求に耐え得るバイポーラトランジスタ装置を提供する。
【解決手段】半導体素子搭載部と、前記半導体素子搭載部の相対向する２辺に沿って配列された複数のリードとを具備したリードフレームと、バイポーラトランジスタと、前記バイポーラトランジスタに接続された回路要素とが搭載され、高周波信号入力端子を構成する入力パッドと高周波信号出力端子を構成する出力パッドとが相対向する辺上に、相対向するように配列され、前記半導体素子搭載部に搭載されると共に電気的接続のなされた半導体素子と、前記素子搭載部に搭載された前記半導体素子を覆うとともに、前記リードの先端を導出するように形成された封止体とを備え、前記半導体素子搭載部と前記リードのひとつとが一体的に形成されたことを特徴とする。 （もっと読む）

【課題】保護対象となる半導体素子の外部に静電破壊保護素子を別個に設けることなく、簡易な構成で確実に静電破壊保護を図る。
【解決手段】
縦型ＰＮＰバイポーラトランジスタ４のベース領域であるＮ型拡散層５を囲繞するように、かつ、相互に接合されるようにして高濃度のＰ型ガードリング９及び高濃度のＮ型ガードリング１０が設けられることによりツェナーダイオード１１が形成されると共に、縦型ＰＮＰバイポーラトランジスタ４に等価的に形成された横型ＮＰＮ型バイポーラトランジスタ７と直列接続状態とされ、サージが印加された際に、ツェナーダイオード１１が横型ＮＰＮ型バイポーラトランジスタ７と共に導通することで、サージを、Ｐ型エピタキシャル層６全体へ低抵抗で拡散可能となっている。 （もっと読む）

【課題】半導体装置として縦型のダイオードにおいて、逆回復時に逆方向電流の急激な回復を抑制し、ソフトリカバリを実現する。
【解決手段】Ｎ−型基板１０の表層部に形成されたＰ型層２０を貫通してＮ−型基板１０に達するトレンチ３０を複数設けると共に、各トレンチ３０のうち少なくとも隣同士の間に配置されたＰ型層２０上に絶縁膜４０を設け、Ｐ型層２０のうち当該絶縁膜４０、各トレンチ３０の壁面、Ｎ−型基板１０によって囲まれた領域をフローティングＰ型領域２１として構成する。これにより、フローティングＰ型領域２１をホールの供給源として機能させる。 （もっと読む）

【課題】電気回路の電源供給端子に対してダイオード接続のトランジスタを多段接続した保護回路を提供する。
【解決手段】電源供給端子から接地面へ順方向に直列接続された静電保護ダイオードのうち少なくとも一つ以上を、二つ以上の電源供給端子から共用する。電源電圧供給端子に静電気による電圧が印加されたとき、直近の少なくとも一つは静電保護ダイオードを共有せず、一部を共用化しても電源供給端子Ｖｂ１とＶｂ２の印加電圧が異なっていても効果を発揮することができ、チップ面積の低減によりチップコストを安価にすることができる。 （もっと読む）

【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）