【課題】
従来よりも静電破壊耐圧を高くできる静電保護素子を提供する。
【解決手段】
ビルトインポテンシャルがSiGeのバンドギャップとほぼ同じになるn型Siとp型SiGeのpn接合を用いた静電保護素子を静電気が印加される端子と静電気を放電する端子間に接続することにより、n型Siとp型Siのpn接合に比べてpn接合に電流が流れはじめる電圧であるON電圧を低くでき、静電気が印加されて端子間電圧がまだ低い場合でも静電気が放電しはじめるようにして、静電破壊耐圧を上げる効果を得る。 （もっと読む）

【課題】空乏層幅を充分確保でき、高速で高感度な受光素子を、高速なバイポーラ素子とともに同一の半導体基板上に混載する。
【解決手段】第１導電型の第１の半導体領域３１上に形成された半導体層４２から成る低不純物濃度の第１導電型の第２の半導体領域３２と、この半導体層４２に不純物が導入された第１または第２導電型の高抵抗率の第３の半導体領域３３と、その上に形成された半導体層４３から成る第２導電型の低不純物濃度の第４の半導体領域３４と、その上に形成された高不純物濃度の第２導電型の第５の半導体領域３５とを具備して、受光素子が構成され、バイポーラトランジスタＴＲを構成するコレクタ領域７とベース領域８とエミッタ領域１２が半導体層４３内に形成され、受光素子とバイポーラトランジスタＴＲの各形成部間に、第１導電型の分離領域２６が形成されている構成とする。 （もっと読む）

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つにＮＰＮトランジスタ１が形成されている。ＮＰＮトランジスタ１の周囲には、ＰＮ接合領域２１、２２を有する保護素子が形成されている。ＰＮ接合領域２１、２２は、ＮＰＮトランジスタ１のＰＮ接合領域２０より接合耐圧が低い。この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。 （もっと読む）

本発明によれば、デバイスの望ましくないトリガリングを防止するためのトリガ回路を制御することにより、ＥＳＤ保護回路に対する改善が提供される。回路はＥＳＤクランプを備えており、該クランプにトリガ回路が結合されている。クランプおよびトリガ回路は、いずれも第１の基準電位に結合されている。回路は、さらに、トリガ回路に結合された制御ラインを備えている。制御ラインは第２の基準電位に結合されており、この第２の基準電位に電力が供給されるとトリガ回路を不能にし、また、第２の基準電位に電力が供給されない場合、トリガ回路を使用可能状態にするようにトリガ回路の挙動をさらに制御している。
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【課題】 高周波帯から低い周波数帯にわたる複数の周波数帯の入出力を持ったICの静電破壊を防止する。
【解決手段】 ICの高周波部に対してダイオード接続のトランジスタを多段接続した保護回路を設ける。更に、そのトランジスタは、サイリスタ動作を防止できる絶縁物で素子間を分離したものを適用する。 （もっと読む）

【課題】ワイドギャップバイポーラ半導体素子を高信頼性かつ低損失で駆動でき、可制御電流を大きくできる電力変換装置を提供する。
【解決手段】この電力変換装置では、ＳｉＣ−ＧＴＯサイリスタ１の稼動に先立ち、温度上昇用ｎ型ＭＯＳＦＥＴ１１のゲート１３に信号を印可してオンさせ、電源１４ → アノード端子２ → ゲート端子４ → 抵抗１２ → 温度上昇用ｎ型ＭＯＳＦＥＴ１１ → 電源１４の経路で温度上昇用電流(加熱電流)として約４０Ａの電流を流す。上記温度上昇用電流により、ＳｉＣ−ＧＴＯサイリスタ１の温度を上昇させる。これにより、サイリスタ１の稼動により積層欠陥が増大したとしても、オン電圧の増大や最小ゲート点弧電流の増大、ターンオン時間の増大およびオフ時の電流の不均衡の増大などの劣化現象を抑制できる。 （もっと読む）

【課題】ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる小型の半導体装置であって、ダイオードのリカバリー特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体基板１におけるＩＧＢＴの形成領域とダイオードの形成領域以外の領域（周辺部）において、主面側の表層部に、Ｐ導電型の第５半導体領域６が形成され、第１半導体領域２、第３半導体領域４および第５半導体領域６が、電気的に共通接続され、第５半導体領域６に対向して、裏面側の表層部に、Ｐ導電型の第６半導体領域７ａが形成され、第２半導体領域３、第４半導体領域５および第６半導体領域７ａが、電気的に共通接続されてなる半導体装置１００とする。 （もっと読む）

【課題】従来の回路では生じるコストや面積の増大を低く抑えながら高いＥＳＤ耐性が実現できる保護回路を備えた電力増幅器を提供する。
【解決手段】半導体基板には、少なくとも１つのバイポーラトランジスタ１０を有する能動素子と、バイポーラトランジスタ１０のベース５とエミッタ６間をベース・エミッタ間ダイオードとは逆方向となるように接続されたダイオードＤと、ダイオードＤとバイポーラトランジスタ１０のベース５との間に直列に接続された抵抗Ｒと、バイポーラトランジスタ１０のベース５にバラスト抵抗Ｒを介して接続されたバイアス回路１７が形成されている。抵抗Ｒは、バイアス回路１７のバラスト抵抗Ｒを兼ねている。 （もっと読む）

【課題】定電流回路を構成するチップの面積縮小を図ることができる回路構成を提供する。
【解決手段】トランジスタ６のベース電流を流すための起動素子をツェナーダイオード７で構成する。そして、このツェナーダイオード７を構成する各拡散層２０〜２２をリーク電流が発生するような不純物濃度に設定する。このため、ツェナーダイオード７は、リーク電流分の電流を流し、かつ、ツェナーダイオード７の両端間に電位差（Ｖｚ×ツェナーダイオード７の個数）を発生させるため、抵抗と等価の役割を果たすことができる。このように、起動素子をツェナーダイオード７で構成することにより、起動素子を抵抗で構成する場合と比べて必要な面積を低減することが可能となる。したがって、定電流回路を構成するチップの面積縮小を図ることができる回路構成が可能となる。 （もっと読む）

【課題】信号線に接続された回路にシングル効果過渡（ＳＥＴ）の弱点を導くことなく、製造中に蓄積する電荷から信号線を保護するアンテナダイオード回路を提供する。
【解決手段】アンテナダイオード回路１００は、信号線とグラウンドの間に直列接続された第１のカソードおよび第１のアノードを有する第１のダイオード１０２と、第２のカソードおよび第２のアノードを有する第２のダイオード１０４の組み合わせを含む。第１のカソードが信号線に接続され、第２のカソードは第１のアノードに接続され、第２のアノードはグラウンドに接続されている。あるいは、アンテナダイオード回路は、信号線と電源の間に直列接続される。アンテナダイオード回路は、ウェハ製造中に電荷蓄積から信号線を保護するだけでなく、アンテナダイオード回路の各ダイオードのどちらか一方への粒子衝突によって生じるシングルイベント過渡グリッチも防止する。 （もっと読む）

【課題】静電気に対する耐性を向上させることのできるレギュレータ回路及びそれを用いた半導体装置を提供することを目的とする。
【解決手段】外部回路に電流を供給するための出力段トランジスタＴＲ１を内蔵したレギュレータ回路において、出力段トランジスタＴＲ１に対して並列に静電気保護用トランジスタＴＲ２が形成されている。静電気保護用トランジスタＴＲ２のベースは、例えば、出力段トランジスタＴＲ１のベースに接続される。また例えば、静電気保護用トランジスタＴＲ２のベースは、グランドライン１５または静電気保護用トランジスタＴＲ２のエミッタに接続される。 （もっと読む）

【課題】共通の半導体基板の上に複数の半導体素子を形成すると寄生トランジスタが形成される。
【解決手段】寄生トランジスタの動作を抑制することができる複合半導体装置は、ｐ型の第１の半導体領域７の上にｎ型の第２の半導体領域８と環状に形成された第３、第４及び第５の半導体領域９，１１，１２を有する。最も内側に配置されたｎ⁺型の第５の半導体領域１２の内側に抵抗膜３が配置されている。この抵抗膜３はドレイン電極１８と接続導体３０との間に接続されている。 （もっと読む）

【課題】フライホイールダイオードを内蔵したパワースイッチングデバイスにおける、高速スイッチング性向上と、安価に製造できるデバイス構造と製造方法。
【解決手段】下面にコレクタ電極を有するＮ+半導体層上面に形成したＮ-半導体層上面から厚み方向にＰ型領域を櫛状に形成し、該Ｐ型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、ＭＰＳ構造体のダイオードをコレクタ・エミッタ間に造り込み、ＭＰＳ構造のダイオードの逆回復時間が従来のＰＩＮダイオードの６分の１に短くすることが出来た。 （もっと読む）

【課題】半導体基板上にダイオードを搭載した構成において、基板への漏れ電流の低減を図る。
【解決手段】第１導電型不純物からなる第１の領域１０１と、この第１の領域１０１の内部に形成された第２導電型不純物からなる第２の領域１０４と、この第２の領域１０４の内部に形成された高濃度の第２導電型不純物からなる第３の領域１１２と、この第３の領域１１２を取り囲むように第２の領域１０４の内部に形成された高濃度の第１導電型不純物からなる第４の領域１０７とを備え、第１の領域１０１下に予め高濃度の第１導電型不純物のドープ層が形成され、及び第４の領域１０７は環状になるように形成され、第３の領域１１２と第４の領域１０７は電気的に同電位にした。 （もっと読む）

本発明は、マルチトリガリング問題を低減しかつ回路のＥＳＤ性能を増大するために異なるフィンガまたはＳＣＲを結合する利点を有する、複数のＳＣＲフィンガ（ＳＣＲ）を有するシリコン制御整流器（ＳＣＲ）を有する静電放電（ＥＳＤ）保護回路を提供する。さらに、ブースト回路が導入されることができ、またはさらに、複数ＳＣＲが、共通ベースを通して固有に結合されることができる。
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【課題】多種多様なＥＳＤ現象に適したＥＳＤ保護動作が実現でき、ＥＳＤ現象による破壊から内部回路を保護できるＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、第１のノードＮ１と第２のノードＮ２との間に配置されたＥＳＤ放電回路１１と、第１のノードＮ１とＥＳＤ放電回路１１との間に配置され、各々が異なる回路素子から構成された複数のトリガ回路１２Ａ、１２Ｂとを具備し、トリガ回路１２Ａ、１２Ｂは、ＥＳＤ放電回路１１にトリガ電流を供給する。 （もっと読む）

【課題】 ヘテロ接合バイポーラトランジスタ及びフォトダイオードが電気信号の劣化を伴うことなく接続され、全面再成長の特徴である高集積度を損ねることなく、動作速度及び受光感度に優れた光電子集積回路を提供する。
【解決手段】 光電子集積回路は、光素子２のアノード電極９又はカソード電極８からの配線１９が［０１１］方向に形成されて素子に接続されることを特徴としている。 （もっと読む）

【課題】
チップ面積に対するダイオード領域の面積の縮小を図ること。
【解決手段】
基板１上に形成される絶縁ゲート型トランジスタと、基板１上に形成されるとともに、絶縁ゲート型トランジスタのゲートと端子との間に複数個直列に接続された複数のダイオードＤ１、Ｄ２、Ｄ３を有し、端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備える。ダイオードアレイは、Ｐ型の基板１上に形成されるとともに、ダイオードＤ１、Ｄ２、Ｄ３ごとにカソードとなる複数のＮ型ウェル２ａ、２ｂ、２ｃを有する。Ｎ型ウェル２ａ、２ｂ、２ｃ間のそれぞれの間隔Ｓ１、Ｓ２は異なる。 （もっと読む）

【課題】メイン接地電圧線と周辺接地電圧線が実質的に分離して、集積回路の動作時、安定的にメイン接地電圧を供給することができるＥＳＤ保護回路用ＳＣＲ及びその構造体を提供する。
【解決手段】本発明のＳＣＲ及びその構造体は分離素子を含む。分離素子によって、第１カソードに接続されるメイン接地電圧線及び第２カソードに接続される周辺接地電圧線が互いに分離される。よって、本発明のＳＣＲ及びその構造体によれば、集積回路の動作時、前記周辺接地電圧線でノイズが発生する場合にも、前記メイン接地電圧線は安定した電圧レベルを維持することができる。 （もっと読む）

【課題】 互いに並列に接続されたベースバラスト抵抗及び容量を付加したＨＢＴ等のヘテロ接合型半導体素子を有する半導体装置において、その素子面積を縮小し、かつ作製工程の簡略化も可能にすること。
【解決手段】
少なくともコレクタ層３とベース層５と第１のエミッタ層７Ａとからなる積層体によって構成されたＨＢＴ１５ａ及び１５ｂを有し、これらのＨＢＴと同一構成材料からなる積層体１６において、各ＨＢＴのベースに接続されたベース構成材料層５と、ベース信号入力端子電極に相当するエミッタ構成材料層上のエミッタ電極９との間に、ベース構成材料によるベースバラスト抵抗１３と、エミッタ及びベース構成材料からなる逆方向ダイオードによる容量１４とが並列に接続されることによって、並列の複数のＨＢＴの熱暴走を防止する構造を素子面積の縮小の下で容易に作製することができる。 （もっと読む）