【課題】電流利得のばらつきを低減することができる半導体装置を提供する。
【解決手段】第１導電型の半導体基体１と、この半導体基体１の表面の一部に形成された、バイポーラトランジスタの第２導電型のコレクタ層２と、このコレクタ層２の一部に形成された、バイポーラトランジスタの第１導電型のベース層６と、このベース層６の一部に形成された、バイポーラトランジスタの第２導電型のエミッタ層７と、このエミッタ層７の直下の領域を除いた部分の半導体基体１に形成された、第１導電型の半導体層９とを含む半導体装置を構成する。 （もっと読む）

【課題】エミッタ電極−コレクタ電極間において、低電圧で大電流変調を可能とするトランジスタ素子を提供する。また、そうしたトランジスタ素子の製造方法、また、そのトランジスタ素子有する発光素子及びディスプレイを提供する。
【解決手段】エミッタ電極３とコレクタ電極２との間に、半導体層５（５Ａ，５Ｂ）とシート状のベース電極４が設けられているトランジスタ素子により、上記課題を解決する。半導体層５は、エミッタ電極３とベース電極４との間及びコレクタ電極２とベース電極４との間に設けられて、それぞれ第２半導体層５Ｂ及び第１半導体層５Ａを構成し、さらに、ベース電極の厚さが８０ｎｍ以下であることが好ましい。また、少なくともエミッタ電極とベース電極との間又はコレクタ電極とベース電極との間には、暗電流抑制層が設けられていてもよい。 （もっと読む）

【課題】高周波信号が伝送される系に接続した場合でも、高周波信号の歪が少ない過電圧保護回路を提供する。
【解決手段】端子ＶＤＤと、ＮＰＮトランジスタＴｒ１のベース端子との間に接続されたダイオードＤ１と、ＮＰＮトランジスタＴｒ１のベース端子と、ＮＰＮトランジスタＴｒ１のエミッタ端子との間に接続されたキャパシタＣ１とを有し、ダイオードＤ１は、規定の電圧以上の電圧が印加されると、トリガ電流信号を発生し、ＮＰＮトランジスタＴｒ１は、前記トリガ電流信号により、コレクタ−エミッタ端子間に第１の電流を流す。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、第１ドレイン領域６、第２ドレイン領域８および抵抗性接続領域９を有する。第１および第２ドレイン領域６,８は、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。第１および第２ドレイン領域６,８も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【課題】半導体基板内に縦型のスイッチング素子群が設けられている半導体装置において、スイッチング素子領域内の局所的な温度上昇を抑制する。
【解決手段】半導体装置１００の半導体基板内に、縦型のスイッチング素子群が設けられているスイッチング素子領域５０を備えている。スイッチング素子領域５０は、第１領域５１と第２領域５２を有している。第１領域５１には、バイポーラ構造の第１スイッチング素子群が設けられている。第２領域５２には、ユニポーラ構造の第２スイッチング素子群が設けられている。第２スイッチング素子群は、第１スイッチング素子群の間に設けられている。 （もっと読む）

【課題】小型の過電圧保護素子を提供する。
【解決手段】サブコレクタ領域１３にオーミックコンタクトを有する電極３と、サブコレクタ領域１３上に形成され、第１導電性に対して反対の導電性である第２導電性を有するアノード領域４と、アノード領域４にオーミックコンタクトを有するアノード電極１８と、アノード領域４と分離されて形成され、前記第２導電性を有するベースメサ領域５と、ベースメサ領域５上に形成され、前記第１導電性を有するエミッタメサ領域７と、エミッタメサ領域７と分離されて形成され、前記第１導電性を有するエミッタメサ領域８と、エミッタメサ領域８にオーミックコンタクトを有するエミッタ電極１０と、エミッタメサ領域７にオーミックコンタクトを有するエミッタ電極９と、電極３とエミッタ電極１０とを接続する配線１６と、アノード電極１８とエミッタ電極とを接続する配線１７とを備え、配線１６と配線１７とを出力端子とする。 （もっと読む）

【課題】製造コストの増加やＬＳＩのスタンバイ電流の増加なく、安定して内部回路を保護できる静電気保護素子を提供することを課題とする。
【解決手段】ベースとしての第１のＰ型拡散領域と、第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備えたＮＰＮラテラルバイポーラトランジスタと、エミッターとしての第２のＮ型拡散領域と兼用されたカソードと、前記第１のＮ型拡散領域上に形成された第２のＰ型拡散領域であるアノードとを備えたトリガーダイオードとからなり、第１のＮ型拡散領域が第３のＮ型拡散領域と及び第１のＰ型拡散領域が第２のＰ型拡散領域とそれぞれ直接接し、第３のＮ型拡散領域が電源線に接続され、第２のＮ型拡散領域及び第１のＰ型拡散領域が接地線に接続されていることを特徴とする静電気保護素子により上記課題を解決する。 （もっと読む）

【課題】正・負のどちらのサージ電圧に対してもＥＳＤ保護回路として対応することができ、かつ素子面積の小さいＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、コレクタ１１１が第１の端子Ｔ１に接続され、エミッタ１１２が第２の端子Ｔ２に接続され、ベース１１３が抵抗１２０を介して第２の端子Ｔ２に接続されたバイポーラトランジスタ１１０と、ドレイン１０１がベース１１３に接続され、ソース１０２と、ゲート１０３と、バックゲート１０４が第２の端子Ｔ２に接続されたｎＭＯＳトランジスタ１００を有する。 （もっと読む）

【課題】制御電極層のない素子のレイアウトサイズを増加させることなく、ＣＭＰによる平坦化での過研磨を防ぐことができる半導体装置を提供すること。
【解決手段】半導体基板上に配されるとともに拡散層で構成された拡散層抵抗７と、拡散層抵抗７の外周を囲むように配されるとともに拡散層で構成されたＰウェルコンタクト６と、Ｐウェルコンタクト６の外周を囲むように配されるとともに拡散層で構成されたＮウェルコンタクト４と、を備えた抵抗セルを有する半導体装置であって、Ｐウェルコンタクト６及びＮウェルコンタクト４は、それぞれ複数に分断されており、隣り合うＰウェルコンタクト６間の領域に制御電極層９ｂが配されてＰウェルコンタクト６と制御電極層９ｂが交互に配置され、隣り合うＮウェルコンタクト４間の領域に制御電極層９ａが配されてＮウェルコンタクト４と制御電極層９ａが交互に配置されている。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅を行うために、Ｊ−ＦＥＴをソースホロワでバイポーラトランジスタに接続した増幅素子を採用すると、高入力インピーダンスで低出力インピーダンスの増幅素子が実現するが、歪み特性が悪く、またデバイスのばらつきによってゲインがばらつく問題があった。
【解決手段】 Ｊ−ＦＥＴとバイポーラトランジスタと第１抵抗と第２抵抗で増幅素子を構成し、Ｊ−ＦＥＴのゲートがＥＣＭの一端および第１抵抗の一端に接続され、Ｊ−ＦＥＴのドレインがバイポーラトランジスタの入力端子に接続され、バイポーラトランジスタの高電位側が負荷抵抗の一端に接続され、第１抵抗の他端が接地され、Ｊ−ＦＥＴのソース及びバイポーラトランジスタの低電位側が第２抵抗の一端に接続され、第２抵抗の他端は接地され、バイポーラトランジスタの高電位側から出力電圧を取り出す構成とする。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。そして、保護素子１では、Ｎ型の拡散層１０とＰ型の拡散層６との離間距離Ｗ１が、Ｎ型の拡散層９とＰ型の拡散層６との離間距離Ｗ２よりも短くなる。この構造により、出力端子に過電圧が印加された際に、ＮＰＮトランジスタ１１よりも保護素子１の方が先にオン動作し、過電圧からＮＰＮトランジスタ１１が保護される。 （もっと読む）

【課題】サージ電圧に対して内部回路が有効に保護される保護回路を提供する。
【解決手段】入力端子１にアノードが接続されるダイオード１１と、該ダイオード１１のカソードにコレクタが接続され、ベースがバイアス抵抗１２を介して低電位電源端子４に接続され、エミッタが該低電位電源端子４に接続されるＮＰＮ型のトランジスタ１３とで構成する。 （もっと読む）

【課題】本発明は、静電気保護回路に関し、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することにある。
【解決手段】サイリスタ構造に形成された第１接合型のバイポーラトランジスタ及び第２接合型のバイポーラトランジスタと、第１接合型のバイポーラトランジスタのコレクタ端子と第２接合型のバイポーラトランジスタのベース端子との間に介挿されたＭＯＳトランジスタと、を設ける。そして、そのＭＯＳトランジスタを、被保護回路へ印加される電圧が、被保護回路の通常動作時に生ずる電圧よりも高くかつ被保護回路が破壊される電圧の下限値よりも低い所定電圧以上である場合に導通させ、一方、被保護回路へ印加される電圧がその所定電圧未満である場合に遮断させる。 （もっと読む）

【課題】本発明は、静電気保護回路に関し、サイリスタの過剰なラッチアップ動作の継続を防止しつつ被保護回路を静電気による過電圧破壊から保護することにある。
【解決手段】サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを設ける。そして、ｐｎｐバイポーラトランジスタのベース端子を、被保護回路に接続する基準電源端子に接続させると共に、ｐｎｐバイポーラトランジスタのベース端子とｎｐｎバイポーラトランジスタのコレクタ端子との間に、両端に印加される電圧が所定電圧以上である場合に導通し、一方、所定電圧未満である場合に遮断するツェナーダイオードを設ける。 （もっと読む）

【課題】保護対象回路をサージ破壊から保護する保護素子を提供する。
【解決手段】半導体基板11に第1Pウェル領域55aが形成されている。第1Pウェル領域55aの上層には、第1Pウェル領域55aの一部を挟んで形成されたN型拡散領域53dおよびN型拡散領域53sを有する。第1Pウェル領域55aを囲んで第2Pウェル領域55bを有する。第1Pウェル領域55aと第2Pウェル領域55bとの間には第1Pウェル領域55aおよび第2Pウェル領域55bよりも不純物濃度が低いP-型ウェル領域21を有する。P-型ウェル領域21の上層にはN型拡散領域53が設けられている。N型拡散領域53dが接続ノード90に接続され、N型拡散領域53sがGNDに接続されている。第2Pウェル領域55bがGNDに接続され、N型拡散領域53が接続ノード90に接続されている。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】 接合型ＦＥＴを簡単な製造工程で形成しながら、そのｐチャネル接合型ＦＥＴと同じ工程で形成することができｐｎ接合を含む保護素子とを内蔵する半導体装置の製造方法を提供する。
【解決手段】 ｐチャネルＦＥＴと保護素子とを有し、化合物半導体からなる半導体装置の製造方法で、基板１上にｎ型チャネル層２とｎ⁺型コンタクト層３と、ｎ型半導体層５と、ｐ型チャネル層７とｐ⁺型コンタクト層８とを積層することにより半導体積層部１０を形成し、その半導体積層部１０の一部をエッチングにより除去してｎ⁺型コンタクト層３を露出させ、露出したｎ⁺型コンタクト層３の表面に接合型ｐチャネルＦＥＴ２２のゲート電極１３を形成し、半導体積層部１０の一部で保護素子２３を形成する。 （もっと読む）

【課題】本発明は、スーパージャンクション構造を有し双方向スイッチングが可能な半導体双方向スイッチング装置を提供する。
【解決手段】二つの主電極の両方に電子とホールの制御部を設け、スーパージャンクションを構成するｎ形半導体層とｐ形半導体層における電流を制御する。 （もっと読む）

【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。 （もっと読む）